JP6866619B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

特許文献１に記載された発明には、第１エピタキシャル半導体層に一次元又は二次元の繰り返しパターンを形成した後に第２エピタキシャル半導体層を形成することにより、その界面において大電流を実現することができる半導体デバイスが開示されている。

特開２０１２−２２２３５４号公報

しかしながら、特許文献１に記載の技術は、第１エピタキシャル半導体層に凹凸形状を形成する場合に深さが第１エピタキシャル半導体層の厚さに制限される。これまでに品質が保証されている第１エピタキシャル半導体層の厚さは１０μｍ以下であるため、凹凸形状による電流の増加量は著しく制限されてしまう。

本発明は、上記問題点を鑑み、大電流化が可能な半導体装置を提供することを目的とする。

本発明の一態様に係る半導体装置は、基板の主面に形成される溝と、溝の表面に接して形成される半導体領域と、溝の表面の反対側の半導体領域の表面に接して形成され、半導体領域に二次元電子ガス層を発生させる電子供給領域と、二次元電子ガス層と電気的に接続され、電子供給領域に接して形成されるソース電極と、二次元電子ガス層と電気的に接続され、電子供給領域に接し、かつソース電極と離間して形成されるドレイン電極と、溝の延伸方向におけるソース電極とドレイン電極との間に形成されるゲート電極と、溝の延伸方向におけるゲート電極とドレイン電極との間に、基板内において少なくとも一部が溝の側面に対向するように形成された第２フィールドプレート電極とを備える。第２フィールドプレート電極が、ソース電極又はゲート電極と同電位である。

本発明の一態様によれば、大電流化が可能な半導体装置を提供できる。

図１は、本発明の第１実施形態に係る半導体装置の構成を説明する斜視図である。 図２は、図１のＡ−Ａ方向から見た断面図である。 図３は、図１のＢ−Ｂ方向から見た断面図である。 図４は、図１のＣ−Ｃ方向から見た断面図である。 図５は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図６は、図５のＡ−Ａ方向から見た断面図である。 図７は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図８は、図７のＡ−Ａ方向から見た断面図である。 図９は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１０は、図９のＡ−Ａ方向から見た断面図である。 図１１は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１２は、図１１のＡ−Ａ方向から見た断面図である。 図１３は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１４は、図１３のＡ−Ａ方向から見た断面図である。 図１５は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１６は、図１５のＡ−Ａ方向から見た断面図である。 図１７は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１８は、図１７のＡ−Ａ方向から見た断面図である。 図１９は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２０は、図１９のＡ−Ａ方向から見た断面図である。 図２１は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２２は、図２１のＡ−Ａ方向から見た断面図である。 図２３は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２４は、図２３のＡ−Ａ方向から見た断面図である。 図２５は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２６は、図２５のＡ−Ａ方向から見た断面図である。 図２７は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図２８は、図２７のＡ−Ａ方向から見た断面図である。 図２９は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３０は、図２９のＡ−Ａ方向から見た断面図である。 図３１は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３２は、図３１のＡ−Ａ方向から見た断面図である。 図３３は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３４は、図３３のＡ−Ａ方向から見た断面図である。 図３５は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３６は、図３５のＡ−Ａ方向から見た断面図である。 図３７は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図３８は、図３７のＡ−Ａ方向から見た断面図である。 図３９は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４０は、図３９のＡ−Ａ方向から見た断面図である。 図４１は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４２は、図４１のＡ−Ａ方向から見た断面図である。 図４３は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４４は、図４３のＡ−Ａ方向から見た断面図である。 図４５は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４６は、図４５のＡ−Ａ方向から見た断面図である。 図４７は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図４８は、図４７のＡ−Ａ方向から見た断面図である。 図４９は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５０は、図４９のＡ−Ａ方向から見た断面図である。 図５１は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５２は、図５１のＡ−Ａ方向から見た断面図である。 図５３は、本発明の第１実施形態に係る半導体装置の製造方法を説明する斜視図である。 図５４は、図５３のＡ−Ａ方向から見た断面図である。 図５５は、本発明の第１実施形態の第３変形例に係る半導体装置の構成を説明する斜視図である。 図５６は、図５５のＡ−Ａ方向から見た断面図である。 図５７は、本発明の第１実施形態の第３変形例に係る半導体装置の製造方法を説明する斜視図である。 図５８は、図５７のＡ−Ａ方向から見た断面図である。 図５９は、本発明の第１実施形態の第３変形例に係る半導体装置の製造方法を説明する斜視図である。 図６０は、図５９のＡ−Ａ方向から見た断面図である。 図６１は、本発明の第１実施形態の第３変形例に係る半導体装置の製造方法を説明する斜視図である。 図６２は、図６１のＡ−Ａ方向から見た断面図である。 図６３は、本発明の第１実施形態の第４変形例に係る半導体装置の構成を説明する斜視図である。 図６４は、図６３のＡ−Ａ方向から見た断面図である。 図６５は、本発明の第１実施形態の第４変形例に係る半導体装置の製造方法を説明する斜視図である。 図６６は、図６５のＡ−Ａ方向から見た断面図である。 図６７は、本発明の第１実施形態の第４変形例に係る半導体装置の製造方法を説明する斜視図である。 図６８は、図６７のＡ−Ａ方向から見た断面図である。 図６９は、本発明の第１実施形態の第４変形例に係る半導体装置の製造方法を説明する斜視図である。 図７０は、図６９のＡ−Ａ方向から見た断面図である。 図７１は、本発明の第１実施形態の第４変形例に係る半導体装置の製造方法を説明する斜視図である。 図７２は、図７１のＡ−Ａ方向から見た断面図である。 図７３は、本発明の第１実施形態の第４変形例に係る半導体装置の製造方法を説明する斜視図である。 図７４は、図７３のＡ−Ａ方向から見た断面図である。 図７５は、本発明の第１実施形態の第５変形例に係る半導体装置の構成を説明する斜視図である。 図７６は、図７５のＡ−Ａ方向から見た断面図である。 図７７は、本発明の第１実施形態の第５変形例に係る半導体装置の製造方法を説明する斜視図である。 図７８は、図７７のＡ−Ａ方向から見た断面図である。 図７９は、本発明の第１実施形態の第５変形例に係る半導体装置の製造方法を説明する斜視図である。 図８０は、図７９のＡ−Ａ方向から見た断面図である。 図８１は、本発明の第１実施形態の第５変形例に係る半導体装置の製造方法を説明する斜視図である。 図８２は、図８１のＡ−Ａ方向から見た断面図である。 図８３は、本発明の第１実施形態の第５変形例に係る半導体装置の製造方法を説明する斜視図である。 図８４は、図８３のＡ−Ａ方向から見た断面図である。 図８５は、本発明の第１実施形態の第５変形例に係る半導体装置の製造方法を説明する斜視図である。 図８６は、図８５のＡ−Ａ方向から見た断面図である。 図８７は、本発明の第１実施形態の第５変形例に係る半導体装置の製造方法を説明する斜視図である。 図８８は、図８７のＡ−Ａ方向から見た断面図である。 図８９は、本発明の第１実施形態の第６変形例に係る半導体装置の構成を説明する斜視図である。 図９０は、図８９のＡ−Ａ方向から見た断面図である。 図９１は、図８９のＢ−Ｂ方向から見た断面図である。 図９２は、本発明の第１実施形態の第６変形例に係る半導体装置の製造方法を説明する斜視図である。 図９３は、図９２のＡ−Ａ方向から見た断面図である。 図９４は、本発明の第１実施形態の第７変形例に係る半導体装置の構成を説明する斜視図である。 図９５は、図９４のＡ−Ａ方向から見た断面図である。 図９６は、図９４のＢ−Ｂ方向から見た断面図である。 図９７は、本発明の第１実施形態の第７変形例に係る半導体装置の製造方法を説明する斜視図である。 図９８は、図９７のＡ−Ａ方向から見た断面図である。 図９９は、本発明の第１実施形態の第８変形例に係る半導体装置の構成を説明する斜視図である。 図１００は、図９９のＣ−Ｃ方向から見た断面図である。 図１０１は、本発明の第１実施形態の第８変形例に係る半導体装置の製造方法を説明する斜視図である。 図１０２は、本発明の第１実施形態の第９変形例に係る半導体装置の構成を説明する斜視図である。 図１０３は、本発明の第２実施形態に係る半導体装置の構成を説明する斜視図である。 図１０４は、図１０３のＢ−Ｂ方向から見た断面図である。 図１０５は、本発明の第２実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１０６は、本発明の第３実施形態に係る半導体装置の構成を説明する斜視図である。 図１０７は、図１０６のＡ−Ａ方向から見た断面図である。 図１０８は、図１０６のＢ−Ｂ方向から見た断面図である。 図１０９は、本発明の第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１１０は、図１０９のＡ−Ａ方向から見た断面図である。 図１１１は、本発明の第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１１２は、図１１１のＡ−Ａ方向から見た断面図である。 図１１３は、本発明の第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１１４は、図１１３のＡ−Ａ方向から見た断面図である。 図１１５は、図１１３のＢ−Ｂ方向から見た断面図である。 図１１６は、本発明の第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１１７は、図１１６のＡ−Ａ方向から見た断面図である。 図１１８は、図１１６のＢ−Ｂ方向から見た断面図である。 図１１９は、本発明の第３実施形態に係る半導体装置の製造方法を説明する斜視図である。 図１２０は、図１１９のＡ−Ａ方向から見た断面図である。 図１２１は、図１１９のＢ−Ｂ方向から見た断面図である。

以下、図面を参照して、本発明の第１実施形態〜第３実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、各寸法の関係や比率などは実際のものとは異なる場合がある。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれる。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。

［第１実施形態］
［半導体装置の構成］
図１〜図４を参照して、第１実施形態に係る半導体装置の構成を説明する。第１実施形態では、半導体装置として、半導体ヘテロ接合及び変調ドーピング技術を利用して形成される二次元電子ガスをチャネルとして有する高電子移動度トランジスタを取り上げて説明する。

図１〜図４に示すように、第１実施形態に係る半導体装置は、基板１と、半導体領域２と、電子供給領域３と、二次元電子ガス層４と、ゲート電極５と、ドレイン電極６と、ソース電極７と、素子分離領域８と、溝９と、絶縁膜１３と、ゲート配線１５と、ドレイン配線１６と、ソース配線１７とを備える。

基板１は、絶縁体からなる平板である。基板１の材料となる絶縁体としては、例えば、シリコンを採用可能である。基板１は、例えば、数百μｍ程度の厚さを有する。基板１は、一方向（Ｙ軸方向）に延伸するように主面に形成された複数の溝９を有する。溝９は、基板１の主面に直交し、互いに平行な２つの側面と、基板１の主面に平行な１つの底面を有する。以下の記載において、溝９の側面と底面とを含む面を溝９の表面という。なお、図１〜図３において、２本の溝９を示すが、溝９の数は、単数でも３本以上であってもよい。また、溝９の幅に対する深さのアスペクト比は、１以上である。

半導体領域２は、基板１の主面と溝９の表面に接して形成される。図１〜図３に示す例において、半導体領域２は、溝９の延伸方向における溝９の一端から他端までの領域において、基板１の露出された主面に形成される。半導体領域２は、溝９の表面に接するバッファ層と、溝９の反対側のバッファ層の表面に形成される電子走行層とを有する。バッファ層は、例えば、一般式がＡｌ_ｘＧａ_ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦１−ｘ−ｙ≦１）で表される窒化アルミニウムガリウム（ＡｌＧａＮ）からなり、数百ｎｍ程度の厚さを有する。電子走行層は、例えば、アンドープの窒化ガリウム（ＧａＮ）からなり、数μｍ程度の厚さを有する。

電子供給領域３は、溝９の表面の反対側の半導体領域２の表面に接して形成される。電子供給領域３は、例えば、窒化アルミニウムガリウムからなり、数ｎｍ〜数十ｎｍの厚さを有する。半導体領域２の表面に形成される電子供給領域３は、窒化ガリウムと窒化アルミニウムガリウムの仕事関数差によって半導体領域２に二次元電子ガス層４を発生させる。二次元電子ガス層４は、チャネルとなる二次元電子ガスが形成される層であり、電子走行層である。二次元電子ガス層４は、半導体領域２の電子走行層のうち、電子供給領域３との界面近傍に形成される。電子供給領域３は、半導体領域２の電子走行層よりバンドギャップが大きく、格子定数が半導体領域２の電子走行層と異なる。

ドレイン電極６は、二次元電子ガス層４と電気的に接続され、ソース電極７と離間して形成される。ドレイン電極６は、図１〜図４に示すように、基板１の主面側から、電子供給領域３及び二次元電子ガス層４に接し、基板１と離間する深さまで形成される。より詳しくは、ドレイン電極６は、溝９の一端側において電子供給領域３及び二次元電子ガス層４に接する。ドレイン電極６は、複数の溝９を跨ぐように、基板１の主面に沿い、溝９の延伸方向と直交する方向（Ｘ軸方向）に延伸する。

ソース電極７は、二次元電子ガス層４と電気的に接続され、ドレイン電極６と離間して形成される。ソース電極７は、基板１の主面側から、電子供給領域３及び二次元電子ガス層４に接し、基板１と離間する深さまで形成される。より詳しくは、ソース電極７は、溝９の他端側において電子供給領域３及び二次元電子ガス層４に接する。ソース電極７は、複数の溝９を跨ぐように、基板１の主面に沿い、溝９の延伸方向と直交する方向（Ｘ軸方向）に延伸する。

ゲート電極５は、溝９の延伸方向（Ｙ軸方向）におけるソース電極７とドレイン電極６との間に位置し、電子供給領域３に接して形成される。図２に示すように、ゲート電極５は、溝９の側面に対して半導体領域２及び電子供給領域３を挟んで対向するように形成される。ゲート電極５は、半導体領域２及び電子供給領域３を隔てて、溝９の延伸方向における一部に埋め込まれるように形成される。ゲート電極５は、溝９の延伸方向と直交する方向（Ｘ軸方向）において、ソース電極７及びドレイン電極６と一致するように延伸する。

素子分離領域８は、基板１の主面側において、半導体装置を他の回路などと電気的に絶縁するための領域である。素子分離領域８は、ソース電極７と基板１との間や、ドレイン電極６と基板１との間に形成される。

絶縁膜１３は、半導体装置を他の回路などと電気的に絶縁し、機械的に保護するための膜である。絶縁膜１３は、シリコン窒化膜（Ｓｉ_３Ｎ_４）、シリコン酸化膜（ＳｉＯ_２）などのセラミック材料を含む絶縁体からなる。絶縁膜１３は、ソース電極７、ドレイン電極６、及びゲート電極５の上方を除く基板１の主面側の全面に形成される。

ゲート配線１５は、ゲート電極５に電気的に接続される。同様に、ソース配線１７は、ソース電極７に電気的に接続され、ドレイン配線１６は、ドレイン配線１６に電気的に接続される。ゲート配線１５、ドレイン配線１６、及びソース配線１７はそれぞれ、絶縁膜１３により露出されたゲート電極５、ドレイン電極６、及びソース電極７の上面に形成される。

［半導体装置の動作］
次に、図１に示す半導体装置の基本的な動作について説明する。
半導体装置は、ソース電極７の電位を基準として、ドレイン電極６に所定の正の電位を印加した状態でゲート電極５の電位を制御することにより、トランジスタとして機能する。ゲート-ソース間電圧を所定の閾値以上にすると、ゲート電極５から電子供給領域３を介して半導体領域２に広がる空乏層がなくなる。これにより、二次元電子ガス層４が電子供給領域３と半導体領域２との界面に形成され、トランジスタがオン状態となる。電子は、ソース電極７からドレイン電極６に流れる。半導体装置は、ソース-ドレイン間を繋ぐチャネルの密度を溝９の側面を利用することで向上させることができ、大電流化が可能となる。

また、ゲート-ソース間電圧を所定の閾値より小さくすると、ゲート電極５から電子供給領域３を介して半導体領域２に空乏層が広がり、二次元電子ガス層が消滅する。これにより、トランジスタがオフ状態となり、電流が遮断される。この際、ソース-ドレイン間に高い電圧が瞬間的に印加され、ゲート電極５からドレイン電極６に向かって空乏層が広がる。空乏層の長さがゲート電極５とドレイン電極６との距離になり、高い耐圧を求める場合はゲート電極５とドレイン電極６との距離を長くすればよい。

［半導体装置の製造方法］
次に、図５〜図５４を参照し、図１に示す半導体装置の製造方法の一例を説明する。

［第１工程］
まず、図５及び図６に示すように、基板１の主面上に溝９を形成するためのマスク材１０を形成する。マスク材１０は、例えば、シリコン酸化膜（ＳｉＯ_２）からなり、数μｍ程度の厚さを有する。マスク材１０は、熱ＣＶＤ法やプラズマＣＶＤ法の化学気相堆積法により基板１上に堆積される。基板１は、溝９の側面がシリコン結晶面となるように選定される。なお、シリコン結晶面は、（１１１）面である。

次に、図７及び図８に示すように、フォトリソグラフィ法により、マスク材１０の上面にレジスト材２０を塗布し、溝９の形成する予定の領域を選択的に除去する。

次に、図９及び図１０に示すように、残されたレジスト材２０をマスクとして、マスク材１０をパターニングする。パターニングは、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングにより行うことができる。

マスク材１０のパターニングが完了した後、図１１及び図１２に示すように、酸素プラズマや硫酸などによりレジスト材２０を除去する。

次に、図１３及び図１４に示すように、パターニングされたマスク材１０をマスクとして、ドライエッチング法により、基板１の主面に溝９を形成する。より詳しくは、基板１の主面に沿う一方向（Ｙ軸方向）に延伸する溝９を形成する。溝９は、溝９の幅に対する深さのアスペクト比が１以上となるように形成される。例えば、溝９の幅は２０μｍ程度であり、深さは５００μｍ程度である。

［第２工程］
次に、図１５及び図１６に示すように、溝９を形成した基板１に対して熱ＣＶＤ法によりバッファ層の成長を行う。具体的には、基板１をＭＯＣＶＤ装置内に導入し、所定温度（例えば６００℃）に昇温する。温度が安定したところで、基板１を回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を所定の流量で基板１の表面に導入しバッファ層の成長を行う。バッファ層の膜厚は数百ｎｍ程度である。その後、バッファ層上にノンドープ窒化ガリウムを堆積させることで、バッファ層とノンドープ窒化ガリウム層からなる半導体領域２を形成する。ノンドープ窒化ガリウム層の膜厚は要求耐圧値によって決まり、本実施形態では例えば５μｍとして説明する。

［第３工程］
次に、図１７及び図１８に示すように、第２工程で説明した方法と同様の方法で窒化アルミニウムガリウムからなる電子供給領域３を形成する。電子供給領域３の膜厚は、数〜数十ｎｍが好ましい。

［第４工程］
次に、図１９及び図２０に示すように、電子供給領域３上にマスク材となる絶縁膜１１を形成する。絶縁膜１１としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。

次に、図２１及び図２２に示すように、絶縁膜１１上にレジスト材２１を形成し素子分離エリアのパターニングを行う。

次に、図２３及び図２４に示すように、イオン注入法によってアルゴンイオンを注入することで素子分離領域８を設け、素子分離を行う。なお、本実施形態ではイオン注入法を用いたが、パターニングされたマスク材を用いドライエッチング法によりメサ構造を形成した基板１を用いてもよい。

次に、図２５及び図２６に示すように、レジスト材２１を酸素プラズマや硫酸などで除去する。また、絶縁膜１１をフッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングによって除去する。

［第５工程］
次に、図２７及び図２８に示すように、電子供給領域３上にレジスト材２２を形成し、ソース電極７及びドレイン電極６のパターニングを行う。

次に、図２９及び図３０に示すように、電子供給領域３から半導体領域２までドライエッチングによって電極埋め込みパターンを形成する。埋め込む深さは数十ｎｍ程度が好ましい。

次に、図３１及び図３２に示すように、蒸着法、スパッタ法などを用いてソース電極７及びドレイン電極６となる金属を埋め込む。

次に、図３３及び図３４に示すように、レジスト材２２上に形成された金属をアセトン溶液中でリフトオフすることでソース電極７及びドレイン電極６を形成する。なお、第１実施形態ではソース電極７及びドレイン電極６を半導体領域２に接するところまで埋め込んでいるが、これに限定されない。ソース電極７及びドレイン電極６が、半導体領域２に接することなく、電子供給領域３のみに接するように形成してもよい。

次に、図３５及び図３６に示すように、電子供給領域３上に絶縁膜１２を堆積させ保護膜として利用し、基板１を高速熱処理装置（ＲＴＡ）に移動させ、８００〜１０００℃の高温で数十秒間熱処理を行う。絶縁膜１２としてはシリコン酸化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。

次に、図３７及び図３８に示すように、絶縁膜１２をドライエッチング法やウェットエッチング法により除去する。ウェットエッチング法では熱リン酸を用いることができる。

［第６工程］
次に、図３９及び図４０に示すように、電子供給領域３上にレジスト材２３を形成し、ゲート電極５のパターニングを行う。

次に、図４１及び図４２に示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。

次に、図４３及び図４４に示すように、レジスト材２３上に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。

［第７工程］
次に、図４５及び図４６に示すように、電子供給領域３上に絶縁膜１３を堆積させる。絶縁膜１３としてはシリコン酸化膜を用いることができ、堆積方法としてはＬＰＣＶＤ法を用いることができる。

次に、図４７及び図４８に示すように、絶縁膜１３上にレジスト材２４を形成し、ソース電極７、ドレイン電極６、及びゲート電極５のそれぞれの電極と電気的に接続するためのパターンを形成する。

次に、図４９及び図５０に示すように、レジスト材２４をマスクとして用い、絶縁膜１３をドライエッチング法やウェットエッチング法により除去する。

次に、図５１及び図５２に示すように、レジスト材２４を除去し、蒸着法、スパッタ法などを用いて配線電極１４となる金属を埋め込む。

次に、図５３及び図５４に示すように、レジスト材２５を用いて配線電極１４のパターニングを行う。その後、レジスト材２５をマスクとして用い、配線電極１４の一部をエッチングにより除去する。最後にレジスト材２５を除去し配線電極１４を形成する。

［半導体装置の効果］
以上説明したように、第１実施形態に係る半導体装置によれば、基板１の主面に形成された溝９の側面に半導体領域２が形成され、半導体領域２上に電子供給領域３が形成される。これにより、基板１の一方向（Ｚ軸方向）に対して垂直方向に二次元電子ガス層４が形成される。溝９の両端はそれぞれソース電極７及びドレイン電極６と電気的に接続されることにより半導体装置が動作した際に、電流が二次元電子ガス層４を通じて基板１の水平方向（Ｙ軸方向）に流れる。溝９の側面において、溝９の深さを深くすることで単位基板面積当たりの面積を増やすことができる。これにより二次元電子ガス層４の密度を増やすことができるため、大電流化が可能となる。

また、第１実施形態に係る半導体装置によれば、溝９は、溝９の幅以上の深さを有する。これにより、平面のみを利用した半導体装置と比較して面積効率がよくなり大電流化が可能となる。

また、第１実施形態に係る半導体装置によれば、ゲート電極５は溝９の側面に対して電子供給領域３を挟んで対向するように形成される。これにより、二次元電子ガス層４の濃度を均一にすることができるため、電界集中が起こりにくく高耐圧化が可能となる。

また、第１実施形態に係る半導体装置によれば、溝９の側面にバッファ層を形成するため、基板１とバッファ層の上に形成される半導体領域２の格子定数の調整が可能である。そのため、高品質な半導体領域２が形成され、結晶欠陥による耐圧低下を低減することができる。

また、第１実施形態に係る半導体装置によれば、半導体領域２は窒化ガリウムによって形成される。これにより、バンドギャップ及び絶縁破壊電界が大きい二次元電子ガス層４を形成することができるため、低抵抗及び高耐圧化が可能となる。

また、第１実施形態に係る半導体装置によれば、溝９の側面がシリコン結晶面となるように形成することによって、半導体領域２が窒化ガリウム及び電子供給領域３が窒化アルミニウムガリウムで形成される場合、溝９の側面に選択的に成長させることが可能になるため溝９の深さを深くすることでチャネル密度を制御できる。換言すれば、二次元電子ガス層４の密度を増やすことができるため、大電流化が可能となる。

［第１変形例］
次に、第１実施形態の変形例１について説明する。変形例１では、基板１の材質としてシリコンではなく絶縁性サファイヤを用いる。サファイヤ基板は、シリコン基板と比較して、窒化ガリウムとの結晶格子定数のミスマッチが小さく、高品質な基板を得ることができるため、高耐圧な半導体装置を提供できる。さらにシリコン基板では必要であったバッファ層を大幅に削減することができるため安価に製造可能な半導体装置を提供できる。

［第２変形例］
次に、第１実施形態の変形例２について説明する。変形例２では、基板１の材質としてシリコンではなく半絶縁体を用いる。半絶縁体としては、例えば炭化ケイ素（ＳｉＣ）が採用可能である。半絶縁性基板は、シリコン基板と比較して、窒化ガリウムとの結晶格子定数のミスマッチが小さく、高品質な基板を得ることができるため、高耐圧な半導体装置を提供できる。さらにシリコン基板と比較して絶縁性が高いことから、リーク電流の低減が可能な半導体装置を提供できる。また、基板１を半絶縁体にすることによって基板１に対して垂直方向（Ｚ方向）への電流を防ぐことができる。

［第３変形例］
次に、図５５〜６２を参照して、第１実施形態の変形例３について説明する。

［半導体装置の構成］
図５５及び図５６に示すように、変形例３に係る半導体装置では、ゲート電極５は、ソース電極７とドレイン電極６との間に形成され、電子供給領域３に対して絶縁膜１３を挟んで形成される。つまり、変形例３では、ゲート電極５直下に絶縁膜１３が形成され、ゲート電極５は電子供給領域３に接しない。その他の構成は、第１実施形態と同じである。また、変形例３に係る半導体装置の基本的な動作は、第１実施形態と同様のため記載を省略する。

［半導体装置の製造方法］
次に、変形例３に係る半導体装置の製造方法の一例を説明する。第１工程〜第５工程、第７工程に関しては、第１実施形態と同様であるため記載を省略する。また、同じ工程であっても第１実施形態と重複する部分については記載を省略する。

［第６工程］
図５７及び図５８に示すように、電子供給領域３上に絶縁膜１３を形成し、形成した絶縁膜１３上にレジスト材２６を形成し、ゲート電極５のパターニングを行う。

次に、図５９及び図６０に示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。

次に、図６１及び図６２に示すように、レジスト材２６上に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。

［半導体装置の効果］
変形例３では、ゲート電極５直下に絶縁膜１３が形成される。これにより、電子供給領域３とゲート電極５との間の絶縁性が高くなり、ゲート電圧を高めた際のリーク電流が低減できるため、大電流化が可能となる。

［第４変形例］
次に、図６３〜図７４を参照して、第１実施形態の変形例４について説明する。

［半導体装置の構成］
図６３及び図６４に示すように、変形例４に係る半導体装置では、ゲート電極５は、ソース電極７とドレイン電極６との間に形成され、電子供給領域３に入り込むように形成される。その他の構成は、第１実施形態と同じである。また、変変形例４に係る半導体装置の基本的な動作は、第１実施形態と同様のため記載を省略する。

［半導体装置の製造方法］
次に、変形例４に係る半導体装置の製造方法の一例を説明する。第１工程〜第５工程、第７工程に関しては、第１実施形態と同様であるため省略する。また、同じ工程であっても第１実施形態と重複する部分については記載を省略する。

［第６工程］
図６５及び図６６に示すように、電子供給領域３上に絶縁膜１３を形成し、形成した絶縁膜１３上にレジスト材２７を形成し、ゲート電極５のパターニングを行う。

次に、図６７及び図６８に示すように、電子供給領域３に対してドライエッチングまたはウェットエッチングによってゲート電極５を堆積させる部分のエッチングを行う。

次に、図６９及び図７０に示すように、ゲート電極５直下の電子供給領域３の膜厚をエッチングする。この際、電子供給領域３のエッチング量は数〜数十ｎｍ程度が好ましい。

次に、図７１及び図７２に示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。

次に、図７３及び図７４に示すように、レジスト材２７上に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。

［半導体装置の効果］
変形例４では、ゲート電極５が電子供給領域３に入り込んでいる。これにより、ゲート電極５の空乏層が電子供給領域３と半導体領域２との界面に形成される二次元電子ガス層４に影響を及ぼし、ゲート電極５直下の二次元電子ガス層４を消滅させることができ、ノーマリーオフ化が可能となる。

［第５変形例］
次に、図７５〜図８８を参照して、第１実施形態の変形例５について説明する。

［半導体装置の構成］
図７５及び図７６に示すように、変形例５に係る半導体装置では、ゲート電極５は、ソース電極７とドレイン電極６との間に形成され、電子供給領域３に対してｐ型半導体領域３１を挟んで形成される。つまり、変形例５では、ゲート電極５直下にｐ型半導体領域３１が形成され、ゲート電極５は電子供給領域３に接しない。その他の構成は、第１実施形態と同じである。また、変形例３に係る半導体装置の基本的な動作は、第１実施形態と同様のため記載を省略する。

［半導体装置の製造方法］
次に、変形例５に係る半導体装置の製造方法の一例を説明する。第１工程〜第５工程、第７工程に関しては、第１実施形態と同様であるため記載を省略する。また、同じ工程であっても第１実施形態と重複する部分については記載を省略する。

［第６工程］
図７７及び図７８に示すように、絶縁膜１３上にマグネシウムイオンを注入し、９００〜１０００℃で加熱して活性化することで、ｐ型の窒化ガリウムからなるｐ型半導体領域３１を形成する。なお、イオン注入法以外では、マグネシウムを含むガスを投入してもよい。

次に、図７９及び図８０に示すように、ゲート電極５を形成する部分にレジスト材２８を形成しパターニングする。

次に、図８１及び図８２に示すように、ドライエッチング法によりゲート電極５を形成する部分以外のｐ型半導体領域３１を除去し、レジスト材２８についても除去する。

次に、図８３及び図８４に示すように、ゲート電極５を形成する部分以外にレジスト材２９を形成しパターニングを行う。

次に、図８５及び図８６に示すように、蒸着法、スパッタ法などを用いてゲート電極５となる金属を埋め込む。

次に、図８７及び図８８に示すように、レジスト材２９上に形成された電極をアセトン溶液中でリフトオフすることでゲート電極５を形成する。

［半導体装置の効果］
変形例５では、ゲート電極５の直下にｐ型半導体領域３１が形成される。これにより、電子供給領域３と半導体領域２の伝導体準位が引き上げられ、二次元電子ガス層４の伝導体準位をフェルミ準位よりも高い状態にすることができる。これにより、ノーマリーオフ化が可能となる。

［第６変形例］
次に、図８９〜図９３を参照して、第１実施形態の変形例６について説明する。

［半導体装置の構成］
図８９〜図９１に示すように、変形例６に係る半導体装置では、溝９の端部は曲率半径を有する。より詳しくは、溝９の側面において、溝９の延伸方向に沿う端部が、溝９の延伸方向に見て、電子供給領域３の厚さよりも大きな曲率半径を有する。その他の構成は、第１実施形態と同じである。また、変形例６に係る半導体装置の基本的な動作は、第１実施形態と同様のため記載を省略する。

［半導体装置の製造方法］
次に、変形例６に係る半導体装置の製造方法の一例を説明する。第２工程〜第７工程に関しては第１実施形態と同様であるため記載を省略する。また、同じ工程であっても第１実施形態と重複する部分については記載を省略する。

［第１工程］
図９２及び図９３に示すように、溝９を形成した基板１を熱処理することで、所定値以上の曲率半径を有する溝９を形成する。この熱処理の条件は、例えば不活性ガス雰囲気下で１１００〜１３００℃、アニール時間は１０〜３０分である。溝９の端部の曲率半径は、第２工程で形成される電子供給領域３の膜厚よりも大きい。

［半導体装置の効果］
変形例６では、溝９の端部は曲率半径を有する。これにより、溝９が形成された基板１の主面及び底面の端部において半導体領域２と電子供給領域３との間隔を一定に保つことができ、二次元電子ガス層４の濃度を均一にすることができる。これにより、電界集中が起こりにくくなり、高耐圧化が可能となる。

［第７変形例］
次に、図９４〜図９８を参照して、第１実施形態の変形例７について説明する。

［半導体装置の構成］
図９４〜図９６に示すように、変形例７に係る半導体装置では、電子供給領域３が、溝９の側面の反対側の半導体領域２の表面に選択的に形成される。すなわち、溝９の側面にのみ電子供給領域３が形成される。基板１の主面及び溝９の底面には電子供給領域３が形成されない。その他の構成は、第１実施形態と同じである。また、変形例７に係る半導体装置の基本的な動作は、第１実施形態と同様のため記載を省略する。

［半導体装置の製造方法］
次に、変形例７に係る半導体装置の製造方法の一例を説明する。第１工程〜第２工程、第４工程〜第７工程に関しては、第１実施形態と同様であるため記載を省略する。また、同じ工程であっても第１実施形態と重複する部分については記載を省略する。

［第３工程］
図９７及び図９８に示すように、ドライエッチング法によって電子供給領域３をエッチングする際に、基板１の主面及び溝９の底面に形成された電子供給領域３のみエッチングする。これにより、溝９の側面の電子供給領域３のみ残すことができる。

［半導体装置の効果］
変形例７では、溝９の側面にのみ電子供給領域３が選択的に形成される。基板１の主面及び溝９の底面に電子供給領域３が形成されないため、基板１の主面及び溝９の底面における不均一な二次元電子ガス層４の濃度を抑制することができる。これにより、耐圧低下を防ぐことが可能となる。

［第８変形例］
次に、図９９〜図１０１を参照して、第１実施形態の変形例８について説明する。

［半導体装置の構成］
図９９及び図１００に示すように、変形例８に係る半導体装置では、ドレイン電極６と素子分離領域８が溝９に埋め込まれるように形成される。その他の構成は、第１実施形態と同じである。また、変形例８に係る半導体装置の基本的な動作は、第１実施形態と同様のため記載を省略する。

［半導体装置の製造方法］
次に変形例８の半導体装置の製造方法の一例を説明する。第２工程〜第７工程に関しては、第１実施形態と同様であるため記載を省略する。また、同じ工程であっても第１実施形態と重複する部分については記載を省略する。

［第１工程］
図１０１に示すように、パターニングされたマスク材をマスクとして、ドライエッチング法により基板１の主面に溝９を形成する際に、溝９がドレイン電極６の下部まで延びるように形成される。なお、溝９は、ドレイン電極６の下部だけでなく、ソース電極７の下部まで延びるように形成されてもよい。

［半導体装置の効果］
変形例８では、ソース電極７及びドレイン電極６の少なくとも一方が溝９に埋め込まれることによって、チャネルの密度を維持したまま電流を取り出すことができるため、大電流化および低コンタクト抵抗化が可能となる。

［第９変形例］
次に、図１０２を参照して、第１実施形態の変形例９について説明する。変形例９では、２つの半導体装置を備える（第１半導体装置、第２半導体装置）。２つの半導体装置は、第１実施形態に係る半導体装置でもよく、変形例１〜変形例８に係る半導体装置でもよい。また、後述する第２実施形態または第３実施形態に係る半導体装置でもよい。また、２つの半導体装置は、同じもよく異なっていてもよい。変形例９では、ソース電極７またはドレイン電極６を互いに共有することができるため、半導体装置に用いられる電極を単体の半分にすることができる。これにより、基板１の面積効率が向上し大電流化が可能となる。

［第２実施形態］
次に、図１０３〜図１０５を参照して、第２実施形態について説明する。第２実施形態が第１実施形態と異なるのは、半導体装置が第１フィールドプレート電極４１を有することである。第１実施形態と重複する構成については符号を引用してその説明は省略することとし、以下、相違点を中心として説明を行う。

［半導体装置の構成］
図１０３及び図１０４に示すように、第１フィールドプレート電極４１は、ゲート電極５とドレイン電極６との間に形成され、溝９に埋め込まれるように形成される。また、第１フィールドプレート電極４１は、電子供給領域３に絶縁膜１３を介して接するように形成される。また、第１フィールドプレート電極４１は、ソース電極７またはゲート電極５と同電位である。

［半導体装置の動作］
第１実施形態と同様にゲート-ソース間電圧を所定の閾値より小さくすると、ゲート電極５から電子供給領域３を介して半導体領域２に空乏層が広がり、二次元電子ガス層が消滅する。これにより、トランジスタがオフ状態となり、電流が遮断される。この際、ソース-ドレイン間に高い電圧が瞬間的に印加される。これにより、ゲート電極５から、ドレイン電極６に向かって空乏層が広がる。この際、ドレイン電極６からゲート電極５へ電界がかかり、ゲート電極５のドレイン電極６側の端部に電界集中が起こるため、半導体装置の耐圧低下が起こる。第２実施形態では、ゲート電極５とドレイン電極６との間に第１フィールドプレート電極４１を形成しており、ドレイン電極６からの電界の一部は第１フィールドプレート電極４１にかかりゲート電極５の端部での電界集中を緩和できるため、耐圧低下を防ぐことができる。

［半導体装置の製造方法］
次に、第２実施形態に係る半導体装置の製造方法の一例を説明する。第１工程〜第６工程に関しては、第１実施形態と同様であるため記載を省略する。また、同じ工程であっても第１実施形態と重複する部分については記載を省略する。

［第７工程］
図１０５に示すように、レジスト材２５を形成し配線電極１４のパターニングを行う。この際、配線電極１４の他に第１フィールドプレート電極４１のパターニングについても行う。また、第１フィールドプレート電極４１は、ドレイン電極６またはゲート電極５と配線電極１４によって電気的に接続されるようパターニングされる。その後、レジスト材２５をマスクとして用い、配線電極１４をエッチングにより除去する。最後にレジスト材２５を除去し配線電極１４を形成させる。

［半導体装置の効果］
第２実施形態によれば、第１フィールドプレート電極４１は、溝９に埋め込まれるように形成される。第１フィールドプレート電極４１が溝９に埋め込まれることによって平面を利用した半導体装置と比較して電極の面積効率を向上させることが可能となる。また、ゲート電極５とドレイン電極６との間に第１フィールドプレート電極４１が形成され、ドレイン電極６からの電界の一部は第１フィールドプレート電極４１にかかりゲート電極５の端部での電界集中を緩和できるため、耐圧低下を防ぐことができる。

［第３実施形態］
次に、図１０６〜図１２１を参照して、第３実施形態について説明する。第３実施形態が第１実施形態と異なるのは、半導体装置が第２フィールドプレート電極４２を有することである。第１実施形態と重複する構成については符号を引用してその説明は省略することとし、以下、相違点を中心として説明を行う。

［半導体装置の構成］
図１０６〜図１０８に示すように、第２フィールドプレート電極４２は、基板１の主面に対向する裏面に形成され、半導体領域２及び電子供給領域３に対して電気的に絶縁される。また、第２フィールドプレート電極４２は、基板１の裏面に溝を形成している柱部に形成される。柱部は、ゲート−ドレイン間に形成される。すなわち、第２フィールドプレート電極４２は、溝９の延伸方向におけるゲート電極５とドレイン電極６との間に、基板１内において少なくとも一部が溝９の側面に対向するように形成される。

［半導体装置の動作］
ゲート電極５またはソース電極７と同電位の第２フィールドプレート電極４２が基板１の主面と対向する裏面のゲート−ドレイン間に埋め込まれるように形成されており、ゲート−ドレイン間の電界集中を緩和することができる。これにより高耐圧化が可能である。

［半導体装置の製造方法］
次に、第３実施形態に係る半導体装置の製造方法の一例を説明する。第１工程〜第７工程に関しては、第１実施形態と同様であるため記載を省略する。以下で説明する第１．５工程は、第１実施形態に係る第１工程と第２工程の間で行われる工程である。

［第１．５工程］
図１０９及び図１１０に示すように、溝９を形成させた基板１の裏面に対してマスク材となる絶縁膜１８を形成する。絶縁膜１８の膜厚は数μｍが好ましい。絶縁膜１８としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。

次に、図１１１及び図１１２に示すように、絶縁膜１８上にレジスト材３０を形成しパターニングする。

次に、図１１３〜図１１５に示すように、パターニングされたレジスト材３０をマスクにして絶縁膜１８をエッチングし、基板１の裏面に溝５０を形成するためのマスクを形成する。

次に、図１１６〜図１１８に示すように、酸素プラズマや硫酸などによりレジスト材３０を除去する。

次に、図１１９〜図１２１に示すように、絶縁膜１８をフッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングによって除去し溝５０を形成する。

［第８工程］
基板１の裏面全体に蒸着法、スパッタ法などを用いて第２フィールドプレート電極４２を形成する。

［半導体装置の効果］
第３実施形態によれば、第２フィールドプレート電極４２は、基板１の裏面に接して形成される。これにより、基板１の裏面をフィールドプレート電極として活用でき、基板１の主面から配線を行う場合と比較して主面の配線を減らすことができるため、煩雑な配線が不要であり簡便に作製可能な半導体装置を提供できる。また、基板１の裏面に形成される第２フィールドプレート電極４２と半導体領域２との間の絶縁性を確保できるため、高耐圧化が可能となる。また、ゲート電極５またはソース電極７と同電位の第２フィールドプレート電極４２が基板１の裏面のゲート−ドレイン間に埋め込まれるように形成されており、ゲート−ドレイン間の電界集中を緩和することができる。これにより高耐圧化が可能となる。

上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、上述した実施形態において、窒化ガリウムを用いる半導体装置の製造を説明したが、窒化ガリウム以外の材料を用いることも可能で、例えばヒ化ガリウム（ＧａＡｓ）を用いてもよい。

１ 基板
２ 半導体領域
３ 電子供給領域
４ 二次元電子ガス層
５ ゲート電極
６ ドレイン電極
７ ソース電極
８ 素子分離領域
９、５０ 溝
１０ マスク材
１１、１２、１３、１８ 絶縁膜
１４ 配線電極
１５ ゲート配線
１６ ドレイン配線
１７ ソース配線
２１、２２、２３、２４、２５、２６、２７、２８、２９、３０ レジスト材
３１ ｐ型半導体領域
４１ 第１フィールドプレート電極
４２ 第２フィールドプレート電極

Claims (12)

1. 基板と、
   前記基板の主面に形成される溝と、
   前記溝の表面に接して形成される半導体領域と、
   前記溝の表面の反対側の前記半導体領域の表面に接して形成され、前記半導体領域に二次元電子ガス層を発生させる電子供給領域と、
   前記二次元電子ガス層と電気的に接続され、前記電子供給領域に接して形成されるソース電極と、
   前記二次元電子ガス層と電気的に接続され、前記電子供給領域に接し、かつ前記ソース電極と離間して形成されるドレイン電極と、
   前記溝の延伸方向における前記ソース電極と前記ドレイン電極との間に形成されるゲート電極と、
   前記溝の延伸方向における前記ゲート電極と前記ドレイン電極との間に、前記基板内において少なくとも一部が前記溝の側面に対向するように形成された第２フィールドプレート電極と
   を備え、
   前記第２フィールドプレート電極が、前記ソース電極又は前記ゲート電極と同電位である
   ことを特徴とする半導体装置。
2. 前記溝が、前記溝の幅以上の深さを有することを特徴とする請求項１に記載の半導体装置。
3. 前記ゲート電極は、前記溝の側面に対して前記電子供給領域を挟んで対向するように形成されることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記溝の延伸方向における前記ゲート電極と前記ドレイン電極との間に、前記電子供給領域に絶縁膜を介して接するように形成される第１フィールドプレート電極を備え、
   前記第１フィールドプレート電極が、前記ソース電極又は前記ゲート電極と同電位であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記基板が、絶縁体又は半絶縁体からなることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記半導体領域が、前記溝の表面に接するバッファ層を有することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記半導体領域が、窒化ガリウムからなる層を有することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記基板が、シリコンからなり、
   前記溝の側面が、シリコン結晶面であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記溝の側面の前記溝の延伸方向に沿う端部が、前記溝の延伸方向に見て、前記電子供給領域の厚さよりも大きな曲率半径を有することを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
10. 前記電子供給領域が、前記溝の側面の反対側の前記半導体領域の表面に選択的に形成されることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
11. 前記ソース電極及び前記ドレイン電極の少なくとも一部が前記溝に埋め込まれるように形成されることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
12. 請求項１〜１１のいずれか１項に記載の半導体装置からなる第１半導体装置と、
    請求項１〜１１のいずれか１項に記載の半導体装置からなる第２半導体装置とを備え、第１半導体装置及び第２半導体装置が、前記ソース電極又は前記ドレイン電極を互いに共有することを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。

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