JPH04369843A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04369843A JPH04369843A JP17450691A JP17450691A JPH04369843A JP H04369843 A JPH04369843 A JP H04369843A JP 17450691 A JP17450691 A JP 17450691A JP 17450691 A JP17450691 A JP 17450691A JP H04369843 A JPH04369843 A JP H04369843A
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- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 18
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- 230000005533 two-dimensional electron gas Effects 0.000 abstract description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 13
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- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、特にスト
ライプチャネルＦＥＴの構造とその製造方法に関するも
のである。
ライプチャネルＦＥＴの構造とその製造方法に関するも
のである。
【０００２】
【従来の技術】図４は、例えば１９８９ ＩＥＤＭ （
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｍｅｅｔｉｎｇ） Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ ｐ１２５ に掲載された、細い線状（スト
ライプ状）のチャネル（キャリア走行領域）を有するス
トライプチャネルＦＥＴの従来の断面構造を簡略化した
模式図である。図において、１はＧａＡｓ基板、２はｉ
−ＧａＡｓ層（アンドープＧａＡｓ層）、３はｎ−Ａｌ
ＧａＡｓ層（ｎ形ＡｌＧａＡｓ層）、５は２次元電子ガ
ス層（２ＤＥＧ層）、１０はゲート電極である。図５は
図４に示すストライプチャネルＦＥＴの製造方法を示す
図であり、図４と同一符号は同一または相当部分を示し
、２０はホトレジストである。
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｍｅｅｔｉｎｇ） Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ ｐ１２５ に掲載された、細い線状（スト
ライプ状）のチャネル（キャリア走行領域）を有するス
トライプチャネルＦＥＴの従来の断面構造を簡略化した
模式図である。図において、１はＧａＡｓ基板、２はｉ
−ＧａＡｓ層（アンドープＧａＡｓ層）、３はｎ−Ａｌ
ＧａＡｓ層（ｎ形ＡｌＧａＡｓ層）、５は２次元電子ガ
ス層（２ＤＥＧ層）、１０はゲート電極である。図５は
図４に示すストライプチャネルＦＥＴの製造方法を示す
図であり、図４と同一符号は同一または相当部分を示し
、２０はホトレジストである。
【０００３】次に、図４に示すストライプチャネルＦＥ
Ｔの動作について説明する。ストライプチャネルＦＥＴ
のチャネルを構成する２次元電子ガス層５は、ｎ−Ａｌ
ＧａＡｓ層３のストライプ内にのみ、とじ込められてお
り、このストライプ幅が狭い（１０００オングストロー
ム以下）と電子は１次元的な伝導を示すようになり移動
度が向上する。このストライプ内に存在する２次元電子
ガス層５は、ゲート電極１０に印加された電圧により変
化する上および左右からの空乏層により、その濃度が変
化してトランジスタ動作を示す。なお、図４に示すスト
ライプチャネルＦＥＴのストライプ幅は、０．１〜１．
２μｍである。
Ｔの動作について説明する。ストライプチャネルＦＥＴ
のチャネルを構成する２次元電子ガス層５は、ｎ−Ａｌ
ＧａＡｓ層３のストライプ内にのみ、とじ込められてお
り、このストライプ幅が狭い（１０００オングストロー
ム以下）と電子は１次元的な伝導を示すようになり移動
度が向上する。このストライプ内に存在する２次元電子
ガス層５は、ゲート電極１０に印加された電圧により変
化する上および左右からの空乏層により、その濃度が変
化してトランジスタ動作を示す。なお、図４に示すスト
ライプチャネルＦＥＴのストライプ幅は、０．１〜１．
２μｍである。
【０００４】次に、図５に従って、図４に示すストライ
プチャネルＦＥＴの製造方法について説明する。まず、
図５（ａ） に示すように、ｎ−ＡｌＧａＡｓ／ＧａＡ
ｓのヘテロ接合結晶を成長した後、図５（ｂ） に示す
ように、ホトレジスト２０で形成したストライプパター
ンをもとにして、結晶層をエッチング除去してストライ
プを形成する。このとき、ストライプ幅をできるだけ狭
くするために、ホトレジストパターンの形成には、主に
電子ビーム直接描画法が用いられている。その後、ホト
レジスト２０を除去して、図５（ｃ） に示すように、
ゲート電極１０を形成すると、図４に示すストライプチ
ャネルＦＥＴの構造となる。
プチャネルＦＥＴの製造方法について説明する。まず、
図５（ａ） に示すように、ｎ−ＡｌＧａＡｓ／ＧａＡ
ｓのヘテロ接合結晶を成長した後、図５（ｂ） に示す
ように、ホトレジスト２０で形成したストライプパター
ンをもとにして、結晶層をエッチング除去してストライ
プを形成する。このとき、ストライプ幅をできるだけ狭
くするために、ホトレジストパターンの形成には、主に
電子ビーム直接描画法が用いられている。その後、ホト
レジスト２０を除去して、図５（ｃ） に示すように、
ゲート電極１０を形成すると、図４に示すストライプチ
ャネルＦＥＴの構造となる。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、形成できるホトレジス
トパターン幅としては電子ビーム直接描画法で形成可能
な０．１μｍ程度が限界であり、これ以下の微細なスト
ライプが安定して形成できないという問題点があった。
上のように構成されているので、形成できるホトレジス
トパターン幅としては電子ビーム直接描画法で形成可能
な０．１μｍ程度が限界であり、これ以下の微細なスト
ライプが安定して形成できないという問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ホトレジストを用いたパターン
形成を行わないで、０．１μｍ以下の微細なストライプ
幅が実現できる半導体装置およびその製造方法を提供す
ることを目的とする。
ためになされたもので、ホトレジストを用いたパターン
形成を行わないで、０．１μｍ以下の微細なストライプ
幅が実現できる半導体装置およびその製造方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、基板表面に形成された段差部の側壁のみにストラ
イプチャネルを形成したものである。
置は、基板表面に形成された段差部の側壁のみにストラ
イプチャネルを形成したものである。
【０００８】また、この発明に係る半導体装置の製造方
法は、基板表面に段差を形成した後、所望の結晶層を成
長して異方性エッチングによりストライプチャネルを形
成するものである。
法は、基板表面に段差を形成した後、所望の結晶層を成
長して異方性エッチングによりストライプチャネルを形
成するものである。
【０００９】
【作用】この発明における半導体装置は、基板表面に形
成された段差部の側壁のみにストライプチャネルを形成
したので、微細なストライプチャネルが形成できる。
成された段差部の側壁のみにストライプチャネルを形成
したので、微細なストライプチャネルが形成できる。
【００１０】この発明におけるストライプチャネルを形
成する段差部は、ウエハのエッチングにより形成するの
で、１００オングストローム〜１０００オングストロー
ム（０．１μｍ）の微細な寸法でも容易に制御して形成
できるので、この段差に相当する０．１μｍ以下の微細
なストライプ幅が作製できる。
成する段差部は、ウエハのエッチングにより形成するの
で、１００オングストローム〜１０００オングストロー
ム（０．１μｍ）の微細な寸法でも容易に制御して形成
できるので、この段差に相当する０．１μｍ以下の微細
なストライプ幅が作製できる。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を示すストライプチャ
ネルＦＥＴを示す図であり、図１（ｂ） はその平面図
である。図において、２はｉ−ＧａＡｓ層、３はｎ−Ａ
ｌＧａＡｓ層、１０はゲート電極、１１はゲート電極パ
ッド、１２はソース電極、１３はドレイン電極である。
する。図１はこの発明の一実施例を示すストライプチャ
ネルＦＥＴを示す図であり、図１（ｂ） はその平面図
である。図において、２はｉ−ＧａＡｓ層、３はｎ−Ａ
ｌＧａＡｓ層、１０はゲート電極、１１はゲート電極パ
ッド、１２はソース電極、１３はドレイン電極である。
【００１２】図１（ａ） は図１（ｂ） 中のａ−ｂ間
の断面構造を拡大して模式的に書いた図であり、図１（
ｂ） と同一符号は同一または相当部分を示し、１はＧ
ａＡｓ基板、５は２次元電子ガス層である。また、図２
は図１に示すストライプチャネルＦＥＴの製造方法を示
す図であり、図１と同一符号は同一または相当部分を示
す。
の断面構造を拡大して模式的に書いた図であり、図１（
ｂ） と同一符号は同一または相当部分を示し、１はＧ
ａＡｓ基板、５は２次元電子ガス層である。また、図２
は図１に示すストライプチャネルＦＥＴの製造方法を示
す図であり、図１と同一符号は同一または相当部分を示
す。
【００１３】次に、図１（ａ） に示したストライプチ
ャネルＦＥＴの動作について説明する。基板表面に形成
された段差にほぼ等しいストライプ幅のチャネルが段差
部の側壁に形成されており、このチャネルを形成してい
る２次元電子ガス層５は、ゲート電極１０により制御さ
れてトランジスタ動作を示す。図１（ｂ） に示すよう
に、ソース・ドレイン電極間にこうした凹凸の段差を有
するストライプを無数に形成することで、ＦＥＴ動作に
必要な電流値を確保することができ、実用的なストライ
プチャネルＦＥＴが構成できる。
ャネルＦＥＴの動作について説明する。基板表面に形成
された段差にほぼ等しいストライプ幅のチャネルが段差
部の側壁に形成されており、このチャネルを形成してい
る２次元電子ガス層５は、ゲート電極１０により制御さ
れてトランジスタ動作を示す。図１（ｂ） に示すよう
に、ソース・ドレイン電極間にこうした凹凸の段差を有
するストライプを無数に形成することで、ＦＥＴ動作に
必要な電流値を確保することができ、実用的なストライ
プチャネルＦＥＴが構成できる。
【００１４】図２は図１に示したストライプチャネルＦ
ＥＴの製造方法を示した図である。この図では、段差部
の一部を拡大して示したが、他の段差部分も同様な加工
がなされる。まず、図２（ａ） に示すように、ＧａＡ
ｓ基板１に必要な厚さ（例えば５００オングストローム
）の段差をドライエッチングまたはウェットエッチング
により形成する。このときの段差パターンの幅はチャネ
ル数の密度に関係するが、ストライプチャネルの幅には
無関係である。
ＥＴの製造方法を示した図である。この図では、段差部
の一部を拡大して示したが、他の段差部分も同様な加工
がなされる。まず、図２（ａ） に示すように、ＧａＡ
ｓ基板１に必要な厚さ（例えば５００オングストローム
）の段差をドライエッチングまたはウェットエッチング
により形成する。このときの段差パターンの幅はチャネ
ル数の密度に関係するが、ストライプチャネルの幅には
無関係である。
【００１５】次に、図２（ｂ） に示すように、段差部
をカバーするように所望の結晶層である、ｉ−ＧａＡｓ
層２を１０００〜２０００オングストローム、ｎ−Ａｌ
ＧａＡｓ層３を５００オングストローム程度、ＭＯＣＶ
Ｄ法またはＭＢＥ法でエピタキシャル成長した後、ｎ−
ＡｌＧａＡｓ層３に異方性エッチングを行って、図２（
ｃ）に示すように段差部以外の平坦な部分のｎ−ＡｌＧ
ａＡｓ層３を除去して、段差部の側壁のみにｎ−ＡｌＧ
ａＡｓ層３を形成する。
をカバーするように所望の結晶層である、ｉ−ＧａＡｓ
層２を１０００〜２０００オングストローム、ｎ−Ａｌ
ＧａＡｓ層３を５００オングストローム程度、ＭＯＣＶ
Ｄ法またはＭＢＥ法でエピタキシャル成長した後、ｎ−
ＡｌＧａＡｓ層３に異方性エッチングを行って、図２（
ｃ）に示すように段差部以外の平坦な部分のｎ−ＡｌＧ
ａＡｓ層３を除去して、段差部の側壁のみにｎ−ＡｌＧ
ａＡｓ層３を形成する。
【００１６】その後、図２（ｄ） に示すように、ゲー
ト電極１０をリフトオフ法で形成して図１（ａ） に示
すストライプチャネルＦＥＴの構造を形成する。
ト電極１０をリフトオフ法で形成して図１（ａ） に示
すストライプチャネルＦＥＴの構造を形成する。
【００１７】このように、この実施例によれば、半導体
基板上に段差を形成した後、所望の結晶層を該段差を有
する半導体基板上に成長させ、異方性エッチングにより
該段差部以外の平坦部の成長した結晶層の一部を除去し
たので、段差部のみに細線チャネルを有する半導体装置
を形成することができる。
基板上に段差を形成した後、所望の結晶層を該段差を有
する半導体基板上に成長させ、異方性エッチングにより
該段差部以外の平坦部の成長した結晶層の一部を除去し
たので、段差部のみに細線チャネルを有する半導体装置
を形成することができる。
【００１８】なお、上記実施例では段差部が垂直に加工
されている場合について述べたが、図３（ａ） に示す
ように、段差部が斜めに加工された形状でもよい。この
とき、図２（ｂ） から図２（ｃ） で行われる異方性
エッチングで段差部にｎ−ＡｌＧａＡｓ層３が残せる条
件として、図３（ｂ） に示した角度θ１ ，θ２ が
それぞれ９０°≦θ１ ，θ２ ＜１８０°を満たす形
状であればよく、また、製造方法は上記実施例と同様で
ある。
されている場合について述べたが、図３（ａ） に示す
ように、段差部が斜めに加工された形状でもよい。この
とき、図２（ｂ） から図２（ｃ） で行われる異方性
エッチングで段差部にｎ−ＡｌＧａＡｓ層３が残せる条
件として、図３（ｂ） に示した角度θ１ ，θ２ が
それぞれ９０°≦θ１ ，θ２ ＜１８０°を満たす形
状であればよく、また、製造方法は上記実施例と同様で
ある。
【００１９】また、上記実施例ではＧａＡｓ基板上にｎ
−ＡｌＧａＡｓ／ＧａＡｓを結晶成長した構造について
述べたが、この材料系に限らず、例えば、ｎ−ＡｌＧａ
Ａｓ／ＩｎＧａＡｓ，ｎ−ＡｌＩｎＡｓ／ＩｎＧａＡｓ
（これはＩｎＰ基板上に成長する）等であってもよく、
上記実施例と同様の効果を奏する。
−ＡｌＧａＡｓ／ＧａＡｓを結晶成長した構造について
述べたが、この材料系に限らず、例えば、ｎ−ＡｌＧａ
Ａｓ／ＩｎＧａＡｓ，ｎ−ＡｌＩｎＡｓ／ＩｎＧａＡｓ
（これはＩｎＰ基板上に成長する）等であってもよく、
上記実施例と同様の効果を奏する。
【００２０】また、ヘテロ接合結晶界面に形成される２
次元電子ガス層をチャネルとするＦＥＴのみでなく、高
濃度で薄く形成したｎ形層をチャネルとするＭＥＳＦＥ
Ｔにも適用可能である。この場合には、図１中のｎ−Ａ
ｌＧａＡｓ層３を、例えばｎ−ＧａＡｓ層のチャネル層
とすることで２次元電子ガス層５がなくなり、ＭＥＳＦ
ＥＴを構成できる。
次元電子ガス層をチャネルとするＦＥＴのみでなく、高
濃度で薄く形成したｎ形層をチャネルとするＭＥＳＦＥ
Ｔにも適用可能である。この場合には、図１中のｎ−Ａ
ｌＧａＡｓ層３を、例えばｎ−ＧａＡｓ層のチャネル層
とすることで２次元電子ガス層５がなくなり、ＭＥＳＦ
ＥＴを構成できる。
【００２１】
【発明の効果】以上のように、この発明に係る半導体装
置およびその製造方法によれば、基板表面に形成した段
差を利用してストライプチャネルを形成するようにした
ので、０．１μｍ以下の微細なストライプ幅も容易に形
成することができるという効果がある。
置およびその製造方法によれば、基板表面に形成した段
差を利用してストライプチャネルを形成するようにした
ので、０．１μｍ以下の微細なストライプ幅も容易に形
成することができるという効果がある。
【図１】この発明の一実施例によるストライプチャネル
ＦＥＴの断面および平面図である。
ＦＥＴの断面および平面図である。
【図２】この発明の一実施例によるストライプチャネル
ＦＥＴの製造方法を示す図である。
ＦＥＴの製造方法を示す図である。
【図３】この発明の他の実施例によるストライプチャネ
ルＦＥＴの断面およびその特徴を説明する図である。
ルＦＥＴの断面およびその特徴を説明する図である。
【図４】従来のストライプチャネルＦＥＴの断面図であ
る。
る。
【図５】従来のストライプチャネルＦＥＴの製造方法を
示す図である。
示す図である。
１ ＧａＡｓ基板
２ ｉ−ＧａＡｓ層
３ ｎ−ＡｌＧａＡｓ層
５ ２次元電子ガス層
１０ ゲート電極
１１ ゲート電極パッド
１２ ソース電極
１３ ドレイン電極
２０ ホトレジスト
Claims (2)
- 【請求項１】 段差を有する半導体基板表面の段差部
の側壁のみに形成したｎ形またはｐ形ドーピング層の細
線を複数本有し、該細線がソース・ドレイン電極間のチ
ャネルとなり、かつ該複数本の細線に接触して形成した
ゲート電極を有することを特徴とする半導体装置。 - 【請求項２】 半導体基板表面に段差を形成する工程
と、その上に結晶を成長する工程と、異方性エッチング
で段差部以外の平坦部の結晶成長層を除去して、半導体
基板表面の段差部の側壁のみに半導体装置のチャネルと
なる複数の細線を形成する工程と、上記複数の細線の上
にゲート電極を形成する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17450691A JPH04369843A (ja) | 1991-06-18 | 1991-06-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17450691A JPH04369843A (ja) | 1991-06-18 | 1991-06-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369843A true JPH04369843A (ja) | 1992-12-22 |
Family
ID=15979699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17450691A Pending JPH04369843A (ja) | 1991-06-18 | 1991-06-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369843A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013042091A (ja) * | 2011-08-19 | 2013-02-28 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2018093027A (ja) * | 2016-12-01 | 2018-06-14 | 日産自動車株式会社 | 半導体装置 |
| WO2018181237A1 (ja) * | 2017-03-31 | 2018-10-04 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| WO2019116464A1 (ja) * | 2017-12-13 | 2019-06-20 | 日産自動車株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1991
- 1991-06-18 JP JP17450691A patent/JPH04369843A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013042091A (ja) * | 2011-08-19 | 2013-02-28 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2018093027A (ja) * | 2016-12-01 | 2018-06-14 | 日産自動車株式会社 | 半導体装置 |
| WO2018181237A1 (ja) * | 2017-03-31 | 2018-10-04 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| WO2019116464A1 (ja) * | 2017-12-13 | 2019-06-20 | 日産自動車株式会社 | 半導体装置及び半導体装置の製造方法 |
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