JPH0575139A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0575139A JPH0575139A JP3263275A JP26327591A JPH0575139A JP H0575139 A JPH0575139 A JP H0575139A JP 3263275 A JP3263275 A JP 3263275A JP 26327591 A JP26327591 A JP 26327591A JP H0575139 A JPH0575139 A JP H0575139A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
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- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/11—Metal-organic CVD, ruehrwein type
Abstract
(57)【要約】
【目的】 擬１次元電子ガスをチャネルとして利用する
半導体装置において、ゲート容量が小さく、高性能のも
のを実現する。 【構成】 ソース，ドレイン電極間の基板上に、該ソー
ス，ドレイン電極をむすぶ方向に対して垂直方向に、所
定間隔で配置され、かつその底面のみで上記基板と接触
する下層ゲート電極１及び、該下層ゲート電極１とのみ
接触し該下層ゲート電極を接続して連続に設けられた上
層ゲート電極とを備え、上層ゲート電極２によって下層
ゲート電極１に電位を与えることによって下層ゲート電
極１の不連続部分に擬１次元電子ガス１３を実現する構
成とした。
半導体装置において、ゲート容量が小さく、高性能のも
のを実現する。 【構成】 ソース，ドレイン電極間の基板上に、該ソー
ス，ドレイン電極をむすぶ方向に対して垂直方向に、所
定間隔で配置され、かつその底面のみで上記基板と接触
する下層ゲート電極１及び、該下層ゲート電極１とのみ
接触し該下層ゲート電極を接続して連続に設けられた上
層ゲート電極とを備え、上層ゲート電極２によって下層
ゲート電極１に電位を与えることによって下層ゲート電
極１の不連続部分に擬１次元電子ガス１３を実現する構
成とした。
Description
【０００１】
【産業上の利用分野】この発明は、電子の擬１次元伝導
を応用した半導体装置及びその製造方法に関するもので
ある。
を応用した半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】ヘテロ接合の界面に形成される２次元電
子ガス（或いは２次元正孔ガス）をチャネル層として用
いる高速度の半導体装置は、従来、種々考案されてい
る。２次元電子ガスにおける電子の移動度は、低温にお
いては３次元電子のそれにくらべてはるかに高い。ま
た、このような２次元電子ガスをさらに空間的に閉じ込
め、電子の運動の自由度をさらに制限した擬１次元電子
ガスをチャネルとして用いる半導体装置も開発されてい
る。この擬１次元電子ガスは、電子が１方向にしか運動
できないので、２次元電子ガスよりも電子の散乱因子
（主にフォノン散乱）が減少し、移動度がさらに増加す
る。このため、さらに高速度の半導体装置を実現できる
ものである。
子ガス（或いは２次元正孔ガス）をチャネル層として用
いる高速度の半導体装置は、従来、種々考案されてい
る。２次元電子ガスにおける電子の移動度は、低温にお
いては３次元電子のそれにくらべてはるかに高い。ま
た、このような２次元電子ガスをさらに空間的に閉じ込
め、電子の運動の自由度をさらに制限した擬１次元電子
ガスをチャネルとして用いる半導体装置も開発されてい
る。この擬１次元電子ガスは、電子が１方向にしか運動
できないので、２次元電子ガスよりも電子の散乱因子
（主にフォノン散乱）が減少し、移動度がさらに増加す
る。このため、さらに高速度の半導体装置を実現できる
ものである。
【０００３】図５は、例えば特開平２−３９４４０号公
報に開示された、従来の、擬１次元電子ガスを利用する
高速度トランジスタの構造を示す切り欠き斜視図であ
る。図において、半絶縁性ＧａＡｓ基板２１上に順次エ
ピタキシャル成長した、厚み約１０００オングストロー
ムの真性（以下ｉ−と記す）ＡｌＧａＡｓ層２２、厚み
約１００オングストロームのｉ−ＧａＡｓ層２３、厚み
約３００オングストローム，不純物濃度１．５×１０18
cm -3のｎ+ 形（以下ｎ+ −と記す）ＡｌＧａＡｓ層２４
が配置される。また、例えばＡｕＧｅ／Ｎｉ／Ａｕから
なるソース／ドレイン電極２５は、ｎ+ −ＡｌＧａＡｓ
層２４上に所定間隔をおいて対向して配置されている。
ソース／ドレイン電極２５下のアロイ層２９は基板２１
まで達しており、ソース／ドレイン電極２５は、２２〜
２４の層とオーミック接触している。ソース／ドレイン
電極２５が形成された領域以外のｎ+ −ＡｌＧａＡｓ層
２４上には、例えばオキシ窒化シリコン（ＳｉＯＮ）か
らなる層間絶縁層２６が配置される。層間絶縁層２６
の、ソース／ドレイン電極２５間の所定位置に開口２７
が設けられており、開口２７内に露出している基板２１
及び２２〜２４の各層と接触して、例えばアルミニウム
（Ａｌ）からなるゲート電極２８が設けられている。
報に開示された、従来の、擬１次元電子ガスを利用する
高速度トランジスタの構造を示す切り欠き斜視図であ
る。図において、半絶縁性ＧａＡｓ基板２１上に順次エ
ピタキシャル成長した、厚み約１０００オングストロー
ムの真性（以下ｉ−と記す）ＡｌＧａＡｓ層２２、厚み
約１００オングストロームのｉ−ＧａＡｓ層２３、厚み
約３００オングストローム，不純物濃度１．５×１０18
cm -3のｎ+ 形（以下ｎ+ −と記す）ＡｌＧａＡｓ層２４
が配置される。また、例えばＡｕＧｅ／Ｎｉ／Ａｕから
なるソース／ドレイン電極２５は、ｎ+ −ＡｌＧａＡｓ
層２４上に所定間隔をおいて対向して配置されている。
ソース／ドレイン電極２５下のアロイ層２９は基板２１
まで達しており、ソース／ドレイン電極２５は、２２〜
２４の層とオーミック接触している。ソース／ドレイン
電極２５が形成された領域以外のｎ+ −ＡｌＧａＡｓ層
２４上には、例えばオキシ窒化シリコン（ＳｉＯＮ）か
らなる層間絶縁層２６が配置される。層間絶縁層２６
の、ソース／ドレイン電極２５間の所定位置に開口２７
が設けられており、開口２７内に露出している基板２１
及び２２〜２４の各層と接触して、例えばアルミニウム
（Ａｌ）からなるゲート電極２８が設けられている。
【０００４】ｉ−ＡｌＧａＡｓ層２２，ｉ−ＧａＡｓ層
２３，及びｎ+ −ＡｌＧａＡｓ層２４は、少なくとも開
口２７に露出している領域、即ちゲート電極２８と接触
している部分が、ソース／ドレイン電極２５を結ぶ方向
に平行な複数の格子状に分離されている。
２３，及びｎ+ −ＡｌＧａＡｓ層２４は、少なくとも開
口２７に露出している領域、即ちゲート電極２８と接触
している部分が、ソース／ドレイン電極２５を結ぶ方向
に平行な複数の格子状に分離されている。
【０００５】図６は図５中のVI−VI線における断面図で
あり、図において、図４と同一符号は同一又は相当部分
である。ｉ−ＡｌＧａＡｓ層２２，ｉ−ＧａＡｓ層２
３，及びｎ+ −ＡｌＧａＡｓ層２４は、楔状の切り欠き
部３０によりそれぞれが分割されたｉ−ＡｌＧａＡｓ層
４２，ｉ−ＧａＡｓ層４３，及びｎ+ −ＡｌＧａＡｓ層
４４からなる微小な格子４０に分離されている。格子の
周期ｐは約２０００オングストロームである。ゲート電
極２８は切り欠き部３０を埋めるように形成されてお
り、それぞれの格子４０の側面に接触している。
あり、図において、図４と同一符号は同一又は相当部分
である。ｉ−ＡｌＧａＡｓ層２２，ｉ−ＧａＡｓ層２
３，及びｎ+ −ＡｌＧａＡｓ層２４は、楔状の切り欠き
部３０によりそれぞれが分割されたｉ−ＡｌＧａＡｓ層
４２，ｉ−ＧａＡｓ層４３，及びｎ+ −ＡｌＧａＡｓ層
４４からなる微小な格子４０に分離されている。格子の
周期ｐは約２０００オングストロームである。ゲート電
極２８は切り欠き部３０を埋めるように形成されてお
り、それぞれの格子４０の側面に接触している。
【０００６】次に動作について説明する。ゲート電極に
バイアスを印加しない状態では、図６(a) に示すよう
に、ｉ−ＧａＡｓ層４３には、ｎ+−ＡｌＧａＡｓ層４
４から供給された電子が蓄積して２次元電子ガス４５が
発生している。ここでゲート電極２８に負のバイアスを
印加すると、ゲート電極２８との界面近傍のｉ−ＧａＡ
ｓ層４３内の空乏層が伸び、図６(b) に示すように、２
次元電子ガスは各ｉ−ＧａＡｓ層４３の中心部に閉じ込
められる。これにより、２次元電子ガスは格子の軸に直
交する方向の自由度を失い、擬１次元電子ガス５０とな
る。この状態においては、ソース／ドレイン電極２５間
の電流は１次元電子ガスによって運ばれることとなる。
この擬１次元電子ガス５０の濃度をゲート電極２８の電
位（バイアス）によって制御し、ソース・ドレイン電極
間に流れる電流（ＩDS）を制御する。このように、電流
の担い手であるキャリアが擬１次元電子ガスであるの
で、２次元電子ガスよりもさらに移動度が高く、従って
高い相互コンダクタンス（ｇｍ）によるＦＥＴの高速化
が可能であり、また２次元電子ガスよりも電子の散乱因
子が減少することにより、低雑音化が可能である。
バイアスを印加しない状態では、図６(a) に示すよう
に、ｉ−ＧａＡｓ層４３には、ｎ+−ＡｌＧａＡｓ層４
４から供給された電子が蓄積して２次元電子ガス４５が
発生している。ここでゲート電極２８に負のバイアスを
印加すると、ゲート電極２８との界面近傍のｉ−ＧａＡ
ｓ層４３内の空乏層が伸び、図６(b) に示すように、２
次元電子ガスは各ｉ−ＧａＡｓ層４３の中心部に閉じ込
められる。これにより、２次元電子ガスは格子の軸に直
交する方向の自由度を失い、擬１次元電子ガス５０とな
る。この状態においては、ソース／ドレイン電極２５間
の電流は１次元電子ガスによって運ばれることとなる。
この擬１次元電子ガス５０の濃度をゲート電極２８の電
位（バイアス）によって制御し、ソース・ドレイン電極
間に流れる電流（ＩDS）を制御する。このように、電流
の担い手であるキャリアが擬１次元電子ガスであるの
で、２次元電子ガスよりもさらに移動度が高く、従って
高い相互コンダクタンス（ｇｍ）によるＦＥＴの高速化
が可能であり、また２次元電子ガスよりも電子の散乱因
子が減少することにより、低雑音化が可能である。
【０００７】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、格子の側面にもゲート電極
が接しているので、ゲート容量が増加し、装置の高速性
等を損なうという問題点があった。また、ゲート電極を
格子の段差（約２０００オングストローム）にそって形
成しなければならないので、凹凸面上では微細な加工が
困難であることから、細いゲート電極を形成することが
難しいという問題点があった。
上のように構成されており、格子の側面にもゲート電極
が接しているので、ゲート容量が増加し、装置の高速性
等を損なうという問題点があった。また、ゲート電極を
格子の段差（約２０００オングストローム）にそって形
成しなければならないので、凹凸面上では微細な加工が
困難であることから、細いゲート電極を形成することが
難しいという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、微細なゲート電極が形成できる
とともに、寄生容量の増加のない、擬１次元電子ガスを
チャネルとして利用できる半導体装置及びその製造方法
を得ることを目的とする。
ためになされたもので、微細なゲート電極が形成できる
とともに、寄生容量の増加のない、擬１次元電子ガスを
チャネルとして利用できる半導体装置及びその製造方法
を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、２次元電子ガスが形成される基板上に相互に対向
して設けられたソース及びドレイン電極と、該ソース，
ドレイン電極間の上記基板上に、該ソース，ドレイン電
極をむすぶ方向に対して垂直方向に、所定間隔で配置さ
れ、かつその底面のみで上記基板と接触する下層ゲート
電極部及び、該下層ゲート電極部とのみ接触し該下層ゲ
ート電極を接続して連続に設けられた上層ゲート電極部
を有するゲート電極とを備えたものである。
置は、２次元電子ガスが形成される基板上に相互に対向
して設けられたソース及びドレイン電極と、該ソース，
ドレイン電極間の上記基板上に、該ソース，ドレイン電
極をむすぶ方向に対して垂直方向に、所定間隔で配置さ
れ、かつその底面のみで上記基板と接触する下層ゲート
電極部及び、該下層ゲート電極部とのみ接触し該下層ゲ
ート電極を接続して連続に設けられた上層ゲート電極部
を有するゲート電極とを備えたものである。
【００１０】また、この発明に係る半導体装置の製造方
法は、２次元電子ガスを形成する基板上に所定の間隔を
おいて相互に対向するソース及びドレイン電極を形成し
た後、ウエハ全面に第１のレジストを塗布し、さらに該
第１のレジスト上に第２のレジストを塗布し、上記第２
のレジストの上記ソース，ドレイン電極間上の所定の位
置に、上記ソース，ドレイン電極をむすぶ方向に対し垂
直方向に延びる、所定幅のストライプ状の第１の開口を
形成し、該第１の開口部に露出した上記第１のレジスト
に上記第１の開口の幅より狭い幅を有する上記ストライ
プの延びる方向に所定の間隔をおいて断続的に配置され
た複数の第２の開口を形成した後、ウエハ全面にゲート
電極用金属を蒸着し、該ゲート電極用金属の不要部を上
記第１，第２のレジストとともにリフトオフにより除去
して、ゲート電極を形成するようにしたものである。
法は、２次元電子ガスを形成する基板上に所定の間隔を
おいて相互に対向するソース及びドレイン電極を形成し
た後、ウエハ全面に第１のレジストを塗布し、さらに該
第１のレジスト上に第２のレジストを塗布し、上記第２
のレジストの上記ソース，ドレイン電極間上の所定の位
置に、上記ソース，ドレイン電極をむすぶ方向に対し垂
直方向に延びる、所定幅のストライプ状の第１の開口を
形成し、該第１の開口部に露出した上記第１のレジスト
に上記第１の開口の幅より狭い幅を有する上記ストライ
プの延びる方向に所定の間隔をおいて断続的に配置され
た複数の第２の開口を形成した後、ウエハ全面にゲート
電極用金属を蒸着し、該ゲート電極用金属の不要部を上
記第１，第２のレジストとともにリフトオフにより除去
して、ゲート電極を形成するようにしたものである。
【００１１】
【作用】この発明においては、ソース，ドレイン電極間
の基板上に、該ソース，ドレイン電極をむすぶ方向に対
して垂直方向に、所定間隔で配置され、かつその底面の
みで上記基板と接触する下層ゲート電極部及び、該下層
ゲート電極部とのみ接触し該下層ゲート電極を接続して
連続に設けられた上層ゲート電極部を有するゲート電極
を備え、該ゲート電極にバイアスを印加することにより
２次元電子ガスを下層ゲート電極部の不連続部分で下層
ゲート電極の下方及び側方に広がる空乏層によって擬１
次元的に閉じ込める構成としたから、寄生容量の増加の
ない、高性能の擬１次元電子ガスをチャネルとして利用
できる半導体装置を実現できる。
の基板上に、該ソース，ドレイン電極をむすぶ方向に対
して垂直方向に、所定間隔で配置され、かつその底面の
みで上記基板と接触する下層ゲート電極部及び、該下層
ゲート電極部とのみ接触し該下層ゲート電極を接続して
連続に設けられた上層ゲート電極部を有するゲート電極
を備え、該ゲート電極にバイアスを印加することにより
２次元電子ガスを下層ゲート電極部の不連続部分で下層
ゲート電極の下方及び側方に広がる空乏層によって擬１
次元的に閉じ込める構成としたから、寄生容量の増加の
ない、高性能の擬１次元電子ガスをチャネルとして利用
できる半導体装置を実現できる。
【００１２】また、この発明においては、２次元電子ガ
スを形成する基板上に所定の間隔をおいて相互に対向し
て形成したソース及びドレイン電極間の平坦な上記基板
上に二層のレジストを塗布し、上層のレジストの上記ソ
ース，ドレイン電極間上の所定の位置に、上記ソース，
ドレイン電極をむすぶ方向に対し垂直方向に延びる、所
定幅のストライプ状の第１の開口を形成し、該第１の開
口部に露出した下層のレジストに上記第１の開口の幅よ
り狭い幅を有する上記ストライプの延びる方向に所定の
間隔をおいて断続的に配置された複数の第２の開口を形
成した後、ウエハ全面にゲート電極用金属を蒸着し、該
ゲート電極用金属の不要部を上記二層のレジストととも
にリフトオフにより除去して、ゲート電極を形成するよ
うにしたから、容易に、寄生容量の増加のない、高性能
の擬１次元電子ガスをチャネルとして利用できる半導体
装置を作製することができ、また、容易にゲートを細く
形成することができる。
スを形成する基板上に所定の間隔をおいて相互に対向し
て形成したソース及びドレイン電極間の平坦な上記基板
上に二層のレジストを塗布し、上層のレジストの上記ソ
ース，ドレイン電極間上の所定の位置に、上記ソース，
ドレイン電極をむすぶ方向に対し垂直方向に延びる、所
定幅のストライプ状の第１の開口を形成し、該第１の開
口部に露出した下層のレジストに上記第１の開口の幅よ
り狭い幅を有する上記ストライプの延びる方向に所定の
間隔をおいて断続的に配置された複数の第２の開口を形
成した後、ウエハ全面にゲート電極用金属を蒸着し、該
ゲート電極用金属の不要部を上記二層のレジストととも
にリフトオフにより除去して、ゲート電極を形成するよ
うにしたから、容易に、寄生容量の増加のない、高性能
の擬１次元電子ガスをチャネルとして利用できる半導体
装置を作製することができ、また、容易にゲートを細く
形成することができる。
【００１３】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体装置を示
す図であり、図１(a) はその平面図、図１(b) は図１
(a)で示したＡ−Ａ’間の断面図である。これら図にお
いて、半絶縁性ＧａＡｓ基板１１上には、厚みが例えば
１μｍのｉ−ＧａＡｓ層１０が配置される。厚みが例え
ば２００オングストロームのｉ−ＩｎyＧａ1-y Ａｓ層
９はｉ−ＧａＡｓ層１０上に配置される。また、厚みが
例えば２００オングストローム，不純物濃度が例えば２
×１０18 cm -3のｎ+ −Ａｌx Ｇａ1-x Ａｓ層７はｉ−Ｉ
ｎy Ｇａ1-y Ａｓ層９上に配置され、厚みが例えば１０
００オングストローム，不純物濃度が例えば２×１０18
cm -3のｎ+ −ＧａＡｓ層６はｎ+ −Ａｌx Ｇａ1-x Ａｓ
層７上に配置される。ここでＡｌx Ｇａ1-x ＡｓのＡｌ
モル比ｘは例えば０．２５、Ｉｎy Ｇａ1-y ＡｓのＩｎ
モル比ｙは０．１５である。ソース電極３及びドレイン
電極４は例えばＡｕＧｅ系合金からなり、ｎ+ −ＧａＡ
ｓ層６上に所定間隔をおいて相互に対向して配置され
る。ソース電極３，ドレイン電極４間のｎ+ −ＧａＡｓ
層６には、ソース，ドレイン電極をむすぶ方向に対して
垂直方向に所定の間隔をおいて断続的にリセス溝１９が
設けられている。下層ゲート電極１は例えばＡｕ系，又
はＡｌ系金属からなり、各リセス溝１９底上に配置され
る。上層ゲート電極２は下層ゲート電極１と同じ金属か
らなり、複数の下層ゲート電極１を電気的に接続するよ
うに下層ゲート電極１上に配置される。ここで、本装置
のゲート長となる下層ゲート電極１の幅は０．２μｍ以
下であり、下層ゲート電極１間の間隔は０．２〜１．０
μｍである。また上層ゲート電極の幅は１μｍである。
する。図１はこの発明の一実施例による半導体装置を示
す図であり、図１(a) はその平面図、図１(b) は図１
(a)で示したＡ−Ａ’間の断面図である。これら図にお
いて、半絶縁性ＧａＡｓ基板１１上には、厚みが例えば
１μｍのｉ−ＧａＡｓ層１０が配置される。厚みが例え
ば２００オングストロームのｉ−ＩｎyＧａ1-y Ａｓ層
９はｉ−ＧａＡｓ層１０上に配置される。また、厚みが
例えば２００オングストローム，不純物濃度が例えば２
×１０18 cm -3のｎ+ −Ａｌx Ｇａ1-x Ａｓ層７はｉ−Ｉ
ｎy Ｇａ1-y Ａｓ層９上に配置され、厚みが例えば１０
００オングストローム，不純物濃度が例えば２×１０18
cm -3のｎ+ −ＧａＡｓ層６はｎ+ −Ａｌx Ｇａ1-x Ａｓ
層７上に配置される。ここでＡｌx Ｇａ1-x ＡｓのＡｌ
モル比ｘは例えば０．２５、Ｉｎy Ｇａ1-y ＡｓのＩｎ
モル比ｙは０．１５である。ソース電極３及びドレイン
電極４は例えばＡｕＧｅ系合金からなり、ｎ+ −ＧａＡ
ｓ層６上に所定間隔をおいて相互に対向して配置され
る。ソース電極３，ドレイン電極４間のｎ+ −ＧａＡｓ
層６には、ソース，ドレイン電極をむすぶ方向に対して
垂直方向に所定の間隔をおいて断続的にリセス溝１９が
設けられている。下層ゲート電極１は例えばＡｕ系，又
はＡｌ系金属からなり、各リセス溝１９底上に配置され
る。上層ゲート電極２は下層ゲート電極１と同じ金属か
らなり、複数の下層ゲート電極１を電気的に接続するよ
うに下層ゲート電極１上に配置される。ここで、本装置
のゲート長となる下層ゲート電極１の幅は０．２μｍ以
下であり、下層ゲート電極１間の間隔は０．２〜１．０
μｍである。また上層ゲート電極の幅は１μｍである。
【００１４】１２はゲート電極下部及びエピ層の表面に
広がる空乏層である。ｎ+ −Ａｌx Ｇａ1-x Ａｓ層７と
の界面近傍のｉ−Ｉｎy Ｇａ1-y Ａｓ層９中には、ｎ+
−Ａｌx Ｇａ1-x Ａｓ層７から供給された電子が蓄積し
て２次元電子ガス８が発生している。
広がる空乏層である。ｎ+ −Ａｌx Ｇａ1-x Ａｓ層７と
の界面近傍のｉ−Ｉｎy Ｇａ1-y Ａｓ層９中には、ｎ+
−Ａｌx Ｇａ1-x Ａｓ層７から供給された電子が蓄積し
て２次元電子ガス８が発生している。
【００１５】図２は本実施例の動作を説明するための図
であり、図１(b) 中のチャネル部分を拡大して示してい
る。図において、図１と同一符号は同一または相当部分
を示し、１３は擬１次元電子ガスである。
であり、図１(b) 中のチャネル部分を拡大して示してい
る。図において、図１と同一符号は同一または相当部分
を示し、１３は擬１次元電子ガスである。
【００１６】次に動作について説明する。本実施例は、
リセス溝１９の深さが例えば７００オングストロームと
比較的浅く形成されており、ゲート電極にバイアスを加
えていない状態での空乏層の拡がりは比較的浅い。
リセス溝１９の深さが例えば７００オングストロームと
比較的浅く形成されており、ゲート電極にバイアスを加
えていない状態での空乏層の拡がりは比較的浅い。
【００１７】図２(a) に示すように、ゲートバイアスが
浅いときは、ゲートバイアスによって変化する空乏層１
２で２次元電子ガス８の電子濃度を制御して、ソース・
ドレイン電極間の電流値（ＩDS）を制御する。これは、
いわゆる高電子移動度トランジスタ（ＨＥＭＴ）と同じ
動作原理である。
浅いときは、ゲートバイアスによって変化する空乏層１
２で２次元電子ガス８の電子濃度を制御して、ソース・
ドレイン電極間の電流値（ＩDS）を制御する。これは、
いわゆる高電子移動度トランジスタ（ＨＥＭＴ）と同じ
動作原理である。
【００１８】次に、ゲートバイアスを深くすると、図２
(b) に示すように、下層ゲート電極１下部で空乏層１２
が広がり、２次元電子ガス８が存在するのは、下層ゲー
ト電極１間の直下の領域に限られ、下層ゲート電極１の
間隔を充分狭くすると、２次元電子ガス８は擬１次元電
子ガス１３となる。この状態では、電子の散乱因子が減
少し、移動度が増加するので、ピンチオフ近傍で相互コ
ンダクタンス（ｇｍ）が増加する。つまり、低いＩDS領
域からＦＥＴの高速化・低雑音化が図れる。
(b) に示すように、下層ゲート電極１下部で空乏層１２
が広がり、２次元電子ガス８が存在するのは、下層ゲー
ト電極１間の直下の領域に限られ、下層ゲート電極１の
間隔を充分狭くすると、２次元電子ガス８は擬１次元電
子ガス１３となる。この状態では、電子の散乱因子が減
少し、移動度が増加するので、ピンチオフ近傍で相互コ
ンダクタンス（ｇｍ）が増加する。つまり、低いＩDS領
域からＦＥＴの高速化・低雑音化が図れる。
【００１９】ゲートバイアスをさらに深くすると、図２
(c) に示すように、空乏層１２が全体に広がり、２次元
電子ガス８および擬１次元電子ガス１３は存在しなくな
る。従って、いわゆるピンチオフ状態となり、ソース・
ドレイン電極間の電流（ＩDS）は流れない。
(c) に示すように、空乏層１２が全体に広がり、２次元
電子ガス８および擬１次元電子ガス１３は存在しなくな
る。従って、いわゆるピンチオフ状態となり、ソース・
ドレイン電極間の電流（ＩDS）は流れない。
【００２０】本実施例では、ゲート電極は、下層ゲート
電極１の底面のみで半導体層と接しているため、従来例
のようにゲート容量の増加により高速性等が損なわれる
ことがなく、高性能の高速度トランジスタを実現でき
る。
電極１の底面のみで半導体層と接しているため、従来例
のようにゲート容量の増加により高速性等が損なわれる
ことがなく、高性能の高速度トランジスタを実現でき
る。
【００２１】また、本実施例では、上層引き出し電極２
の幅が下層ゲート電極の幅よりも広い、いわゆるＴ型ゲ
ート構造となっているため、ゲート抵抗を低減すること
ができる。
の幅が下層ゲート電極の幅よりも広い、いわゆるＴ型ゲ
ート構造となっているため、ゲート抵抗を低減すること
ができる。
【００２２】また、本実施例では、ゲートバイアスのコ
ントロールにより図２(a) から図２(b) へ状態を変化さ
せることができるので、電子が２次元から擬１次元へと
変化し、移動度を変調することができ、相互コンダクタ
ンス（ｇｍ）の変化を引き起こす、いわゆる移動度変調
型トランジスタが実現できる。
ントロールにより図２(a) から図２(b) へ状態を変化さ
せることができるので、電子が２次元から擬１次元へと
変化し、移動度を変調することができ、相互コンダクタ
ンス（ｇｍ）の変化を引き起こす、いわゆる移動度変調
型トランジスタが実現できる。
【００２３】なお、上記実施例では、ゲート電極にバイ
アスを加えない状態での空乏層１２の達する深さが、２
次元電子ガスが形成される深さよりも浅いものについて
示したが、空乏層１２の達する深さは、ｎ−ＧａＡｓ層
６の厚さが薄いほど、またリセス溝１９の深さが深いほ
ど深くなる。従って、ｎ−ＧａＡｓ層６の厚さ及びリセ
ス溝１９の深さを適当に設定することにより、装置の特
性を様々に変化させることができる。
アスを加えない状態での空乏層１２の達する深さが、２
次元電子ガスが形成される深さよりも浅いものについて
示したが、空乏層１２の達する深さは、ｎ−ＧａＡｓ層
６の厚さが薄いほど、またリセス溝１９の深さが深いほ
ど深くなる。従って、ｎ−ＧａＡｓ層６の厚さ及びリセ
ス溝１９の深さを適当に設定することにより、装置の特
性を様々に変化させることができる。
【００２４】下層ゲート電極１下部のリセス溝１９を深
くするか、またはｎ−ＧａＡｓ層６を薄くして、空乏層
１２の達する深さを深くして、ゲートにバイアスを加え
ていない状態で、図２(b) に示すように、２次元電子ガ
ス８の存在場所が限定されるように設定し、擬１次元電
子ガス１３だけをキャリアとして使用するようにしても
よい。図１の実施例において、ｎ+ −ＧａＡｓ層６の厚
みは１０００オングストロームのままで、リセス溝１９
の深さを例えば１０００オングストローム程度としたと
きは、上述のように擬１次元電子ガス１３だけをキャリ
アとして使用する、高い相互コンダクタンス（ｇｍ）が
可能で、高速かつ低雑音の半導体装置を構成することが
できる。なお、これと同一の構成で、ゲート電極に正の
バイアスを与えることにより空乏層を縮退させて２次元
電子ガスもキャリアとして使用するようにすることもで
きる。
くするか、またはｎ−ＧａＡｓ層６を薄くして、空乏層
１２の達する深さを深くして、ゲートにバイアスを加え
ていない状態で、図２(b) に示すように、２次元電子ガ
ス８の存在場所が限定されるように設定し、擬１次元電
子ガス１３だけをキャリアとして使用するようにしても
よい。図１の実施例において、ｎ+ −ＧａＡｓ層６の厚
みは１０００オングストロームのままで、リセス溝１９
の深さを例えば１０００オングストローム程度としたと
きは、上述のように擬１次元電子ガス１３だけをキャリ
アとして使用する、高い相互コンダクタンス（ｇｍ）が
可能で、高速かつ低雑音の半導体装置を構成することが
できる。なお、これと同一の構成で、ゲート電極に正の
バイアスを与えることにより空乏層を縮退させて２次元
電子ガスもキャリアとして使用するようにすることもで
きる。
【００２５】また、図１の実施例において、ｎ+ −Ｇａ
Ａｓ層６の厚みは１０００オングストロームのままで、
リセス溝１９の深さをさらに深く、例えば１１００オン
グストローム程度としたときは、空乏層がさらに深くま
で拡がり、ゲートにバイアスを加えていない状態で、図
２(c) に示すように、２次元電子ガスも１次元電子ガス
を存在しないものが得られる。このように設定した装置
は、正のバイアス印加により空乏層を縮退させて１次元
電子ガス，及び２次元電子ガスの濃度をコントロールす
るものとして使用が可能である。
Ａｓ層６の厚みは１０００オングストロームのままで、
リセス溝１９の深さをさらに深く、例えば１１００オン
グストローム程度としたときは、空乏層がさらに深くま
で拡がり、ゲートにバイアスを加えていない状態で、図
２(c) に示すように、２次元電子ガスも１次元電子ガス
を存在しないものが得られる。このように設定した装置
は、正のバイアス印加により空乏層を縮退させて１次元
電子ガス，及び２次元電子ガスの濃度をコントロールす
るものとして使用が可能である。
【００２６】図３はこの発明の一実施例による半導体装
置の製造方法を示す図である。図において、図１，２と
同一符号は同一または相当部分を示し、１４はＥＢ用レ
ジスト、１５はステッパ用レジスト、１６はＥＢ露光装
置でレジスト１４に設けた開口部、１７はステッパ露光
装置でレジスト１５に設けた開口部である。
置の製造方法を示す図である。図において、図１，２と
同一符号は同一または相当部分を示し、１４はＥＢ用レ
ジスト、１５はステッパ用レジスト、１６はＥＢ露光装
置でレジスト１４に設けた開口部、１７はステッパ露光
装置でレジスト１５に設けた開口部である。
【００２７】図３(a) に示すように、半絶縁性ＧａＡｓ
基板１１上に、ｉ−ＧａＡｓ層１０，ｉ−Ｉｎy Ｇａ
1-y Ａｓ層９，ｎ−Ａｌx Ｇａ1-x Ａｓ層７，及びｎ+
−ＧａＡｓ層６を分子線エピタキシ（ＭＢＥ）法または
有機金属気相成長（ＭＯＣＶＤ）法により順次エピタキ
シャル成長し、Ｈ+ のイオン注入によって、絶縁注入領
域５を形成する。絶縁注入領域は、Ｈ+ のイオン注入の
かわりにＢ+ 或いはＯ+ のイオン注入によっても形成す
ることができる。
基板１１上に、ｉ−ＧａＡｓ層１０，ｉ−Ｉｎy Ｇａ
1-y Ａｓ層９，ｎ−Ａｌx Ｇａ1-x Ａｓ層７，及びｎ+
−ＧａＡｓ層６を分子線エピタキシ（ＭＢＥ）法または
有機金属気相成長（ＭＯＣＶＤ）法により順次エピタキ
シャル成長し、Ｈ+ のイオン注入によって、絶縁注入領
域５を形成する。絶縁注入領域は、Ｈ+ のイオン注入の
かわりにＢ+ 或いはＯ+ のイオン注入によっても形成す
ることができる。
【００２８】次に、蒸着リフトオフ法を用いて、図３
(b) に示すように、ＡｕＧｅ系合金等からなるソース電
極３及びドレイン電極４を形成する。次に、電子線（El
ectron Beam:ＥＢ）用レジスト１４とステッパ用レジス
ト１５を順次塗布し、まずステッパ（縮小投影露光装
置）を用いて、図３(c) に示すように、ステッパ用レジ
スト１５に開口部１７を設ける。この後、ＥＢ露光装置
を用いて、描画露光により、図３(d) に示すように、Ｅ
Ｂ用レジスト１４に実際のゲート長を決める開口部１６
を形成する。図４は開口部１６の形成工程を終えた状態
のＥＢ用レジスト１４とステッパ用レジスト１５の様子
を示す上面図である。ここでステッパにより露光して形
成された開口部１７の幅ｗ1 は１μｍ、ＥＢ露光装置に
より露光して形成された開口部１６の幅ｗ2 は０．２μ
ｍ以下である。ＥＢ露光装置の露光ビームは０．０６μ
ｍ程度に絞ることが可能なので、幅ｗ2 を０．２μｍ以
下とすることは容易である。また、開口部１６の形成間
隔ｄは０．２〜１．０μｍである。なお、図１中のゲー
ト電極の端部のパッド部分の大きさは３μｍ×３μｍ程
度にパターニングする。
(b) に示すように、ＡｕＧｅ系合金等からなるソース電
極３及びドレイン電極４を形成する。次に、電子線（El
ectron Beam:ＥＢ）用レジスト１４とステッパ用レジス
ト１５を順次塗布し、まずステッパ（縮小投影露光装
置）を用いて、図３(c) に示すように、ステッパ用レジ
スト１５に開口部１７を設ける。この後、ＥＢ露光装置
を用いて、描画露光により、図３(d) に示すように、Ｅ
Ｂ用レジスト１４に実際のゲート長を決める開口部１６
を形成する。図４は開口部１６の形成工程を終えた状態
のＥＢ用レジスト１４とステッパ用レジスト１５の様子
を示す上面図である。ここでステッパにより露光して形
成された開口部１７の幅ｗ1 は１μｍ、ＥＢ露光装置に
より露光して形成された開口部１６の幅ｗ2 は０．２μ
ｍ以下である。ＥＢ露光装置の露光ビームは０．０６μ
ｍ程度に絞ることが可能なので、幅ｗ2 を０．２μｍ以
下とすることは容易である。また、開口部１６の形成間
隔ｄは０．２〜１．０μｍである。なお、図１中のゲー
ト電極の端部のパッド部分の大きさは３μｍ×３μｍ程
度にパターニングする。
【００２９】上述のようにパターニングしたＥＢ用レジ
スト１４，及びステッパ用レジスト１５をマスクとする
リセスエッチングにより、図３(e) に示すようにリセス
溝１９を形成し、その後、図３(f) に示すように、ウエ
ハ全面にＡｕ系またはＡｌ系のゲート金属１８を蒸着す
る。
スト１４，及びステッパ用レジスト１５をマスクとする
リセスエッチングにより、図３(e) に示すようにリセス
溝１９を形成し、その後、図３(f) に示すように、ウエ
ハ全面にＡｕ系またはＡｌ系のゲート金属１８を蒸着す
る。
【００３０】最後に、ステッパ用レジスト１５上のゲー
ト金属１８をリフトオフによって除去することにより、
図３(f) に示すような、下層ゲート電極１，上層ゲート
電極２で構成されるＴ型ゲート電極が得られる。
ト金属１８をリフトオフによって除去することにより、
図３(f) に示すような、下層ゲート電極１，上層ゲート
電極２で構成されるＴ型ゲート電極が得られる。
【００３１】このように、本実施例による半導体装置の
製造方法では、ソース，ドレイン電極間の基板上に二層
のレジストを塗布し、上層のレジストにストライプ状の
開口を、下層のレジストに上記ストライプ状の開口の延
びる方向に所定の間隔をおいて断続的に配置された複数
の第２の開口を形成した後、全面にゲート電極用金属を
蒸着し、その不要部分をリフトオフにより除去するよう
にしたから、容易に、寄生容量の増加のない、高性能の
擬１次元電子ガスをチャネルとして利用できる半導体装
置を作製することができ、また、平坦な基板上において
レジストのパターニングを行うので容易にゲートを細く
形成することができる。
製造方法では、ソース，ドレイン電極間の基板上に二層
のレジストを塗布し、上層のレジストにストライプ状の
開口を、下層のレジストに上記ストライプ状の開口の延
びる方向に所定の間隔をおいて断続的に配置された複数
の第２の開口を形成した後、全面にゲート電極用金属を
蒸着し、その不要部分をリフトオフにより除去するよう
にしたから、容易に、寄生容量の増加のない、高性能の
擬１次元電子ガスをチャネルとして利用できる半導体装
置を作製することができ、また、平坦な基板上において
レジストのパターニングを行うので容易にゲートを細く
形成することができる。
【００３２】なお、図３の製造方法の説明では、リセス
溝１９をｎ−ＧａＡｓ層６を貫通してｎ−Ａｌx Ｇａ
1-x Ａｓ層７に達する深さに形成するものを示したが、
エッチング時間を短くすることにより、図１，図２に示
すようにリセス溝の底がｎ−ＧａＡｓ層６の途中に存在
するようにできることは言うまでもない。
溝１９をｎ−ＧａＡｓ層６を貫通してｎ−Ａｌx Ｇａ
1-x Ａｓ層７に達する深さに形成するものを示したが、
エッチング時間を短くすることにより、図１，図２に示
すようにリセス溝の底がｎ−ＧａＡｓ層６の途中に存在
するようにできることは言うまでもない。
【００３３】また、上記実施例では、二層のレジストを
パターニングする際に、上層のレジストをステッパ露光
によりパターニングし、下層のレジストをＥＢ露光によ
りパターニングするようにしたが、二層ともＥＢ露光に
よりパターニングするようにしてもよい。また、上層レ
ジストを露光する際に下層レジストが感光しないよう
に、レジスト種類，露光強度等を適切に設定することは
言うまでもない。
パターニングする際に、上層のレジストをステッパ露光
によりパターニングし、下層のレジストをＥＢ露光によ
りパターニングするようにしたが、二層ともＥＢ露光に
よりパターニングするようにしてもよい。また、上層レ
ジストを露光する際に下層レジストが感光しないよう
に、レジスト種類，露光強度等を適切に設定することは
言うまでもない。
【００３４】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、ソース，ドレイン電極間の基板上に、該ソ
ース，ドレイン電極をむすぶ方向に対して垂直方向に、
所定間隔で配置され、かつその底面のみで上記基板と接
触する下層ゲート電極部及び、該下層ゲート電極部との
み接触し該下層ゲート電極を接続して連続に設けられた
上層ゲート電極部を有するゲート電極を備え、該ゲート
電極にバイアスを印加することにより２次元電子ガスを
下層ゲート電極部の不連続部分で下層ゲート電極の下方
及び側方に広がる空乏層によって擬１次元的に閉じ込め
る構成としたから、寄生容量の増加のない、高性能の擬
１次元電子ガスをチャネルとして利用できる半導体装置
を実現できる効果がある。
置によれば、ソース，ドレイン電極間の基板上に、該ソ
ース，ドレイン電極をむすぶ方向に対して垂直方向に、
所定間隔で配置され、かつその底面のみで上記基板と接
触する下層ゲート電極部及び、該下層ゲート電極部との
み接触し該下層ゲート電極を接続して連続に設けられた
上層ゲート電極部を有するゲート電極を備え、該ゲート
電極にバイアスを印加することにより２次元電子ガスを
下層ゲート電極部の不連続部分で下層ゲート電極の下方
及び側方に広がる空乏層によって擬１次元的に閉じ込め
る構成としたから、寄生容量の増加のない、高性能の擬
１次元電子ガスをチャネルとして利用できる半導体装置
を実現できる効果がある。
【００３５】また、この発明に係る半導体装置の製造方
法によれば、２次元電子ガスを形成する基板上に所定の
間隔をおいて相互に対向して形成したソース及びドレイ
ン電極間の平坦な上記基板上に二層のレジストを塗布
し、上層のレジストの上記ソース，ドレイン電極間上の
所定の位置に、上記ソース，ドレイン電極をむすぶ方向
に対し垂直方向に延びる、所定幅のストライプ状の第１
の開口を形成し、該第１の開口部に露出した下層のレジ
ストに上記第１の開口の幅より狭い幅を有する上記スト
ライプの延びる方向に所定の間隔をおいて断続的に配置
された複数の第２の開口を形成した後、ウエハ全面にゲ
ート電極用金属を蒸着し、該ゲート電極用金属の不要部
を上記二層のレジストとともにリフトオフにより除去し
て、ゲート電極を形成するようにしたから、容易に、寄
生容量の増加のない、高性能の擬１次元電子ガスをチャ
ネルとして利用できる半導体装置を作製することができ
る効果があり、また、平坦な基板上においてレジストの
パターニングを行うので容易にゲートを細く形成するこ
とができる効果がある。
法によれば、２次元電子ガスを形成する基板上に所定の
間隔をおいて相互に対向して形成したソース及びドレイ
ン電極間の平坦な上記基板上に二層のレジストを塗布
し、上層のレジストの上記ソース，ドレイン電極間上の
所定の位置に、上記ソース，ドレイン電極をむすぶ方向
に対し垂直方向に延びる、所定幅のストライプ状の第１
の開口を形成し、該第１の開口部に露出した下層のレジ
ストに上記第１の開口の幅より狭い幅を有する上記スト
ライプの延びる方向に所定の間隔をおいて断続的に配置
された複数の第２の開口を形成した後、ウエハ全面にゲ
ート電極用金属を蒸着し、該ゲート電極用金属の不要部
を上記二層のレジストとともにリフトオフにより除去し
て、ゲート電極を形成するようにしたから、容易に、寄
生容量の増加のない、高性能の擬１次元電子ガスをチャ
ネルとして利用できる半導体装置を作製することができ
る効果があり、また、平坦な基板上においてレジストの
パターニングを行うので容易にゲートを細く形成するこ
とができる効果がある。
【図１】この発明の一実施例による半導体装置を示す図
である。
である。
【図２】この発明の一実施例による半導体装置の動作を
説明するための図である。
説明するための図である。
【図３】この発明の一実施例による半導体装置の製造方
法を示す図である。
法を示す図である。
【図４】この発明の一実施例による半導体装置の製造方
法におけるレジストパターニング後の上面図である。
法におけるレジストパターニング後の上面図である。
【図５】従来の擬１次元電子ガスをチャネルとして利用
する半導体装置を示す図である。
する半導体装置を示す図である。
【図６】図５の半導体装置の動作を説明するための図で
ある。
ある。
１ 下層ゲート電極 ２ 上層ゲート電極 ３ ソース電極 ４ ドレイン電極 ５ 絶縁注入領域 ６ ｎ+ −ＧａＡｓ ７ ｎ−Ａｌx Ｇａ1-x Ａｓ ８ ２次元電子ガス ９ ｉ−Ｉｎy Ｇａ1-y Ａｓ １０ ｉ−ＧａＡｓ １１ 半絶縁性ＧａＡｓ基板 １２ 空乏層 １３ 擬１次元電子ガス １４ ＥＢ用レジスト １５ ステッパ用レジスト １６ 開口部 １７ 開口部 １８ ゲート金属 １９ リセス溝
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体装置を示
す図であり、図１(a) はその平面図、図１(b) は図１
(a)で示したＡ−Ａ’間の断面図である。これら図にお
いて、半絶縁性ＧａＡｓ基板１１上には、厚みが例えば
１μｍのｉ−ＧａＡｓ層１０が配置される。厚みが例え
ば２００オングストロームのｉ−ＩｎyＧａ1-y Ａｓ層
９はｉ−ＧａＡｓ層１０上に配置される。また、厚みが
例えば２００オングストローム，不純物濃度が例えば２
×１０18 cm -3のｎ+ −Ａｌx Ｇａ1-x Ａｓ層７はｉ−Ｉ
ｎy Ｇａ1-y Ａｓ層９上に配置され、厚みが例えば４０
０オングストローム，不純物濃度が例えば２×１０18 cm
-3のｎ+ −ＧａＡｓ層６はｎ+ −Ａｌx Ｇａ1-x Ａｓ層
７上に配置される。ここでＡｌx Ｇａ1-x ＡｓのＡｌモ
ル比ｘは例えば０．２５、Ｉｎy Ｇａ1-y ＡｓのＩｎモ
ル比ｙは０．１５である。ソース電極３及びドレイン電
極４は例えばＡｕＧｅ系合金からなり、ｎ+ −ＧａＡｓ
層６上に所定間隔をおいて相互に対向して配置される。
ソース電極３，ドレイン電極４間のｎ+ −ＧａＡｓ層６
には、ソース，ドレイン電極をむすぶ方向に対して垂直
方向に所定の間隔をおいて断続的にリセス溝１９が設け
られている。下層ゲート電極１は例えばＡｕ系，又はＡ
ｌ系金属からなり、各リセス溝１９底上に配置される。
上層ゲート電極２は下層ゲート電極１と同じ金属からな
り、複数の下層ゲート電極１を電気的に接続するように
下層ゲート電極１上に配置される。ここで、本装置のゲ
ート長となる下層ゲート電極１の幅は０．２μｍ以下で
あり、下層ゲート電極１間の間隔は０．５μm 以下であ
る。また上層ゲート電極の幅は１μｍである。
する。図１はこの発明の一実施例による半導体装置を示
す図であり、図１(a) はその平面図、図１(b) は図１
(a)で示したＡ−Ａ’間の断面図である。これら図にお
いて、半絶縁性ＧａＡｓ基板１１上には、厚みが例えば
１μｍのｉ−ＧａＡｓ層１０が配置される。厚みが例え
ば２００オングストロームのｉ−ＩｎyＧａ1-y Ａｓ層
９はｉ−ＧａＡｓ層１０上に配置される。また、厚みが
例えば２００オングストローム，不純物濃度が例えば２
×１０18 cm -3のｎ+ −Ａｌx Ｇａ1-x Ａｓ層７はｉ−Ｉ
ｎy Ｇａ1-y Ａｓ層９上に配置され、厚みが例えば４０
０オングストローム，不純物濃度が例えば２×１０18 cm
-3のｎ+ −ＧａＡｓ層６はｎ+ −Ａｌx Ｇａ1-x Ａｓ層
７上に配置される。ここでＡｌx Ｇａ1-x ＡｓのＡｌモ
ル比ｘは例えば０．２５、Ｉｎy Ｇａ1-y ＡｓのＩｎモ
ル比ｙは０．１５である。ソース電極３及びドレイン電
極４は例えばＡｕＧｅ系合金からなり、ｎ+ −ＧａＡｓ
層６上に所定間隔をおいて相互に対向して配置される。
ソース電極３，ドレイン電極４間のｎ+ −ＧａＡｓ層６
には、ソース，ドレイン電極をむすぶ方向に対して垂直
方向に所定の間隔をおいて断続的にリセス溝１９が設け
られている。下層ゲート電極１は例えばＡｕ系，又はＡ
ｌ系金属からなり、各リセス溝１９底上に配置される。
上層ゲート電極２は下層ゲート電極１と同じ金属からな
り、複数の下層ゲート電極１を電気的に接続するように
下層ゲート電極１上に配置される。ここで、本装置のゲ
ート長となる下層ゲート電極１の幅は０．２μｍ以下で
あり、下層ゲート電極１間の間隔は０．５μm 以下であ
る。また上層ゲート電極の幅は１μｍである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】次に動作について説明する。本実施例は、
リセス溝１９の深さが例えば３００オングストロームと
比較的浅く形成されており、ゲート電極にバイアスを加
えていない状態での空乏層の拡がりは比較的浅い。
リセス溝１９の深さが例えば３００オングストロームと
比較的浅く形成されており、ゲート電極にバイアスを加
えていない状態での空乏層の拡がりは比較的浅い。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】なお、上記実施例では、ゲート電極にバイ
アスを加えない状態での空乏層１２の達する深さが、２
次元電子ガスが形成される深さよりも浅いものについて
示したが、空乏層１２の達する深さは、ｎ + −ＧａＡｓ
層６の厚さが薄いほど、またリセス溝１９の深さが深い
ほど深くなる。従って、ｎ + −ＧａＡｓ層６の厚さ及び
リセス溝１９の深さを適当に設定することにより、装置
の特性を様々に変化させることができる。
アスを加えない状態での空乏層１２の達する深さが、２
次元電子ガスが形成される深さよりも浅いものについて
示したが、空乏層１２の達する深さは、ｎ + −ＧａＡｓ
層６の厚さが薄いほど、またリセス溝１９の深さが深い
ほど深くなる。従って、ｎ + −ＧａＡｓ層６の厚さ及び
リセス溝１９の深さを適当に設定することにより、装置
の特性を様々に変化させることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】下層ゲート電極１下部のリセス溝１９を深
くするか、またはｎ + −ＧａＡｓ層６を薄くして、空乏
層１２の達する深さを深くして、ゲートにバイアスを加
えていない状態で、図２(b) に示すように、２次元電子
ガス８の存在場所が限定されるように設定し、擬１次元
電子ガス１３だけをキャリアとして使用するようにして
もよい。図１の実施例において、ｎ+ −ＧａＡｓ層６の
厚みは１０００オングストロームのままで、リセス溝１
９の深さを例えば１０００オングストローム程度とした
ときは、上述のように擬１次元電子ガス１３だけをキャ
リアとして使用する、高い相互コンダクタンス（ｇｍ）
が可能で、高速かつ低雑音の半導体装置を構成すること
ができる。なお、これと同一の構成で、ゲート電極に正
のバイアスを与えることにより空乏層を縮めて、２次元
電子ガスもキャリアとして使用するようにすることもで
きる。
くするか、またはｎ + −ＧａＡｓ層６を薄くして、空乏
層１２の達する深さを深くして、ゲートにバイアスを加
えていない状態で、図２(b) に示すように、２次元電子
ガス８の存在場所が限定されるように設定し、擬１次元
電子ガス１３だけをキャリアとして使用するようにして
もよい。図１の実施例において、ｎ+ −ＧａＡｓ層６の
厚みは１０００オングストロームのままで、リセス溝１
９の深さを例えば１０００オングストローム程度とした
ときは、上述のように擬１次元電子ガス１３だけをキャ
リアとして使用する、高い相互コンダクタンス（ｇｍ）
が可能で、高速かつ低雑音の半導体装置を構成すること
ができる。なお、これと同一の構成で、ゲート電極に正
のバイアスを与えることにより空乏層を縮めて、２次元
電子ガスもキャリアとして使用するようにすることもで
きる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】また、図１の実施例において、ｎ+ −Ｇａ
Ａｓ層６の厚みは４００オングストロームのままで、リ
セス溝１９の深さをさらに深く、例えば５００オングス
トローム程度としたときは、空乏層がさらに深くまで拡
がり、ゲートにバイアスを加えていない状態で、図２
(c) に示すように、２次元電子ガスも１次元電子ガスを
存在しないものが得られる。このように設定した装置
は、正のバイアス印加により空乏層を縮めて、１次元電
子ガス，及び２次元電子ガスの濃度をコントロールする
ものとして使用が可能である。
Ａｓ層６の厚みは４００オングストロームのままで、リ
セス溝１９の深さをさらに深く、例えば５００オングス
トローム程度としたときは、空乏層がさらに深くまで拡
がり、ゲートにバイアスを加えていない状態で、図２
(c) に示すように、２次元電子ガスも１次元電子ガスを
存在しないものが得られる。このように設定した装置
は、正のバイアス印加により空乏層を縮めて、１次元電
子ガス，及び２次元電子ガスの濃度をコントロールする
ものとして使用が可能である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】図３(a) に示すように、半絶縁性ＧａＡｓ
基板１１上に、ｉ−ＧａＡｓ層１０，ｉ−Ｉｎy Ｇａ
1-y Ａｓ層９，ｎ + −Ａｌx Ｇａ1-x Ａｓ層７，及びｎ
+ −ＧａＡｓ層６を分子線エピタキシ（ＭＢＥ）法また
は有機金属気相成長（ＭＯＣＶＤ）法により順次エピタ
キシャル成長し、Ｈ+ のイオン注入によって、絶縁注入
領域５を形成する。絶縁注入領域は、Ｈ+ のイオン注入
のかわりにＢ+ 或いはＯ+ のイオン注入によっても形成
することができる。
基板１１上に、ｉ−ＧａＡｓ層１０，ｉ−Ｉｎy Ｇａ
1-y Ａｓ層９，ｎ + −Ａｌx Ｇａ1-x Ａｓ層７，及びｎ
+ −ＧａＡｓ層６を分子線エピタキシ（ＭＢＥ）法また
は有機金属気相成長（ＭＯＣＶＤ）法により順次エピタ
キシャル成長し、Ｈ+ のイオン注入によって、絶縁注入
領域５を形成する。絶縁注入領域は、Ｈ+ のイオン注入
のかわりにＢ+ 或いはＯ+ のイオン注入によっても形成
することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】次に、蒸着リフトオフ法を用いて、図３
(b) に示すように、ＡｕＧｅ系合金等からなるソース電
極３及びドレイン電極４を形成する。次に、電子線（El
ectron Beam:ＥＢ）用レジスト１４とステッパ用レジス
ト１５を順次塗布し、まずステッパ（縮小投影露光装
置）を用いて、図３(c) に示すように、ステッパ用レジ
スト１５に開口部１７を設ける。この後、ＥＢ露光装置
を用いて、描画露光により、図３(d) に示すように、Ｅ
Ｂ用レジスト１４に実際のゲート長を決める開口部１６
を形成する。図４は開口部１６の形成工程を終えた状態
のＥＢ用レジスト１４とステッパ用レジスト１５の様子
を示す上面図である。ここでステッパにより露光して形
成された開口部１７の幅ｗ1 は１μｍ、ＥＢ露光装置に
より露光して形成された開口部１６の幅ｗ2 は０．２μ
ｍ以下である。ＥＢ露光装置の露光ビームは０．０６μ
ｍ程度に絞ることが可能なので、幅ｗ2 を０．２μｍ以
下とすることは容易である。また、開口部１６の形成間
隔ｄは０．５μm 以下である。なお、図１中のゲート電
極の端部のパッド部分の大きさは３μｍ×３μｍ程度に
パターニングする。
(b) に示すように、ＡｕＧｅ系合金等からなるソース電
極３及びドレイン電極４を形成する。次に、電子線（El
ectron Beam:ＥＢ）用レジスト１４とステッパ用レジス
ト１５を順次塗布し、まずステッパ（縮小投影露光装
置）を用いて、図３(c) に示すように、ステッパ用レジ
スト１５に開口部１７を設ける。この後、ＥＢ露光装置
を用いて、描画露光により、図３(d) に示すように、Ｅ
Ｂ用レジスト１４に実際のゲート長を決める開口部１６
を形成する。図４は開口部１６の形成工程を終えた状態
のＥＢ用レジスト１４とステッパ用レジスト１５の様子
を示す上面図である。ここでステッパにより露光して形
成された開口部１７の幅ｗ1 は１μｍ、ＥＢ露光装置に
より露光して形成された開口部１６の幅ｗ2 は０．２μ
ｍ以下である。ＥＢ露光装置の露光ビームは０．０６μ
ｍ程度に絞ることが可能なので、幅ｗ2 を０．２μｍ以
下とすることは容易である。また、開口部１６の形成間
隔ｄは０．５μm 以下である。なお、図１中のゲート電
極の端部のパッド部分の大きさは３μｍ×３μｍ程度に
パターニングする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】なお、図３の製造方法の説明では、リセス
溝１９をｎ + −ＧａＡｓ層６を貫通してｎ + −Ａｌx Ｇ
ａ1-x Ａｓ層７に達する深さに形成するものを示した
が、エッチング時間を短くすることにより、図１，図２
に示すようにリセス溝の底がｎ + −ＧａＡｓ層６の途中
に存在するようにできることは言うまでもない。
溝１９をｎ + −ＧａＡｓ層６を貫通してｎ + −Ａｌx Ｇ
ａ1-x Ａｓ層７に達する深さに形成するものを示した
が、エッチング時間を短くすることにより、図１，図２
に示すようにリセス溝の底がｎ + −ＧａＡｓ層６の途中
に存在するようにできることは言うまでもない。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ 下層ゲート電極 ２ 上層ゲート電極 ３ ソース電極 ４ ドレイン電極 ５ 絶縁注入領域 ６ ｎ+ −ＧａＡｓ ７ ｎ + −Ａｌx Ｇａ1-x Ａｓ ８ ２次元電子ガス ９ ｉ−Ｉｎy Ｇａ1-y Ａｓ １０ ｉ−ＧａＡｓ １１ 半絶縁性ＧａＡｓ基板 １２ 空乏層 １３ 擬１次元電子ガス １４ ＥＢ用レジスト １５ ステッパ用レジスト １６ 開口部 １７ 開口部 １８ ゲート金属 １９ リセス溝
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812
Claims (2)
- 【請求項１】 ２次元電子ガスが形成される基板と、 該基板上に相互に対向して設けられたソース及びドレイ
ン電極と、 該ソース，ドレイン電極間の上記基板上に、該ソース，
ドレイン電極をむすぶ方向に対して垂直方向に、所定間
隔で配置され、かつその底面のみで上記基板と接触する
下層ゲート電極部及び、該下層ゲート電極部とのみ接触
し該下層ゲート電極を接続して連続に設けられた上層ゲ
ート電極部を有するゲート電極とを備えたことを特徴と
する半導体装置。 - 【請求項２】 ２次元電子ガスを形成する基板上に所定
の間隔をおいて相互に対向するソース及びドレイン電極
を形成する工程と、 ウエハ全面に第１のレジストを塗布し、さらに該第１の
レジスト上に第２のレジストを塗布する工程と、 上記第２のレジストの上記ソース，ドレイン電極間上の
所定の位置に、上記ソース，ドレイン電極をむすぶ方向
に対し垂直方向に延びる、所定幅のストライプ状の第１
の開口を形成する工程と、 上記第１の開口部に露出した上記第１のレジストに、上
記第１の開口の幅より狭い幅を有する、上記ストライプ
の延びる方向に所定の間隔をおいて断続的に配置された
複数の第２の開口を形成する工程と、 ウエハ全面にゲート電極用金属を蒸着した後、該ゲート
電極用金属の不要部を上記第１，第２のレジストととも
にリフトオフにより除去して、ゲート電極を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3263275A JPH0575139A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置及びその製造方法 |
| GB9216062A GB2259806B (en) | 1991-09-12 | 1992-07-28 | Semiconductor device and method for producing the semiconductor device |
| US07/921,572 US5270556A (en) | 1991-09-12 | 1992-07-30 | Semiconductor device with upper and lower gate electrode structure |
| FR9210806A FR2681475B1 (fr) | 1991-09-12 | 1992-09-10 | Dispositif a semiconducteurs comportant plusieurs electrodes de grille et procede de fabrication. |
| US08/093,862 US5369044A (en) | 1991-09-12 | 1993-07-20 | Method for producing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3263275A JPH0575139A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575139A true JPH0575139A (ja) | 1993-03-26 |
Family
ID=17387202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3263275A Pending JPH0575139A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5270556A (ja) |
| JP (1) | JPH0575139A (ja) |
| FR (1) | FR2681475B1 (ja) |
| GB (1) | GB2259806B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244216A (ja) * | 1992-12-21 | 1994-09-02 | Mitsubishi Electric Corp | Ｉｐｇトランジスタ及びその製造方法，並びに半導体集積回路装置及びその製造方法 |
| JP3500541B2 (ja) * | 1994-02-15 | 2004-02-23 | 富士通株式会社 | 単電子トンネル接合装置の製造方法 |
| KR0135024B1 (en) * | 1994-11-15 | 1998-04-20 | Korea Electronics Telecomm | Fabrication method of self-aligned t-gare gaas metal semiconductor field effect transistor |
| JP3682920B2 (ja) * | 2001-10-30 | 2005-08-17 | 富士通株式会社 | 半導体装置の製造方法 |
| US7045404B2 (en) * | 2004-01-16 | 2006-05-16 | Cree, Inc. | Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof |
| KR101706732B1 (ko) * | 2015-12-30 | 2017-02-27 | 주식회사 엔디디 | 바이오 감지 장치 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1603260A (en) * | 1978-05-31 | 1981-11-25 | Secr Defence | Devices and their fabrication |
| US4463366A (en) * | 1980-06-20 | 1984-07-31 | Nippon Telegraph & Telephone Public Corp. | Field effect transistor with combination Schottky-junction gate |
| FR2501913A1 (fr) * | 1981-03-10 | 1982-09-17 | Thomson Csf | Transistor a effet de champ de type planar comportant des electrodes a puits metallises et procede de fabrication de ce transistor |
| US4583107A (en) * | 1983-08-15 | 1986-04-15 | Westinghouse Electric Corp. | Castellated gate field effect transistor |
| EP0225566A3 (en) * | 1985-12-03 | 1989-07-26 | Itt Industries, Inc. | Permeable gate transistor |
| JP2609587B2 (ja) * | 1986-04-21 | 1997-05-14 | 株式会社日立製作所 | 半導体装置 |
| JPS63232374A (ja) * | 1987-03-20 | 1988-09-28 | Fujitsu Ltd | 半導体装置 |
| JPH0225041A (ja) * | 1988-07-13 | 1990-01-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0239440A (ja) * | 1988-07-28 | 1990-02-08 | Fujitsu Ltd | 高速度トランジスタ |
| US5023671A (en) * | 1989-03-27 | 1991-06-11 | International Business Machines Corporation | Microstructures which provide superlattice effects and one-dimensional carrier gas channels |
| JPH02296372A (ja) * | 1989-05-10 | 1990-12-06 | Mitsubishi Electric Corp | 透過ベーストランジスタ |
| JPH0355852A (ja) * | 1989-07-25 | 1991-03-11 | Sony Corp | 半導体装置の製造方法 |
| US5019877A (en) * | 1989-08-31 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| US5053348A (en) * | 1989-12-01 | 1991-10-01 | Hughes Aircraft Company | Fabrication of self-aligned, t-gate hemt |
| JPH04307755A (ja) * | 1991-04-04 | 1992-10-29 | Oki Electric Ind Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JPH0536725A (ja) * | 1991-07-31 | 1993-02-12 | Sony Corp | 電界効果トランジスタの製造方法 |
-
1991
- 1991-09-12 JP JP3263275A patent/JPH0575139A/ja active Pending
-
1992
- 1992-07-28 GB GB9216062A patent/GB2259806B/en not_active Expired - Fee Related
- 1992-07-30 US US07/921,572 patent/US5270556A/en not_active Expired - Fee Related
- 1992-09-10 FR FR9210806A patent/FR2681475B1/fr not_active Expired - Fee Related
-
1993
- 1993-07-20 US US08/093,862 patent/US5369044A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5270556A (en) | 1993-12-14 |
| GB2259806A (en) | 1993-03-24 |
| GB9216062D0 (en) | 1992-09-09 |
| FR2681475B1 (fr) | 1993-12-24 |
| GB2259806B (en) | 1995-05-31 |
| US5369044A (en) | 1994-11-29 |
| FR2681475A1 (fr) | 1993-03-19 |
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