JPH05102198A - 擬１次元電界効果トランジスタとその製造方法 - Google Patents
擬１次元電界効果トランジスタとその製造方法Info
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- JPH05102198A JPH05102198A JP25794891A JP25794891A JPH05102198A JP H05102198 A JPH05102198 A JP H05102198A JP 25794891 A JP25794891 A JP 25794891A JP 25794891 A JP25794891 A JP 25794891A JP H05102198 A JPH05102198 A JP H05102198A
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Abstract
(57)【要約】
【目的】 素子表面積当りの電流量が大きく、高電界動
作下においても１次元的な電子伝導が期待できる擬１次
元電界効果トランジスタを提供する。 【構成】 半絶縁性ＧａＡｓ基板８上にストライプ状に
複数個に分割して形成された積層半導体層１１と、前記
ストライプ状の積層半導体層１１が存在せずに露出した
前記半絶縁性ＧａＡｓ基板８の上面、および前記積層半
導体層１１の側面および上面の各面に接して形成された
ゲート電極３と、このゲート電極３を挟んで互いに離間
して形成されたソース電極１およびドレイン電極２とを
有している。
作下においても１次元的な電子伝導が期待できる擬１次
元電界効果トランジスタを提供する。 【構成】 半絶縁性ＧａＡｓ基板８上にストライプ状に
複数個に分割して形成された積層半導体層１１と、前記
ストライプ状の積層半導体層１１が存在せずに露出した
前記半絶縁性ＧａＡｓ基板８の上面、および前記積層半
導体層１１の側面および上面の各面に接して形成された
ゲート電極３と、このゲート電極３を挟んで互いに離間
して形成されたソース電極１およびドレイン電極２とを
有している。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ、
詳しくは擬１次元電界効果トランジスタの構造およびそ
の製造方法に関する。
詳しくは擬１次元電界効果トランジスタの構造およびそ
の製造方法に関する。
【０００２】
【従来の技術】選択ドープヘテロ接合界面に生じる２次
元電子ガスの優れた輸送特性を利用した２次元電子ガス
電界効果トランジスタ（以下、２ＤＥＧＦＥＴと記す）
が、超高周波帯における低雑音素子や高電力素子および
超高速ディジタル集積回路の基本素子として期待されて
いる。また、近年では、前記の２ＤＥＧＦＥＴにおける
２次元電子ガスの運動方向をソースからドレイン方向へ
の一方向のみに制限して一層の高性能化を図った擬１次
元電子ガスＦＥＴの試作が、岡田らによって１９８８年
の第２０回固体素子材料国際会議の論文誌（Ｅｘｔｅｎ
ｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２０ｔｈ
ＩｎｔｅｒｎａｔｉｏｎｌＣｏｎｆｅｒｅｎｃｅ ｏ
ｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ
Ｍａｔｅｒｉａｌｓ）の５０３頁に報告された。
元電子ガスの優れた輸送特性を利用した２次元電子ガス
電界効果トランジスタ（以下、２ＤＥＧＦＥＴと記す）
が、超高周波帯における低雑音素子や高電力素子および
超高速ディジタル集積回路の基本素子として期待されて
いる。また、近年では、前記の２ＤＥＧＦＥＴにおける
２次元電子ガスの運動方向をソースからドレイン方向へ
の一方向のみに制限して一層の高性能化を図った擬１次
元電子ガスＦＥＴの試作が、岡田らによって１９８８年
の第２０回固体素子材料国際会議の論文誌（Ｅｘｔｅｎ
ｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２０ｔｈ
ＩｎｔｅｒｎａｔｉｏｎｌＣｏｎｆｅｒｅｎｃｅ ｏ
ｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ
Ｍａｔｅｒｉａｌｓ）の５０３頁に報告された。
【０００３】このＦＥＴの平面および断面構造の模式図
をそれぞれ図５（ａ）および（ｂ）に示す。図５（ｂ）
の断面図は、図５（ａ）のＣ−Ｃ線での断面を示してい
る。
をそれぞれ図５（ａ）および（ｂ）に示す。図５（ｂ）
の断面図は、図５（ａ）のＣ−Ｃ線での断面を示してい
る。
【０００４】このＦＥＴは、半絶縁性ＧａＡｓ基板８上
に形成された不純物添加ＧａＡｓ層６から成るチャネル
層と、このチャネル層上に形成されたｎ型ＡｌＧａＡｓ
層５から成る電子供給層と、この電子供給層上にストラ
イプ状に複数個に分割して形成された高濃度ｎ型ＧａＡ
ｓストライプ層４と、ソース電極１、ドレイン電極２、
ゲート電極３とから構成されている。
に形成された不純物添加ＧａＡｓ層６から成るチャネル
層と、このチャネル層上に形成されたｎ型ＡｌＧａＡｓ
層５から成る電子供給層と、この電子供給層上にストラ
イプ状に複数個に分割して形成された高濃度ｎ型ＧａＡ
ｓストライプ層４と、ソース電極１、ドレイン電極２、
ゲート電極３とから構成されている。
【０００５】このＦＥＴは、半絶縁性ＧａＡｓ基板８上
に不純物無添加ＧａＡｓ層６とｎ型ＡｌＧａＡｓ層５と
高濃度ｎ型ＧａＡｓ層とを順次エピタキシャル成長し、
選択ドライエッチングを用いて複数個の高濃度ｎ型Ｇａ
Ａｓストライプ層４を形成した後、ソース電極１、ドレ
イン電極２、ゲート電極３を形成して所要のＦＥＴ構造
を得ている。
に不純物無添加ＧａＡｓ層６とｎ型ＡｌＧａＡｓ層５と
高濃度ｎ型ＧａＡｓ層とを順次エピタキシャル成長し、
選択ドライエッチングを用いて複数個の高濃度ｎ型Ｇａ
Ａｓストライプ層４を形成した後、ソース電極１、ドレ
イン電極２、ゲート電極３を形成して所要のＦＥＴ構造
を得ている。
【０００６】この従来の擬１次元電子ガスＦＥＴは、ゲ
ート電極３に負の電圧が印加されると、高濃度ｎ型Ｇａ
Ａｓストライプ層４が存在しない領域では２次元電子ガ
スが空乏化するため、高濃度ｎ型ＧａＡｓストライプ層
４が存在する領域の下に擬１次元電子ガス７が形成され
る。
ート電極３に負の電圧が印加されると、高濃度ｎ型Ｇａ
Ａｓストライプ層４が存在しない領域では２次元電子ガ
スが空乏化するため、高濃度ｎ型ＧａＡｓストライプ層
４が存在する領域の下に擬１次元電子ガス７が形成され
る。
【０００７】
【発明が解決しようとする課題】上述の如く高濃度ｎ型
ＧａＡｓストライプ層を用いる従来の擬１次元電子ガス
ＦＥＴにおいては、ゲート長が比較的長くしたがってチ
ャネル領域にかかる電界強度が十分に小さな動作範囲に
おいては、文字通り擬１次元電子ガスの輸送特性を反映
したＦＥＴ動作が期待できる。しかしながら、このＦＥ
Ｔにおいて、ゲート長を短縮することにより高周波領域
においても優れた特性を実現しようとすると、チャネル
領域を走行する電子は高電界で加速されて電子のエネル
ギーが増大する結果、電子の運動方向は１次元的から２
次元的さらには３次元的に広がり、伝導電子の移動度が
低下してしまう。
ＧａＡｓストライプ層を用いる従来の擬１次元電子ガス
ＦＥＴにおいては、ゲート長が比較的長くしたがってチ
ャネル領域にかかる電界強度が十分に小さな動作範囲に
おいては、文字通り擬１次元電子ガスの輸送特性を反映
したＦＥＴ動作が期待できる。しかしながら、このＦＥ
Ｔにおいて、ゲート長を短縮することにより高周波領域
においても優れた特性を実現しようとすると、チャネル
領域を走行する電子は高電界で加速されて電子のエネル
ギーが増大する結果、電子の運動方向は１次元的から２
次元的さらには３次元的に広がり、伝導電子の移動度が
低下してしまう。
【０００８】したがって、上述の擬１次元電子ガスＦＥ
Ｔ構造においては、高電界領域において優れた高周波動
作を期待することができない。これは、従来の擬１次元
電子ガスＦＥＴにおいては、高濃度ｎ型ＧａＡｓストラ
イプ層の下に誘起された擬１次元電子ガスが、成長層に
平行な方向および基板方向のいずれの方向に対しても急
峻なポテンシャル障壁をもたないため、高電界動作下で
は容易に２次元的さらには３次元的に広がってしまうた
めである。
Ｔ構造においては、高電界領域において優れた高周波動
作を期待することができない。これは、従来の擬１次元
電子ガスＦＥＴにおいては、高濃度ｎ型ＧａＡｓストラ
イプ層の下に誘起された擬１次元電子ガスが、成長層に
平行な方向および基板方向のいずれの方向に対しても急
峻なポテンシャル障壁をもたないため、高電界動作下で
は容易に２次元的さらには３次元的に広がってしまうた
めである。
【０００９】また、従来の擬１次元電子ガスＦＥＴにお
いては、擬１次元電子ガスが蓄積されるチャネル部分の
実効表面積が素子の全面積に比べて著しく小さいため、
従来の２次元電子ガスＦＥＴと同程度の電流値を得よう
とすると素子面積を数倍から数十倍に大きくしなければ
ならない欠点があった。
いては、擬１次元電子ガスが蓄積されるチャネル部分の
実効表面積が素子の全面積に比べて著しく小さいため、
従来の２次元電子ガスＦＥＴと同程度の電流値を得よう
とすると素子面積を数倍から数十倍に大きくしなければ
ならない欠点があった。
【００１０】本発明の目的は、上記の課題を解決し、素
子表面積当りの電流量が大きく、しかも高電界領域下に
おいても１次元的な電子伝導が期待できる電界効果トラ
ンジスタを提供することにある。
子表面積当りの電流量が大きく、しかも高電界領域下に
おいても１次元的な電子伝導が期待できる電界効果トラ
ンジスタを提供することにある。
【００１１】
【課題を解決するための手段】本願発明の擬１次元電界
効果トランジスタは、半絶縁性基板上にストライプ状に
複数個に分割して形成された積層半導体層と、前記スト
ライプ状の積層半導体層が存在せずに露出した前記半絶
縁性基板の上面、および前記積層半導体層の側面および
上面の各面に接して形成されたゲート電極とから構成さ
れることを特徴とする。
効果トランジスタは、半絶縁性基板上にストライプ状に
複数個に分割して形成された積層半導体層と、前記スト
ライプ状の積層半導体層が存在せずに露出した前記半絶
縁性基板の上面、および前記積層半導体層の側面および
上面の各面に接して形成されたゲート電極とから構成さ
れることを特徴とする。
【００１２】前記積層半導体層は、ｎ型の第１の半導体
から成る第１の電子供給層と、この第１の電子供給層上
に形成された第１の半導体よりも狭い禁制帯幅をもった
不純物無添加の第２の半導体から成るチャネル層と、こ
のチャネル層上に形成されたｎ型の第１の半導体から成
る第２の電子供給層とから構成される三層構造を一周期
として複数周期に亘って連続的に堆積した半導体層で構
成されることを特徴とする。
から成る第１の電子供給層と、この第１の電子供給層上
に形成された第１の半導体よりも狭い禁制帯幅をもった
不純物無添加の第２の半導体から成るチャネル層と、こ
のチャネル層上に形成されたｎ型の第１の半導体から成
る第２の電子供給層とから構成される三層構造を一周期
として複数周期に亘って連続的に堆積した半導体層で構
成されることを特徴とする。
【００１３】あるいは、前記積層半導体層を、高抵抗あ
るいはｐ型の第１の半導体から成るバッファ層と、この
バッファ層上に形成された第１の半導体層よりも狭い禁
制帯幅をもった不純物無添加の第２の半導体から成るチ
ャネル層と、このチャネル層上に形成されたｎ型の第１
の半導体から成る電子供給層とから構成される三層構造
を一周期として複数周期に亘って連続的に堆積した半導
体層で構成することを特徴とする。
るいはｐ型の第１の半導体から成るバッファ層と、この
バッファ層上に形成された第１の半導体層よりも狭い禁
制帯幅をもった不純物無添加の第２の半導体から成るチ
ャネル層と、このチャネル層上に形成されたｎ型の第１
の半導体から成る電子供給層とから構成される三層構造
を一周期として複数周期に亘って連続的に堆積した半導
体層で構成することを特徴とする。
【００１４】本願発明の擬１次元電界効果トランジスタ
の製造方法は、半絶縁性基板上に少なくともチャネル層
と電子供給層とを含む積層半導体層を形成する工程と、
前記積層半導体層を複数個のストライプ構造に選択エッ
チングする工程と、選択エッチングによって露出した前
記半絶縁性基板の表面および前記ストライプ構造の上面
および側面に接してゲート電極を形成する工程とを有す
ることを特徴とする。
の製造方法は、半絶縁性基板上に少なくともチャネル層
と電子供給層とを含む積層半導体層を形成する工程と、
前記積層半導体層を複数個のストライプ構造に選択エッ
チングする工程と、選択エッチングによって露出した前
記半絶縁性基板の表面および前記ストライプ構造の上面
および側面に接してゲート電極を形成する工程とを有す
ることを特徴とする。
【００１５】
【作用】本発明によれば、ストライプ状の選択ドープヘ
テロ接合界面に生じた擬１次元電子ガスを、両側面に設
けられたゲート電極によって有効に制御できる擬１次元
電子ガスＦＥＴが得られる。したがって、ストライプ方
向の加速電界が高くなった場合においても、これらの擬
１次元電子ガスは横方向に広がることがない。また基板
面に垂直な方向についても、チャネル層の上下面ともチ
ャネル層に比べて禁制帯幅の大きなポテンシャル障壁層
がチャネル層に接して設けられているため、擬１次元電
子ガスの基板面に垂直な方向への広がりも最小限に抑え
ることが可能となる。したがって、高電界下で電子のエ
ネルギが増加した場合においても１次元的な電子伝導を
維持することができる。
テロ接合界面に生じた擬１次元電子ガスを、両側面に設
けられたゲート電極によって有効に制御できる擬１次元
電子ガスＦＥＴが得られる。したがって、ストライプ方
向の加速電界が高くなった場合においても、これらの擬
１次元電子ガスは横方向に広がることがない。また基板
面に垂直な方向についても、チャネル層の上下面ともチ
ャネル層に比べて禁制帯幅の大きなポテンシャル障壁層
がチャネル層に接して設けられているため、擬１次元電
子ガスの基板面に垂直な方向への広がりも最小限に抑え
ることが可能となる。したがって、高電界下で電子のエ
ネルギが増加した場合においても１次元的な電子伝導を
維持することができる。
【００１６】また、本発明の擬１次元電子ガスＦＥＴで
は、一本のストライプが複数の擬１次元チャネルをもつ
ため、ストライプ当りの電子濃度を容易に大きくするこ
とができ、したがって大電流動作が可能である。
は、一本のストライプが複数の擬１次元チャネルをもつ
ため、ストライプ当りの電子濃度を容易に大きくするこ
とができ、したがって大電流動作が可能である。
【００１７】さらに、ゲート電圧印加による空乏層の広
がりに関しては、上面から基板方向に広がる成分に比較
して、ストライプ構造の両側面から横方向に挟み込むよ
うに広がる成分の方が支配的となるようにデバイス構造
を設計することができるため、全ゲート電圧領域におい
て擬１次元的な電子伝導が保証される。
がりに関しては、上面から基板方向に広がる成分に比較
して、ストライプ構造の両側面から横方向に挟み込むよ
うに広がる成分の方が支配的となるようにデバイス構造
を設計することができるため、全ゲート電圧領域におい
て擬１次元的な電子伝導が保証される。
【００１８】この際、複数個のストライプ状選択ドープ
構造の形成には選択エッチング技術を用いることが可能
であり、ストライプ構造の形成後、ゲート電極金属を蒸
着することにより擬１次元電子ガスＦＥＴを製造するこ
とができる。
構造の形成には選択エッチング技術を用いることが可能
であり、ストライプ構造の形成後、ゲート電極金属を蒸
着することにより擬１次元電子ガスＦＥＴを製造するこ
とができる。
【００１９】
【実施例】以下、図面を参照しつつ本発明の実施例を詳
細に説明する。
細に説明する。
【００２０】図１（ａ）、（ｂ）および（ｃ）は、本発
明の電界効果トランジスタの第１の実施例の構造を示す
図であり、図１（ａ）は平面構造模式図、図１（ｂ）は
チャネル領域に沿ったＡ−Ａ線断面構造模式図、図１
（ｃ）はＢ−Ｂ線断面構造模式図である。
明の電界効果トランジスタの第１の実施例の構造を示す
図であり、図１（ａ）は平面構造模式図、図１（ｂ）は
チャネル領域に沿ったＡ−Ａ線断面構造模式図、図１
（ｃ）はＢ−Ｂ線断面構造模式図である。
【００２１】本実施例は、ＧａＡｓおよびＡｌＧａＡｓ
のヘテロ接合を用いた電界効果トランジスタであり、半
絶縁性ＧａＡｓ基板８と、この半絶縁性ＧａＡｓ基板８
の上にストライプ状に複数個に分割して形成されたｎ型
ＡｌＧａＡｓ層（下層）９と、このｎ型ＡｌＧａＡｓ層
（下層）９の上に形成された不純物無添加ＧａＡｓ層６
と、この不純物無添加ＧａＡｓ層６の上に形成されたｎ
型ＡｌＧａＡｓ層（上層）１０とから成る三層構造を一
周期としてこれを複数周期に亘って連続的に堆積した積
層半導体層１１と、この積層半導体層１１の上面とその
側面および半絶縁性ＧａＡｓ基板８の上面の各面に接し
て形成されたゲート電極３と、このゲート電極３を挟ん
で互いに離間して形成されたソース電極１およびドレイ
ン電極２を有している。
のヘテロ接合を用いた電界効果トランジスタであり、半
絶縁性ＧａＡｓ基板８と、この半絶縁性ＧａＡｓ基板８
の上にストライプ状に複数個に分割して形成されたｎ型
ＡｌＧａＡｓ層（下層）９と、このｎ型ＡｌＧａＡｓ層
（下層）９の上に形成された不純物無添加ＧａＡｓ層６
と、この不純物無添加ＧａＡｓ層６の上に形成されたｎ
型ＡｌＧａＡｓ層（上層）１０とから成る三層構造を一
周期としてこれを複数周期に亘って連続的に堆積した積
層半導体層１１と、この積層半導体層１１の上面とその
側面および半絶縁性ＧａＡｓ基板８の上面の各面に接し
て形成されたゲート電極３と、このゲート電極３を挟ん
で互いに離間して形成されたソース電極１およびドレイ
ン電極２を有している。
【００２２】すなわち、この電界効果トランジスタは、
半絶縁性ＧａＡｓ基板８上にストライプ状に複数個に分
割して形成された積層半導体層１１と、前記ストライプ
状の積層半導体層１１が存在せずに露出した前記半絶縁
性基板８の上面、および前記積層半導体層１１の側面お
よび上面の各面に接して形成されたゲート電極３と、こ
のゲート電極３を挟んで互いに離間して形成されたソー
ス電極１およびドレイン電極２とを有している。
半絶縁性ＧａＡｓ基板８上にストライプ状に複数個に分
割して形成された積層半導体層１１と、前記ストライプ
状の積層半導体層１１が存在せずに露出した前記半絶縁
性基板８の上面、および前記積層半導体層１１の側面お
よび上面の各面に接して形成されたゲート電極３と、こ
のゲート電極３を挟んで互いに離間して形成されたソー
ス電極１およびドレイン電極２とを有している。
【００２３】次に、本発明例の電界効果トランジスタの
製造方法について図２を参照して説明する。なお、図２
と図３は各製造工程での断面構造模式図であり、図２
（ａ）〜（ｃ）と図３（ａ）は、図１（ａ）のＢ−Ｂ線
断面に対応する断面図を、図３（ｂ）は図１のＡ−Ａ線
断面に対応する断面図を示している。
製造方法について図２を参照して説明する。なお、図２
と図３は各製造工程での断面構造模式図であり、図２
（ａ）〜（ｃ）と図３（ａ）は、図１（ａ）のＢ−Ｂ線
断面に対応する断面図を、図３（ｂ）は図１のＡ−Ａ線
断面に対応する断面図を示している。
【００２４】まず図２（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板８の上に、例えばシリコン（Ｓｉ）を２．５
×１０1 8 ｃｍ- 3 の濃度に添加した厚さ５０ｎｍのｎ
型ＡｌＧａＡｓ電子供給層（下層）９と、不純物無添加
の厚さ３０ｎｍのＧａＡｓチャネル層６と、Ｓｉを２．
５×１０1 8 ｃｍ- 3 の濃度に添加した厚さ４０ｎｍの
ｎ型ＡｌＧａＡｓ電子供給層（上層）１０を連続成長し
て形成した三層構造を１周期として、これを５周期に亘
って順次全面成長する。ここで、各ＡｌＧａＡｓ層のＡ
ｌの組成は０．３を用いるが、必ずしもこの組成に限ら
れるものではない。また、三層構造の周期の数は５以外
の任意の数に選べることは明らかである。なお、上記の
結晶構造は、例えば分子線エピタキシャル成長法や有機
金属気相成長法を用いて形成することができる。
ａＡｓ基板８の上に、例えばシリコン（Ｓｉ）を２．５
×１０1 8 ｃｍ- 3 の濃度に添加した厚さ５０ｎｍのｎ
型ＡｌＧａＡｓ電子供給層（下層）９と、不純物無添加
の厚さ３０ｎｍのＧａＡｓチャネル層６と、Ｓｉを２．
５×１０1 8 ｃｍ- 3 の濃度に添加した厚さ４０ｎｍの
ｎ型ＡｌＧａＡｓ電子供給層（上層）１０を連続成長し
て形成した三層構造を１周期として、これを５周期に亘
って順次全面成長する。ここで、各ＡｌＧａＡｓ層のＡ
ｌの組成は０．３を用いるが、必ずしもこの組成に限ら
れるものではない。また、三層構造の周期の数は５以外
の任意の数に選べることは明らかである。なお、上記の
結晶構造は、例えば分子線エピタキシャル成長法や有機
金属気相成長法を用いて形成することができる。
【００２５】次に図２（ｂ）に示すように、例えば電子
線露光技術を用いて、細線幅が０．１〜０．３μｍで細
線と細線間距離の比率（ライン・アンド・スペース）が
１対２程度の複数のストライプ状のフォトレジスト・パ
ターン１２を形成し、このフォトレジスト・パターン１
２をマスクにして、図２（ｃ）に示すようにパターンの
無い結晶部分を半絶縁性ＧａＡｓ基板８が露出するまで
エッチング除去する。この複数個のストライプ構造の形
成のための選択エッチングには、燐酸（Ｈ3 ＰＯ4 ）系
のエッチング液を用いた溶液エッチング、あるいは塩素
（Ｃｌ2 ）系のガスを用いたドライ・エッチングなどの
方法を用いることができる。
線露光技術を用いて、細線幅が０．１〜０．３μｍで細
線と細線間距離の比率（ライン・アンド・スペース）が
１対２程度の複数のストライプ状のフォトレジスト・パ
ターン１２を形成し、このフォトレジスト・パターン１
２をマスクにして、図２（ｃ）に示すようにパターンの
無い結晶部分を半絶縁性ＧａＡｓ基板８が露出するまで
エッチング除去する。この複数個のストライプ構造の形
成のための選択エッチングには、燐酸（Ｈ3 ＰＯ4 ）系
のエッチング液を用いた溶液エッチング、あるいは塩素
（Ｃｌ2 ）系のガスを用いたドライ・エッチングなどの
方法を用いることができる。
【００２６】次に図３（ａ）に示すように、再び電子線
露出技術を用いてストライプ構造に垂直に線幅０．２５
μｍ程度のＴｉ−Ａｌ（チタン−アルミニウム）から成
るゲート電極３を形成する。
露出技術を用いてストライプ構造に垂直に線幅０．２５
μｍ程度のＴｉ−Ａｌ（チタン−アルミニウム）から成
るゲート電極３を形成する。
【００２７】最後に図３（ｂ）に示すように、このゲー
ト電極３を挟んで両側にＡｕＧｅ−Ｎｉ（金ゲルマニウ
ム−ニッケル）から成るソースおよびドレイン電極１，
２を蒸着し、４２０℃程度の熱処理を行なうことによ
り、本実施例の電界効果トランジスタが完成する。
ト電極３を挟んで両側にＡｕＧｅ−Ｎｉ（金ゲルマニウ
ム−ニッケル）から成るソースおよびドレイン電極１，
２を蒸着し、４２０℃程度の熱処理を行なうことによ
り、本実施例の電界効果トランジスタが完成する。
【００２８】また、図４は、本発明の電界効果トランジ
スタの第２の実施例の構造を示す図である。図４（ａ）
は平面構造模式図、図４（ｂ）はチャネル領域に沿った
Ａ−Ａ線断面構造模式図、図４（ｃ）はＢ−Ｂ線断面構
造模式図である。
スタの第２の実施例の構造を示す図である。図４（ａ）
は平面構造模式図、図４（ｂ）はチャネル領域に沿った
Ａ−Ａ線断面構造模式図、図４（ｃ）はＢ−Ｂ線断面構
造模式図である。
【００２９】この第２の実施例では、第１の実施例にお
けるｎ型ＡｌＧａＡｓ層（下層）９を高抵抗あるいはｐ
型のＡｌＧａＡｓバッファ層１９に置き換えている。し
たがって、本実施例では、半絶縁性ＧａＡｓ基板８の上
にストライプ状に複数個に分割して形成された高抵抗あ
るいはｐ型ＡｌＧａＡｓ層１９と、この高抵抗あるいは
ｐ型ＡｌＧａＡｓ層１９の上に形成された不純物無添加
ＧａＡｓチャネル層６と、この不純物無添加ＧａＡｓ層
６の上に形成されたｎ型ＡｌＧａＡｓ電子供給層１０と
から成る三層構造を一周期としてこれを複数周期に亘っ
て連続的に堆積したものが積層半導体層１１を構成す
る。
けるｎ型ＡｌＧａＡｓ層（下層）９を高抵抗あるいはｐ
型のＡｌＧａＡｓバッファ層１９に置き換えている。し
たがって、本実施例では、半絶縁性ＧａＡｓ基板８の上
にストライプ状に複数個に分割して形成された高抵抗あ
るいはｐ型ＡｌＧａＡｓ層１９と、この高抵抗あるいは
ｐ型ＡｌＧａＡｓ層１９の上に形成された不純物無添加
ＧａＡｓチャネル層６と、この不純物無添加ＧａＡｓ層
６の上に形成されたｎ型ＡｌＧａＡｓ電子供給層１０と
から成る三層構造を一周期としてこれを複数周期に亘っ
て連続的に堆積したものが積層半導体層１１を構成す
る。
【００３０】ゲート長が０．２５μｍでストライプ幅が
０．２μｍの第１の実施例の電界効果トランジスタと、
同一のゲート寸法で形成した高濃度ｎ型ＧａＡｓストラ
イプ層４をもつ図５の従来構造の電界効果トランジスタ
とについて、ソース・ドレイン間に２Ｖの電圧を印加し
たときの電流利得遮断周波数を比較した。その結果、従
来例の約３５ＧＨｚに対し、本実施例では約７０ＧＨｚ
と大きな特性の改善が達成され、本発明の効果が実証さ
れた。
０．２μｍの第１の実施例の電界効果トランジスタと、
同一のゲート寸法で形成した高濃度ｎ型ＧａＡｓストラ
イプ層４をもつ図５の従来構造の電界効果トランジスタ
とについて、ソース・ドレイン間に２Ｖの電圧を印加し
たときの電流利得遮断周波数を比較した。その結果、従
来例の約３５ＧＨｚに対し、本実施例では約７０ＧＨｚ
と大きな特性の改善が達成され、本発明の効果が実証さ
れた。
【００３１】以上の実施例では、ゲート、ソースおよび
ドレイン各電極１、２、３が不純物無添加ＡｌＧａＡｓ
層１１の上に直接形成されているが、この不純物無添加
ＡｌＧａＡｓ層１１の上にさらに例えばＳｉを３×１０
1 8 ｃｍ- 3 程度添加したｎ型ＧａＡｓ層を成長した後
にストライプ加工を施すことにより、ゲート、ソースお
よびドレイン各電極１、２、３をこのｎ型ＧａＡｓ層の
上に形成することができ、ソースおよびドレイン電極の
接触抵抗や寄生抵抗をさらに低減することが可能とな
る。
ドレイン各電極１、２、３が不純物無添加ＡｌＧａＡｓ
層１１の上に直接形成されているが、この不純物無添加
ＡｌＧａＡｓ層１１の上にさらに例えばＳｉを３×１０
1 8 ｃｍ- 3 程度添加したｎ型ＧａＡｓ層を成長した後
にストライプ加工を施すことにより、ゲート、ソースお
よびドレイン各電極１、２、３をこのｎ型ＧａＡｓ層の
上に形成することができ、ソースおよびドレイン電極の
接触抵抗や寄生抵抗をさらに低減することが可能とな
る。
【００３２】また以上の実施例では、ＧａＡｓおよびＡ
ｌＧａＡｓのヘテロ接合を用いた電界効果トランジスタ
を例として説明したが、他のヘテロ接合材料、例えばＩ
ｎＰ／ＩｎＧａＡｓやＡｌＩｎＡｓ／ＩｎＧａＡｓにつ
いても同様の原理が適用できることはいうまでもない。
ｌＧａＡｓのヘテロ接合を用いた電界効果トランジスタ
を例として説明したが、他のヘテロ接合材料、例えばＩ
ｎＰ／ＩｎＧａＡｓやＡｌＩｎＡｓ／ＩｎＧａＡｓにつ
いても同様の原理が適用できることはいうまでもない。
【００３３】
【発明の効果】以上説明したように、本発明によればス
トライプ状の選択ドープヘテロ接合界面に生じた擬１次
元電子ガスを、ストライプ構造の両側面から横方向に向
かうゲート電界によって有効に制御できる擬１次元電子
ガスＦＥＴが得られる。したがって、高電界動作におい
ても１次元的な電子伝導が可能となり、１次元電子伝導
の特徴である優れた電子輸送特性を反映して、広いバイ
アス条件で大きな相互コンダクタンスと高い電流利得遮
断周波数をもつＦＥＴが得られる。
トライプ状の選択ドープヘテロ接合界面に生じた擬１次
元電子ガスを、ストライプ構造の両側面から横方向に向
かうゲート電界によって有効に制御できる擬１次元電子
ガスＦＥＴが得られる。したがって、高電界動作におい
ても１次元的な電子伝導が可能となり、１次元電子伝導
の特徴である優れた電子輸送特性を反映して、広いバイ
アス条件で大きな相互コンダクタンスと高い電流利得遮
断周波数をもつＦＥＴが得られる。
【００３４】また、本発明の擬１次元電子ガスＦＥＴ
は、一本のストライプが複数の擬１次元チャネルをもつ
ためストライプ当りの電子濃度が大きく、したがって素
子の表面積当りの電流量の大きな擬１次元電子ガスＦＥ
Ｔが得られる。
は、一本のストライプが複数の擬１次元チャネルをもつ
ためストライプ当りの電子濃度が大きく、したがって素
子の表面積当りの電流量の大きな擬１次元電子ガスＦＥ
Ｔが得られる。
【００３５】さらに、本実施例のＦＥＴは比較的容易な
プロセスで製造することができ、超高周波帯における低
雑音素子から超高速のデジタル集積回路の基本素子に至
る広い分野にわたって応用することが可能である。
プロセスで製造することができ、超高周波帯における低
雑音素子から超高速のデジタル集積回路の基本素子に至
る広い分野にわたって応用することが可能である。
【図１】本発明の電界効果トランジスタの第１の実施例
を説明するための図で、（ａ）は平面の（ｂ）と（ｃ）
は断面の構造模式図である。
を説明するための図で、（ａ）は平面の（ｂ）と（ｃ）
は断面の構造模式図である。
【図２】本発明の電界効果トランジスタの製造方法を説
明するための図で、各工程での断面模式図である。
明するための図で、各工程での断面模式図である。
【図３】本発明の電界効果トランジスタの製造方法を説
明するための図で、図２の続きである。
明するための図で、図２の続きである。
【図４】本発明の電界効果トランジスタの第２の実施例
を説明するための図で、（ａ）は平面の、（ｂ）と
（ｃ）は断面の構造模式図である。
を説明するための図で、（ａ）は平面の、（ｂ）と
（ｃ）は断面の構造模式図である。
【図５】従来の電界効果トランジスタを説明するための
図である。（ａ）は平面の、（ｂ）は断面の構造模式図
である。
図である。（ａ）は平面の、（ｂ）は断面の構造模式図
である。
１ ソース電極 ２ ドレイン電極 ３ ゲート電極 ４ 高濃度ｎ型ＧａＡｓストライプ層 ５ ｎ型ＡｌＧａＡｓ層 ６ 不純物無添加ＧａＡｓ層 ７ 擬１次元電子ガス ８ 半絶縁性ＧａＡｓ基板 ９ ｎ型ＡｌＧａＡｓ層（下層） １０ ｎ型ＡｌＧａＡｓ層（上層） １１ 積層半導体層 １２ フォトレジスト・パターン １３ 複数周期の積層半導体層 １９ 高抵抗あるいはｐ型ＡｌＧａＡｓ層
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/00 ３０１ Ｃ 8418−4Ｍ 29/201 7377−4Ｍ
Claims (4)
- 【請求項１】 半絶縁性基板上にストライプ状に複数個
に分割して形成された積層半導体層と、前記ストライプ
状の積層半導体層が存在せずに露出した前記半絶縁性基
板の上面、および前記積層半導体層の側面および上面の
各面に接して形成されたゲート電極とから構成されるこ
とを特徴とする擬１次元電界効果トランジスタ。 - 【請求項２】 前記積層半導体層が、ｎ型の第１の半導
体から成る第１の電子供給層と、この第１の電子供給層
上に形成された第１の半導体よりも狭い禁制帯幅をもっ
た不純物無添加の第２の半導体から成るチャネル層と、
このチャネル層上に形成されたｎ型の第１の半導体から
成る第２の電子供給層とから構成される三層構造を一周
期として複数周期に亘って連続的に堆積した半導体層で
構成されることを特徴とする請求項１記載の擬１次元電
界効果トランジスタ。 - 【請求項３】 前記積層半導体層が、高抵抗あるいはｐ
型の第１の半導体から成るバッファ層と、このバッファ
層上に形成された第１の半導体層よりも狭い禁制帯幅を
もった不純物無添加の第２の半導体から成るチャネル層
と、このチャネル層上に形成されたｎ型の第１の半導体
から成る電子供給層とから構成される三層構造を一周期
として複数周期に亘って連続的に堆積した半導体層で構
成されることを特徴とする請求項１記載の擬１次元電界
効果トランジスタ。 - 【請求項４】 半絶縁性基板上に少なくともチャネル層
と電子供給層とを含む積層半導体層を形成する工程と、
前記積層半導体層を複数個のストライプ構造に選択エッ
チングする工程と、選択エッチングによって露出した前
記半絶縁性基板の表面および前記ストライプ構造の上面
および側面に接してゲート電極を形成する工程とを有す
ることを特徴とする擬１次元電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25794891A JPH05102198A (ja) | 1991-10-04 | 1991-10-04 | 擬１次元電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25794891A JPH05102198A (ja) | 1991-10-04 | 1991-10-04 | 擬１次元電界効果トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102198A true JPH05102198A (ja) | 1993-04-23 |
Family
ID=17313443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25794891A Pending JPH05102198A (ja) | 1991-10-04 | 1991-10-04 | 擬１次元電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102198A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005522030A (ja) * | 2002-03-28 | 2005-07-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ナノワイヤ製造方法及び電子装置 |
| JP2016512927A (ja) * | 2013-03-14 | 2016-05-09 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 超格子凹凸状ゲート電界効果トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235476A (ja) * | 1984-05-09 | 1985-11-22 | Nec Corp | 半導体装置 |
| JPS6230380A (ja) * | 1985-03-11 | 1987-02-09 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタ |
| JPS63299112A (ja) * | 1987-05-29 | 1988-12-06 | Nippon Telegr & Teleph Corp <Ntt> | 一次元量子細線の製造方法 |
-
1991
- 1991-10-04 JP JP25794891A patent/JPH05102198A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235476A (ja) * | 1984-05-09 | 1985-11-22 | Nec Corp | 半導体装置 |
| JPS6230380A (ja) * | 1985-03-11 | 1987-02-09 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタ |
| JPS63299112A (ja) * | 1987-05-29 | 1988-12-06 | Nippon Telegr & Teleph Corp <Ntt> | 一次元量子細線の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005522030A (ja) * | 2002-03-28 | 2005-07-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ナノワイヤ製造方法及び電子装置 |
| JP2016512927A (ja) * | 2013-03-14 | 2016-05-09 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 超格子凹凸状ゲート電界効果トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |