JPH02210842A - 電界効果型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果型半導体装置に関し、特に微細化さ
れた電界効果型半導体装置に関するものである。

〔従来の技術〕

２次元電子ガスを用いる電界効果型半導体装置の１つと
して、δトープトランジスタ（δ−Ｆｉｌ！Ｔ）が知ら
れている。このトランジスタについて、第２図を用いて
説明する。

δ−ＦＥＴでは、半導体基体内に、原子層オーダの膜厚
にソース・ドレイン不純物と同型の不純物を１０″″”
（！１″″２程度に高濃度にドーピングした領域６を設
け、その領域内にキャリヤを２次元に閉じ込めて、その
領域をＦＥＴのチャネルとして用いている。そして、ゲ
ート１１に電圧を印加することにより、２次元電子ガス
の密度を変化させる。即ちソース８とドレイン９間の電
流を変化させることが可能であり、電界効果型半導体装
置として動作する。

このようなδ−ＦＥＴでは、通常のＭＯＳ型やＭＥＳ型
のＦＥＴと比較して、素子動作のしきい電圧Ｖｔｂのチ
ャネル層厚さ依存性が少ない、という利点を持つ〔例え
ば、アプライド　フイジクスレター（ＡＰｐｌ、Ｐｈｙ
ｓルａｔｔ）、　４９　（１９８６）、　１７２９）。

なお、この種の装置として関連するものには。

例えば特開昭６１−１１６８７５等が挙げられる。

〔発明が解決しようとする課題〕

しかし、上記のＦＥＴでは、チャネルを走行するキャリ
ヤへの、高濃度不純物による散乱が考慮されておらず、
不純物散乱によってキャリヤの移動度は減少し、ＦＥＴ
の相互コンダクタンスが低下するという問題があった。

本発明の目的は、埋め込まれた高濃度不純物層をチャネ
ルとするＦＥＴにおいて、不純物散乱が小さくｇヨの大
きい短チヤネル電界効果型半導体装置を提供することに
ある。

〔課題を解決するための手段〕

上記目的は、ソース（又はドレイン）不純物と同一導電
型不純物を高濃度に含むチャネルの厚さ及び幅を、電子
のド・ブロイ波長に比べて同程度以下して、キャリヤを
一次元（チャネル方向）に閉じ込めることになり達成さ
れる。

キャリヤを膜厚方向に閉じ込めるためには、高濃度不純
物層の厚さを２００Å以下、望ましくは単原子層とし、
不純物濃度と厚さの積がｌＸｌ０”ａｍ−”以上、ｌＸ
１０１ａ国−２以上となるように、不純物層を形成する
。

さらに、チャネル方向及び膜厚方向に対してキャリヤを
閉じ込めるために、高濃度不純物層、あるいはゲート電
極の幅が、キャリヤのド・ブロイ波長以下となるように
、細く加工する。

〔作用１ 以上の手段により、キャリヤは膜厚方向及びチャネルと
垂直方向に広がらず１次元に閉じ込められる。量子井戸
細線内で基底状態にあるキャリヤが運動量ｈｋｘで細線
中をチャネル方向に進行するとき、不純物等によって弾
性散乱を受ける場合、散乱の前後で電子のエネルギーが
保存されるので、散乱後の電子状態としては、（−ｈｋ
、）のみが許される。このような後方散乱は、大きな運
動量変化（Δｐ＝２ｈｋｘ）を伴うので、その確率が極
めて小さくなるために、不純物層が減少し、キャリヤの
移動度が増大することが予測されている。

例えば、ＡｆｉＧａＡｓとＧ　ａ　Ａ　ｓとのダブルへ
テロ型量子井戸を用いた一次元ＦＥＴでは、電子の移動
度は１０７〜１０’ｃｄ／Ｖ−８に達することが示され
ている。

従って、高濃度不純物層をチャネルとするＦＥＴにおい
て、キャリヤの膜厚方向の広がりを押え。

かつチャネル幅をキャリヤのド・ブロイ波長と同程度以
下とすることによって、キャリヤを一次元に閉じ込めて
不純物等の散乱を少なくシ、移動度を増大させ、Ｆ　Ｅ
　’ｒのｇ、を大きくすることができる。

〔実施例〕

以下、本発明を実施例を用いて詳細に説明する。

［実施例１］ 第１図に一実施例の半導体装置を示す、比抵抗２０Ω・
１程度の低不純物濃度ｐ型（１００）シリコン基板２１
を化学洗浄した後、分子線エピタキシャル（ＭＢＥ）装
置内に導入する。ＭＢＥ装置内で基板表面を清浄化した
後、基板にＳｉ及びＧａの分子線を照射して、比抵抗２
０Ω・儂で１．０μｍ厚のｐ−型Ｓｉ層２２を形成する
。さらに、Ｇａが面密度Ｉ　Ｘ　１０　”Ｃ１１−”程
度ドープされた厚さのきわめて薄いｐ十型Ｓｉ層２３を
形成する。続いて比抵抗２０Ω・■で厚さ３００ｎｍの
Ｐ−型Ｓｉ層２４を形成した後、Ｇａを面密度３Ｘ１０
”（！１″″！ドープして第２のｐ十型Ｓｉ層２５を形
成する。再び比抵抗２０Ω・備のｐ−型Ｓｉ層２６と厚
さ１５ｎｍ堆積した後、原子層ドーピング技術により、
単原子層のみにｓｂを面密度２　Ｘ　１０　”ａｍ−”
ドープしてｎ中型Ｓｉ層２７を形成し、さらに比抵抗２
０Ω・〔で１５ｎｍ厚のｐ−型Ｓｉ層２８を形成する。

ここで、ｐ中型Ｓｉ層２３及び２５は、パンチスルー電
流を押えるための層であり、電子を一次元に閉じ込める
ためには、必ずしも必要ではない、また、ｎ中型Ｓｉ層
２７は、電子と膜厚方向の狭い領域に閉じ込めた、ＦＥ
Ｔのチャネルである。

このようにして作られた基板をＭＢＥ装置より取り出し
た後、化学気相成長法により厚さ２０ｎｍのシリコン酸
化膜２９を形成し、さらにゲート電極３３を形成する０
次に、ソース３０．ドレイン３１のｎ中層を深さ０．３
μｍにわたり形成する。ソース電極３２及びドレイン電
極３４を形成した後、電子線リソグラフィ及びイオンビ
ームエツチングを用いて、チャネル幅を細く加工して、
原子層ドーピングされたｎ型チャネルを持つ、量子細線
ＦＥＴを作製した。ただし、ゲート電極への配線のため
に、ゲート電極及びチャネルの一部を、細く加工せずに
広いまま残した。この広い部分が、細く加工した部分に
比べて充分小さい場合には、量子細線ＦＥＴの特性に、
はとんど影響しなかった。

これらの作製法において、電子を膜厚方向に閉じ込める
のに最適なｎ◆型高濃度不純物層は、厚さがＩＯＡ以下
、不純物濃度がＩ　Ｘ　１０　”ｒｘ−”〜Ｉ　Ｘ　１
０　”ａｌ−”の範囲であった。また、チャネル幅が２
００人よりも広い場合には、電子移動度は減少し、２０
０人程程度下にすると移動度が増大することが確認され
た。

この様にして作製した電界効果型半導体装置の実効チャ
ネル長は０．５μｍであり、量子細線構造により移動度
が増大したために、その相互コンダクタンスは２００　
ｍ　Ｓ　／　ｒｍと良好な値を示した。

［実施例２］ 第３図を用いて化合物半導体を用いた実施例を示す。

まず、半絶縁性ＧａＡｓ（１００）基板４１を化学洗浄
した後、ＭＢＥ装置内に導入し、基板表面を清浄化する
。そして、Ｇａ及びＡＳ＆の分子線を基板に照射し、０
．３μｍのＧ　ａ　Ａ　ｓ層４２を形成する。さらに、
ＢｅをｌＸｌ０”ロー２ドーピングしたｐ中型Ｇ　ａ　
Ａ　ｓ層４３をｌｏｎｍ形成する。アンドープＧ　ａ　
Ａ　ｓ　Ｍ４４を１５ｎｍ堆積した後、原子層ドーピン
グ技術により、単原子層のみにＳｉを１×１０１ｓａ１
１″″２ドーピングしたｎ中層型ＧａＡｓ層４５を形成
する。さらに、アンドープＧａＡｓ層４６を３０ｎｍ堆
積した後、基板をＭＢＥ装置から取り出す、ソース電極
４７．ゲート電極４８．ドレイン電極４９を形成した後
、電子線リソグラフィー及びイオンビームエツチングを
用いて、チャネルを２００人に加工して１Ｍ子層ドーピ
ングされたチャネルを有するＭＥＳ型の量子細線ＦＥＴ
を作製した。

このようにして作製したＦＥＴにおいて、実効チャネル
は０．５μｍであり、ＦＥＴの相互コンダクタンスは３
００　ｍ　Ｓ　／　ｍと良好な値を示した。

［実施例３コ 第４図を用いてゲート電極のみと微細加工した構造を有
する素子の実施例を説明する。

実施例１と同様の方法により、ＭＢＥ法によって、Ｓｉ
基体内に高濃度ｎ型不純物層５６を有する基板を形成す
る。基板をＭＢＥ装置から取り出した後、化学気相成長
法により厚さ２０ｎｍのシリコン酸化膜５８を形成し、
さらにソース６２゜ドレイン６３のｎ中層を深さ０．３
μｍにわたり形成する。さらに、ソース電極５９．ドレ
イン電極６１を形成した後、電子線リソグラフィ及びイ
オンビームエツチングを用いて、２００人の幅にゲート
電極６０を加工する。

このように、ゲート電極のみを微細加工した素子におい
ても電子は一次元に閉じ込められ、移動度が増大し、良
好なｇ、値が得られた。

〔実施例４］ 本実施例では、第５図を用いて、複数のチャネルを有す
る作製例を述べる。

実施例３と同様な方法により、半導体基板内に高濃度ｎ
型不純物層７６を有するＳｉ基板を形成した後、シリコ
ン酸化膜７８を堆積し、さらに。

ソース８２．ドレイン８３のｎ十不純物層、ソースミ極
７９．ドレイン電極８３を形成する。さらに、電子線リ
ソグラフィ及び反応型イオンエツチングを用いて、ゲー
ト電極８０を複数本に細く加工した。この場合、−本の
ゲート電極の幅は２００人、ゲート電極間は、１０００
人とした。

このようにして作製した、複数のゲート電極を有する址
子細線においても、電子はそれぞれのチャネル内に１次
元に閉じ込められ、電子の移動が増大し、ｇ、値の高い
素子が得られた。

〔発明の効果〕

以上説明したように、本発明によって、しきい値電圧の
制御性の良い高濃度チャネルを有する電界効果型半導体
装置において、キャリヤの移動度を増大させて、良好な
特性を有する半導体装置を実現することができた。

【図面の簡単な説明】

第１図および第３図乃至第５図は本発明の実施例のＦＥ
Ｔの部分断面斜視図、第２図は従来の高濃度不純物層を
チャネルとするＦＥＴの断面図でφる・ １・・・ｐ−型Ｓｉ基板、３，５，７・・・ｐ−型Ｓｉ
層、２．４−ｐ＋型Ｓｉ層、６−　ｎ　＋型Ｓｉ層、１
０・・・シリコン酸化膜、１１・・・ゲート電極、２１
・・・ｐ−型Ｓｉ基板、２２，２４，２６．２８・・・
ｐ−型Ｓｉ層、２３，２５・・・ｐ十型Ｓｉ層、２７・
・・ｎ十型Ｓｉ層、２９・・・シリコン酸化膜、３３・
・・ゲート電極、４１・・・半絶縁性Ｇ　ａ　Ａ　ｓ基
板、４２゜４４．４６・・・絶縁性Ｇ　ａ　Ａ　ｓ層、
４３・ｐ＋型ＧａＡｓ層、４５−　ｎ十型Ｇ　ａ　Ａ　
ｓ層、５０　・・・ｐ−型Ｓｉ基板、５１，５３，５５
．５７・・・ｐ−型Ｓｉ層、５２，５４・・・ｐ十型Ｓ
ｉ層、５６・・・ｎ十型Ｓｉ層、５８−８　ｉ　Ｏｘ　
、６０−ゲート電極、７０・・・ｐ−型Ｓｉ基板、７１
，７３．７５・・・ｐ−型Ｓｉ層、７２，７４・・・Ｐ
十型Ｓｉ層、７６”’ｎ十型Ｓ　ｉＭ、　７８−８　ｉ
　Ｏｚ　、　８０−ゲート第　１　　日 早　３　（２） 第　２　図 第　４　の

Claims (1)

1. 【特許請求の範囲】 １、複数から成る第１のオーミック性電極と第２の制御
   性電極を有し、かつ、基体の不純物濃度より高く、基体
   不純物と反対導電型又はソース・ドレイン不純物と同一
   導電型の不純物層を基体内部に１層以上具備した半導体
   装置において、該不純物層の厚さと不純物の積を１×１
   ０＾１＾２ｃｍ＾−＾２以上１×１０＾１＾８ｃｍ＾−
   ＾２以下とすることにより、チャネルを走行するキャリ
   アの膜厚方向の広がりをキャリヤのド・ブロイ波長以下
   とし、かつ、ソース・ドレイン方向に垂直方向のチャネ
   ル幅がキャリヤのド・ブロイ波長以下であることを特徴
   とする電界効果型半導体装置。 ２、ソース（又はドレイン）と同一導電型の不純物層の
   厚さが、２００Å以下であることを特徴とする、特許請
   求の範囲第１項記載の電界効果型半導体装置。 ３、ソース（又はドレイン）不純物層と同一導電型の不
   純物層、又は制御性電極のソース・ドレイン方向と垂直
   方向の幅がチャネルを走行するキャリヤのド・ブロイ波
   長以下であることを特徴とする特許請求の範囲第１項記
   載の電界効果型半導体装置。