JPH01128577A - 半導体装置 - Google Patents

半導体装置

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JPH01128577A
JPH01128577A JP25507088A JP25507088A JPH01128577A JP H01128577 A JPH01128577 A JP H01128577A JP 25507088 A JP25507088 A JP 25507088A JP 25507088 A JP25507088 A JP 25507088A JP H01128577 A JPH01128577 A JP H01128577A
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ウーチン　ツァン
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    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体デバイス分野に関し、特に、デルタド
ープ（ｄｅｌｔａ−ｄｏｐｅｄ）層を有するデバイスに
関する。
［従来技術の説明コ 結晶成長技術は、新しい物理的性質を有する新材料を生
み出し続けている。例えば、アール・デイングル（Ｒ，
ＤＩｎｇｌｅ）らによってアプライド・フィジックス・
レターズ（Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ、）第３３巻
、第６６５頁以降（１９７８年）に紹介された選択ドー
プヘテロ構造は、精度良く制御された結、晶成長によっ
て可能となり、バルク結晶材料以上の高キヤリア易動度
及びヘテロ界面における準２次元電子ガスが得られるに
至っている。これらの構造により、さらに、分数量子ホ
ール効果等の基礎的な性質が観測されるようになってき
ている。
これらのヘテロ構造においては、半導体層の成長は、Ｇ
ａＡｓ等の真性あるいは半絶縁性の■−■族材料基板上
で開始される。アンドープのＧａＡｓチャネル層が約１
μｍの厚さに成長させられる。その後、数層のＡｌｘＧ
ａ１−ｘＡＳ層が成長させられる。ここでモル比Ｘは通
常０．２から０．３の範囲である。第１ＡＩＧａＡｓ層
はアンドープのスペーサ層で、およそ０から２００オン
グストロームの厚さを有する。当該層を覆うように、約
５００オングストローム厚の一様ドーブ（ｎ型あるいは
ｐ型）ＡＩＧａＡＳ層が成長させられる。アンドープの
ＧａＡｓコンタクト層（約１００オングストローム厚）
の成長により、半導体ヘテロ構造成長が完了する。
現在理解されているところによれば、上述の型のヘテロ
構造が電界効果トランジスタ等のデバイスに用いられた
場合、約Ｉ　Ｘ　１０”’ｃｍ−２より高い界面電子濃
度（２次元電子ガス濃度）に対してはキャリア易動度が
非常に劣化してしまう。さらに、これらのデバイスの空
乏層には一様ドーブ層中の不純物原子によって生ずるポ
テンシャル低下が存在することが知られている。
ティー・イシカワ（Ｔ、　Ｉｓｈｉｋａｗａ）らによる
ジャーナル・オブ・アプライドφフィジックス（Ｊ、Ａ
ｐｐｌ、Ｐｈｙｓ）第８１巻第５号第１９３７−４０頁
（１９８７年３月１日）の記事においては、選択ドープ
■−ｖ族ヘテロ構造における２次元電子ガス濃度の向上
のために、原子平面（ａｔｏｍｉｃ　ｐｌａｎａｒ）ド
ーピングが用いられたことが報告されている。原子平面
ドープ濃度は２．ＯＸ　ｌＯ’ｃｍ−２以下であるよう
に選択されている。このドープ濃度は希薄であると考え
られている。その結果束じるデバイスが従来の選択ド−
ブヘテロ構造デバイスにおいて見られるものよりも低電
子易動度を示す、ということをイシカワらが決定したこ
とは重要である。１つのデバイスにおいてのみ、従来の
選択ドープヘテロ構造におけるものに匹敵する電子易動
度を、イシカワらは、得ることができただけであった。
後者のデバイスにおいては原子平面ドーピングが直接ヘ
テロ界面に適用されることが必要であった。
（発明の概要） 原子平面ドープ層（デルタドープ層）をヘテロ界面の近
傍に適用し、スペーサ半導体層かヘテロ界面から当該原
子平面ドープ層を分離するようにすることによって、電
子易動度は保持され、２次元電子ガ・ス濃度すなわち界
面電荷密度が、既知の半導体構造に対するものと比べて
、大幅に向上させられる。当該原子平面ドープ層のドー
プ濃度は、当該原子平面ドープ層の伝導帯におけるチャ
ージキャリアに対して前記スペーサ厚より小さいバリア
厚が得られるように選択される。さらに、２次元電子ガ
スの濃度は、比較的高易動度を保つたまま、−様ドープ
構造に対する既知のデバイスリミットを越えるようにさ
れる。
ある具体例においては、ヘテロ界面近傍に原子平面ドー
プ層を用いることによって、電界効果トランジスタデバ
イスで、高い相互コンダクタンスが得られる。
他の具体的例においては、量子井戸内のデルタドープ層
かヘテロ構造に含まれ、深い不純物ドナーによって生ず
る持続的な光導電性を低減する。
（実施例の説明） 術語“原子平面ドーピング（ａｔｏ＋ｌ１ｉｅ　ｐｌａ
ｎａｒ　ｄ。
ｐｉｎｇ）　’が、本明細書においてそれと相互に交換
可能であるように用いられている術語“デルタ−ドーピ
ング（ｄｅｌｔａ−ｄｏｐｌｎｇ）”と等価であること
は、当業者には既知である。さらに、添付図面における
図は実際の大きさを示している訳ではなく、本発明の理
解を助けるためであることにも留意されたい。本発明の
原理は、数多くの型のエレクトロニック、オプトエレク
トロニック及びフォトニックデバイスに適用可能である
が、以下においてはエレクトロニックデバイスである電
界効果トランジスタ（ＦＥＴ）に関して記述されている
。これはただの説明のためであり、本発明に制限を加え
るものではない。
第１図は、従来技術に係るヘテロ構造ＦＥＴの断面を模
式的に示したものである。説明のために、当該ＦＥＴは
ｍ−ｖ族材料、特にＡｌＧａＡｓ／ＧａＡｓ系より選択
された材料よりなるとする。
選択ドープヘテロ構造ＦＥＴは、一般に、アンドープす
なわち半絶縁性のＧａＡｓ基板１０を有し、当該基板上
に以下に示す層が順に成長させられる：すなわち、アン
ドープＧａＡｓチャネル層ＩＬアンドープＡｌＧａＡｓ
スペーサ層１２、ドープされたＡ　Ｉ　ＧａＡｓドナー
層１３及びドープされたＧａＡｓキャップ層１４である
。標準的なホトリソグラフィー技法及び化学エツチング
によりゲート凹部が形成され、チャネル層上にゲート電
極が形成されるようになる。ソース及びドレイン領域上
に、それぞれ金属電極１５及び１７が形成され、オーミ
ックに接合されている。ゲート領域上には金属電極１Ｂ
が形成され、それらは通常ショットキーバリア接合とな
っている。
分子線エピタキシー成長技法が第１図に示され、上述さ
れたものと同様のデバイスを作製するために用いられる
。第１図に示したデバイス及びそれに係る作製技法のよ
り完全な理解のためには、“ＶＬＳＩエレクトロニクス
微細構造科学二ＧａＡｓマイクロエレクトロニクス（第
１１巻）”　（エヌージー・アインシュブルーフ（Ｎ、
Ｇ、Ｅｉｎｓｐｒｕｃｈ）他編、第２１５−６４頁（ア
カデミツク・プレス社（Ａｃａｄｅｍｌｃ　Ｐｒｅｓｓ
　Ｉｎｃ、）、１９８５年）を参照のこと。
実際にはチャネル層１１の層厚は１．０μｍ以下である
；スペーサ層１２は約２０−８０オングストローム厚、
ドナー層１３は約３００−５００オングストローム厚、
ドーパント濃度はＳｉの場合的１０１８ｃｍ−２である
；そしてキャップ層１４は０−５００オングストローム
厚で、ドナー層１３と同様のドーパント濃度を有してい
る。これらの大きさ及びドーパント濃度の場合、２次元
Ｍ子ｎス密ｆｌは、０．５−１．５　Ｘｌ０１２ｃｍ’
の範囲に入る。破線１８は、デバイス内部の２次元電子
ガスの位置を示している。
第１図に示したようなデバイスの相互コンダクタンス（
ｇｍ−ｄＩｄＳ／ｄｖｇ）は、ゲートと破線１８で示さ
れた２次元電子ガスの位置との間隔に非常に依存してい
ることは良く知られている。−方で、ＡｌＧａＡｓ／Ｇ
ａＡｓ系においては、従来技術に係る選択ドープＦＥＴ
で好ましい電子易動度を維持しながらおよそＩ　Ｘ　１
０１２ｃｍ″″２を越える２次元電子ガス密度を得るこ
とは非常に困難であることもまた公知の事実である。
第２図は、第１図に示したヘテロ構造に対するエネルギ
ーバンドを示した図である。ＥＦＳＥｃ及びＥｖは、そ
れぞれ、フェルミエネルギー、伝導帯エネルギー及び価
電子帯エネルギーを示している。破線２０は第１図の層
１１及び層１２間のヘテロ界面を表わしている。２次元
電子ガスはハツチングした領域２１で表わされている。
スペーサ層の層厚はＷ　で表わされている。ＶＤは空乏
領域におけるポテンシャル低下であり（ｑ　Ｖ　Ｄはエ
ネルギー差）、ＶＳはスペーサ層を横断する方向のポテ
ンシャル低下を示している。バンド形は同種−様ドープ
層１３及び１４によって決定されている。
第３図は、チャネル層３１及びスペーサ層３２間のヘテ
ロ界面に近接してデルタドープ層３３を有する選択ドー
プヘテロ構造ＦＥＴの断面を示したものである。当該ト
ランジスタは、半絶縁性すなわち真性のＧａＡｓ基板層
３０を有し、当該基板上に以下に示す層が順にエピタキ
シャル成長させられたものである：アンドープＧａＡｓ
チャネル層３１；アンドープＡｌＧａＡｓスペーサ層３
２；デルタドープ層３３；ドープされたＡｌＧａＡｓド
ナー層３４；及びドープされたＧａＡｓキャップ層３５
である。
ソース電極３６、ドレイン電極３８及びゲート電極３７
は金属電極である。作製技法は、第１図に示したデバイ
スに対して用いられるものと本質的に同一である。
第３図に示したようなヘテロ構造は、ヴアリアン番ジェ
ネレータ（Ｖａｒｉａｎ　Ｇｅｎｅｒａｔｏｒ）　Ｖ８
０気体線源式分子線エピタキシーシステムによって成長
させた。これは、従来からの■放線源を有する水平成長
チャンバーである。ヒ素（Ａｓ）流は、アルシン（Ａ　
ｓ　Ｈａ　）の熱分解によって得た。
チャネル層３１は約１，０μｍ厚である；ＡｌＧａＡｓ
スペーサ層３２は、層厚０から１００オンダストローム
の範囲で成長させられる；デルタドーピング層３３は単
層未満（５ｕｂＩＩｌｏｎｏ　ｌ　ａｙｅｒ）の５ｔ（
ｎ型のドーパント）ドーズ量を有し、キャリア濃度がＮ
　　−４，ＯＸＩＯ”’ｃｍ−２以上のシートが実現さ
れている。ドナー層３４及びキャップ層３５は、従来技
法に係る層厚及びキャリア濃度で成長させられる。
さらに、第３図には示されてはいないが、デルタドープ
層３３が、スペーサ層３２内に、スペーサ層３２の成長
を中断させてその間に所定の単層未満に相当する量のド
ーパント（ｎ型の場合にはＳｉ）を実質的にヘテロ界面
から距離Ｗｓのところに注入することによって成長させ
られる、という方法も意図されている。続いて層３２の
残りの部分の成長が再開され、デルタドープ層３３を覆
って完了する。この構造においては、ドナー層３４の成
長は、層３３を含む層３２の成長後になされる。この構
造における層３３の全厚は、０から１０００オングスト
ロームの範囲である。
実際の具体例においては、第３図に示したトランジスタ
は、ゲート幅１５０μｍ１ゲート長１．２μｍ及びソー
ス−ドレイン間隔４．０μｍという大きさで作製された
。当該デバイスに対する電極は、多層合金オーミック電
極（ソース及びドレイン）及び多層ショットキー電極（
ゲート）よりなっている。当該オーミック電極は２００
０オングストロームのＡｕＧｅ　（共晶）、４００オン
グストロームのＮｉ及び２０００オングストロームのＡ
ｕの層を有している；当該ショットキー電極は、５００
オングストロームのＴｉ及び１５００オングストローム
のＡｕの層よりなる。
上記のデバイスにおいては非常に高い相互コンダクタン
スが得られることが見出されている。室温動作の場合に
、３２０−３５０ｍ　Ｓ　／　ｍｍのｇｍが、デブレー
ションモードの１．２μｍゲートのデバイスで観測され
ている。低温（Ｔ−７７Ｋ）においては、４２０ｍ　Ｓ
　／　＋ｎ＋ａ以上の相互コンダクタンスが得られてい
る。これらのデバイスに対しては、電子易動度の著しい
劣化は観測されていない。
デルタドーピングは、ドーパント不純物原子を半導体結
晶母体の単一１原子層内にローカライズさせるものであ
る。本明細書に示した例においては、Ｓｉ原子が■族原
子のサイトのうちいくつかと置換し、伝導帯内のヘテロ
界面に垂直な方向にＶ字型のポテンシャル井戸を生成す
るものである。
この様子は、第３図に示したデバイスのエネルギーバン
ドを表わしている第４図において明確に示されている。
伝導帯における当該ポテンシャル井戸は、高デルタドー
ピング濃度のために、Ｅ　からＥ　までの固有エネルギ
ーの個別のサブバンドに電子（ｐ型の場合は正孔）を量
子化するのに充分な強度を有している。ここで、 であり、ｈはブランク定数、ｍ　は電子の有効質量、ｑ
は電気素量、εは誘電率及びＮはデルタドーピング濃度
である。この量子化により、スペーサ層厚Ｗｓ以下の所
望の障壁厚が実現される。当該障壁層厚は、最低次固有
状態（占有された伝導帯サブバンド）の伝導帯端からヘ
テロ界面まで、として測定されることは第４図より明ら
かである。
第４図に示したエネルギーバンドの概略図においては、
ヘテロ界面においては、ヘテロ界面が破線４０で表わさ
れ、そこから距離（スペーサ層厚）Ｗ８だけ離れた、破
線４１で表わされたところにデルタドープ層が存在する
。領域４２はデルタドーピングによって生じた実質的に
鋭いＶ字型のポテンシャル井戸中の最低固有状態Ｅ　の
サブバンド充填の様子を示している。ヘテロ界面上のチ
ャネル層内に存在する３角形の量子井戸において、ハツ
チングした領域４３及び４４は、伝導チャネルにおける
最低次の固有状態を示している。
第４図から明らかなように、デルタドーピングによって
生じた実質的に鋭いＶ字型ポテンシャル井戸は、それに
付随した量子サイズ効果を引き起こし、その結果、領域
４２内の電子から見た障壁層厚は、スペーサ層厚Ｗ　以
下となる。本質的には、従来技術に係る構造よりも増大
させられた伝導帯不連続が存在することとなる。さらに
、デルタドーピングによるドナー不純物のロー力すゼー
ションのため、ポテンシャル低下ＶＤは第４図おいては
存在しない。
既知の変調ドープ構造と比較すると、破線３９近傍の２
次元電子ガス密度は、本発明に係るデルタドープ層構造
に関するものの方が、従来技術に係る同程度のスペーサ
層厚Ｗ　を有するデバイスに比べて、はぼ２倍大きい。
例えば、Ａ１のモル比Ｘが０，３で（ＡｌｘＧａ１−ｘ
ＡＳ）スペーサ層厚では２次元電子ガス密度は１．０４
Ｘ　１０１１０１２ａであるが、著しく高い密度１．９
６Ｘ　１０１２ｃｍ−２が第３図のデルタドープ（Ｎ　
ｐ　＝　５　Ｘ　１０１２ｃｍ−２）構造に対して得ら
れている。この比較は、第５図においてざらに説明され
ている。ここで、曲線５０及び５１は、それぞれ、従来
技法に係る一様ドーブヘテロ構造のドープ濃度１０１８
及びｏｏｃｍ−２の場合を示し、曲線５２及び５３は、
それぞれ、デルタドーピング層を界面からＷ　の距離の
ところに有し、シートド−ピング濃度が５×１０　及び
Ｉ　Ｘ　１０”’ｃｍ−２の、本発明に係るヘテロ構造
の場合を示したものである。
第６図は、第３図と同様のヘテロ構造のエネルギーバン
ドを示したものであり、ここでは、破線で示された領域
６３で表わされた量子層がスペーサ層上に成長させられ
、当該量子層が破線６０で示されたヘテロ界面から距離
Ｗ　離れたところにデルタドーピング層を含んでいる。
領域６１．６２及び６３は量子化によって生じた、伝導
帯より高エネルギーの固有状態を示している。適当な薄
い（ＧａＡＳにおいては１０オングストローム未満）量
子井戸のために、深いドナーに関する永久光伝導性を、
ＡｌＧａＡｓ中のドナーを空間的に分離することによっ
て、低減することが可能である。さらに、ヘテロ界面に
近接した大きなデルタドーピング密度より得られる利点
は維持されている。
本発明の原理に基づいたデバイスが、キアリア密度の向
上及びその比較的高い易動度ゆえにより高速な動作を行
なうことは、当業者には理解されうる。
以上の記述は、簡潔とするために、単一のデルタドーピ
ング層に関するもののみに限定してきたが、同様の及び
／あるいは反対の導電性を有する多層デルタドーピング
層が、単一デルタドーピング層の代わりに用いられうろ
ことに留意されたい。
同様に、ド「バントとしてのシリコンは、スズ、ゲルマ
ニウム、イオウ及びセレン等の他のｎ型ドーパントに交
換されうる。さらに、図に示したものと反対方向にドー
プされた層を有する相補的ロジックにも置換されうる。
【図面の簡単な説明】
第１図は、従来技術に係る選択ドープヘテロ構造の断面
を模式的に示した図； 第２図は、第１図に示したヘテロ構造のエネルギーバン
ドを示した図； 第３図は、本発明に係るデルタドープ層を含む選択ドー
プ構造の断面を模式的に示した図；第４図は、第３図に
示したヘテロ構造のエネルギーバンドを示した図： 第５図は、２次元電子ガス導度のスペーサ層厚に対する
関係を第１図及び第３図のヘテロ構造に対してプロット
した図；及び 第６図は、少なくとも１つの量子井戸層を含むように修
正した、第３図に示したヘテロ構造に対するエネルギー
バンドを示した図である。 出　願　人：アメリカン　テレフォン　アンドＦｌに、
　Ｉ ＦＩＧ、２ Ｆｌσ４

Claims (12)

    【特許請求の範囲】
  1. （１）第１材料組成よりなる第１半導体層及び第２材料
    組成よりなる第２半導体層を有し、前記第１及び第２半
    導体層が実質的に共通境界に沿って隣接してヘテロ界面
    を形成する半導体装置において、 前記第２半導体層が、前記ヘテロ界面から予め定められ
    た距離のところに当該第２半導体層のデルタドープのた
    めの第３材料組成よりなる原子平面層を有し、当該原子
    平面層のドーピング密度が、前記予め定められた距離未
    満の所望の障壁厚を与えるのに充分な程度、高いことを
    特徴とする半導体装置。
  2. （２）前記第１及び第２材料組成は、III−Ｖ族化合物
    半導体から成るグループより選択されることを特徴とす
    る請求項１に記載の半導体装置。
  3. （３）前記第１材料組成は、ガリウム・ヒ素（ＧａＡｓ
    ）よりなり、前記第２材料組成は、アルミニウム、ガリ
    ウム、ヒ素（ＡｌＧａＡｓ）よりなり、前記第３材料組
    成はガリウム・ヒ素（ＧａＡｓ）系に対してｎ型及びｐ
    型ドーパント材料となるものの中から選択されることを
    特徴とする請求項１に記載の半導体装置。
  4. （４）前記予め定められた距離は０オングストロームよ
    り大であり、かつ前記ドーピング密度は４．０×１０＾
    １＾２ｃｍ＾−＾２以上であることを特徴とする請求項
    １ないし請求項３のいずれかに記載の半導体装置。
  5. （５）前記第３材料組成はシリコンを含んでいることを
    特徴とする請求項４に記載の半導体装置。
  6. （６）第１材料組成よりなる第１半導体層及び第２材料
    組成よりなる第２半導体層を有し、前記第１及び第２半
    導体層が実質的に共通境界に沿って隣接してヘテロ界面
    を形成する半導体装置において、 前記第２半導体層が第３材料組成よりなる少なくとも１
    つの量子井戸領域を有し、当該量子井戸領域がデルタド
    ーピングのための第４材料組成よりなる原子平面層を含
    み、当該量子井戸領域が前記ヘテロ界面から予め定めら
    れた距離のところに位置しており、当該原子平面層のド
    ーピング密度が、前記予め定められた距離未満の所望の
    障壁厚を与えるのに充分な程度、高いことを特徴とする
    半導体装置。
  7. （７）前記第１、第２及び第３材料組成は、III−Ｖ族
    化合物半導体から成るグループより選択されることを特
    徴とする請求項６に記載の半導体装置。
  8. （８）前記第１及び第３材料組成は、ガリウム・ヒ素（
    ＧａＡｓ）よりなり、前記第２材料組成は、アルミニウ
    ム・ガリウム・ヒ素（ＡｌＧａＡｓ）よりなり、前記第
    ４材料組成は、ガリウム・ヒ素（ＧａＡｓ）系に対して
    ｎ型及びｐ型ドーパント材料となるものの中から選択さ
    れることを特徴とする請求項６に記載の半導体装置。
  9. （９）前記予め定められた距離は０オングストロームよ
    り大であり、かつ前記ドーピング密度が４．０×１０＾
    １＾２ｃｍ＾−＾２以上であることを特徴とする請求項
    ６ないし請求項８のいずれかに記載の半導体装置。
  10. （１０）前記少なくとも１つの量子井戸領域は、前記ヘ
    テロ界面に対して垂直に測定して１０オングストローム
    以下の厚さを有することを特徴とする請求項９に記載の
    半導体装置。
  11. （１１）前記第４材料組成はシリコンを含んでいること
    を特徴とする請求項９に記載の半導体装置。
  12. （１２）前記第４材料組成はシリコンを含んでいること
    を特徴とする請求項１０に記載の半導体装置。
JP25507088A 1987-10-13 1988-10-12 半導体装置 Expired - Fee Related JPH07101739B2 (ja)

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US10782287A 1987-10-13 1987-10-13
US107822 1987-10-13

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