JP3493205B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JP3493205B2 JP3493205B2 JP01873193A JP1873193A JP3493205B2 JP 3493205 B2 JP3493205 B2 JP 3493205B2 JP 01873193 A JP01873193 A JP 01873193A JP 1873193 A JP1873193 A JP 1873193A JP 3493205 B2 JP3493205 B2 JP 3493205B2
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Description
【0001】
【産業上の利用分野】本発明は高速で動作する電界効果
トランジスタ(FET)およびその製造方法に関するも
のである。
トランジスタ(FET)およびその製造方法に関するも
のである。
【0002】
【従来の技術】従来、高速動作をするFETには、例え
ば、図5(a)に示すGaAsMESFET(ショット
キ型電界効果トランジスタ)がある。GaAs半導体基
板1上には不純物を含んだGaAsからなるチャネル層
2が形成されており、このチャネル層2上にゲート電極
3、ソース電極4およびドレイン電極5が形成されてい
る。
ば、図5(a)に示すGaAsMESFET(ショット
キ型電界効果トランジスタ)がある。GaAs半導体基
板1上には不純物を含んだGaAsからなるチャネル層
2が形成されており、このチャネル層2上にゲート電極
3、ソース電極4およびドレイン電極5が形成されてい
る。
【0003】また、同図(b)に示すAlGaAs/G
aAs系HEMT(高電子移動度トランジスタ)は、超
高速動作をするFETとして用いられている。GaAs
半導体基板6上にはアンドープのGaAs層7が形成さ
れており、このGaAs層7上にはn−AlGaAs層
8が電子供給層として形成されている。このn−AlG
aAs層8上には、ゲート電極9,ソース電極10およ
びドレイン電極11が形成されている。アンドープGa
As層7には点線で図示される2次元電子ガスが生じ
る。
aAs系HEMT(高電子移動度トランジスタ)は、超
高速動作をするFETとして用いられている。GaAs
半導体基板6上にはアンドープのGaAs層7が形成さ
れており、このGaAs層7上にはn−AlGaAs層
8が電子供給層として形成されている。このn−AlG
aAs層8上には、ゲート電極9,ソース電極10およ
びドレイン電極11が形成されている。アンドープGa
As層7には点線で図示される2次元電子ガスが生じ
る。
【0004】また、同図(c)に示すAlInAs/I
nGaAs系HEMTもある。InP半導体基板12上
にはAlInAsからなるバッファ層13が形成されて
おり、このバッファ層13上にはアンドープInGaA
s層14が形成されている。さらに、このアンドープI
nGaAs層14上には電子供給層としてn−AlIn
As層15が形成されている。このn−AlInAs層
15上には、ゲート電極16,ソース電極17およびド
レイン電極18が形成されている。アンドープInGa
As層14には点線で図示される2次元電子ガスが生じ
る
nGaAs系HEMTもある。InP半導体基板12上
にはAlInAsからなるバッファ層13が形成されて
おり、このバッファ層13上にはアンドープInGaA
s層14が形成されている。さらに、このアンドープI
nGaAs層14上には電子供給層としてn−AlIn
As層15が形成されている。このn−AlInAs層
15上には、ゲート電極16,ソース電極17およびド
レイン電極18が形成されている。アンドープInGa
As層14には点線で図示される2次元電子ガスが生じ
る
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来のいずれのFETも、電流チャネルが形成される半導
体層は一の種類の半導体材料組成によって形成されてい
るため、以下の不都合を生じる。
来のいずれのFETも、電流チャネルが形成される半導
体層は一の種類の半導体材料組成によって形成されてい
るため、以下の不都合を生じる。
【0006】FETのチャネル内の電界分布は図6に示
される。同図に示すグラフの横軸はチャネル形成方向に
沿った距離x、縦軸は電界強度Eを表しており、この電
界分布は同グラフの上方に示される電極形成位置にほぼ
対応して描かれている。同図から、ソースS側では電界
強度Eは低く、ドレインD側では電界強度Eが高くなっ
ていることが理解される。一般的にゲート長が短くなる
につれ、チャネルに形成される高電界領域の占める割合
は大きくなり、ドレインD側の電界強度Eはますます高
くなる。従って、FET特性は、電界強度の低いソース
S側ではキャリアの移動度に支配される傾向があり、電
界強度の高いドレインD側ではキャリアの飽和速度に支
配される傾向がある。このため、チャネル材料として
は、低電界においてキャリアの移動度が高く、高電界に
おいてキャリアの飽和速度が高い材料が最適である。
される。同図に示すグラフの横軸はチャネル形成方向に
沿った距離x、縦軸は電界強度Eを表しており、この電
界分布は同グラフの上方に示される電極形成位置にほぼ
対応して描かれている。同図から、ソースS側では電界
強度Eは低く、ドレインD側では電界強度Eが高くなっ
ていることが理解される。一般的にゲート長が短くなる
につれ、チャネルに形成される高電界領域の占める割合
は大きくなり、ドレインD側の電界強度Eはますます高
くなる。従って、FET特性は、電界強度の低いソース
S側ではキャリアの移動度に支配される傾向があり、電
界強度の高いドレインD側ではキャリアの飽和速度に支
配される傾向がある。このため、チャネル材料として
は、低電界においてキャリアの移動度が高く、高電界に
おいてキャリアの飽和速度が高い材料が最適である。
【0007】しかし、高速FETのチャネル材料として
多く用いられるGaAs材料やInP材料の電界強度変
化に対する電子速度変化は図7のグラフに示されるもの
となっている。同グラフの横軸は電界強度E、縦軸は電
子速度v[cm/s]を表し、GaAs材料の特性は実
線、InP材料の特性は点線で示されている。同グラフ
に示されるように、GaAs材料は低電界においてIn
P材料よりも電子速度が高くて移動度は高いが、高電界
における飽和電子速度はInP材料よりも低い。逆に、
InP材料は低電界においてGaAs材料よりも電子速
度が低くて移動度は低いが、高電界における飽和電子速
度はGaAs材料よりも高い。
多く用いられるGaAs材料やInP材料の電界強度変
化に対する電子速度変化は図7のグラフに示されるもの
となっている。同グラフの横軸は電界強度E、縦軸は電
子速度v[cm/s]を表し、GaAs材料の特性は実
線、InP材料の特性は点線で示されている。同グラフ
に示されるように、GaAs材料は低電界においてIn
P材料よりも電子速度が高くて移動度は高いが、高電界
における飽和電子速度はInP材料よりも低い。逆に、
InP材料は低電界においてGaAs材料よりも電子速
度が低くて移動度は低いが、高電界における飽和電子速
度はGaAs材料よりも高い。
【0008】従って、前述した従来の各FETにおいて
は、電流チャネルが形成される半導体層はGaAs材料
やInP材料といった一の種類の半導体材料によって形
成されているため、低電界においてキャリアの移動度が
高く、高電界においてキャリアの飽和速度が高い相反す
る特性を満たすことが出来ない。
は、電流チャネルが形成される半導体層はGaAs材料
やInP材料といった一の種類の半導体材料によって形
成されているため、低電界においてキャリアの移動度が
高く、高電界においてキャリアの飽和速度が高い相反す
る特性を満たすことが出来ない。
【0009】また、キャリア移動度の高い半導体材料は
一般にエネルギギャップの小さな材料によって得られる
が、このようなエネルギギャップの小さな材料を用いて
FETを形成すると、満足な特性を有するFETは得ら
れない。例えば、図5(c)に示すn−AlInAs/
InGaAs系HEMTにあっては、2次元電子ガスが
生じるアンドープInGaAs層14はエネルギギャッ
プが小さい材料によって形成されている。このようにエ
ネルギギャップの小さな半導体材料を用いてチャネル層
を形成すると、電界強度が高くなるドレイン側で電子の
衝突電離が生じる。このため、図8(a)に示すように
I−V特性にキンク(不連続点)を起こしたりする。こ
こで、同図のグラフの横軸はドレイン電圧Vd[V]、
縦軸はドレイン電流Idを示している。また、エネルギ
ギャップの小さな半導体材料を用いてチャネル層を形成
すると、十分なドレイン耐圧が得られない。
一般にエネルギギャップの小さな材料によって得られる
が、このようなエネルギギャップの小さな材料を用いて
FETを形成すると、満足な特性を有するFETは得ら
れない。例えば、図5(c)に示すn−AlInAs/
InGaAs系HEMTにあっては、2次元電子ガスが
生じるアンドープInGaAs層14はエネルギギャッ
プが小さい材料によって形成されている。このようにエ
ネルギギャップの小さな半導体材料を用いてチャネル層
を形成すると、電界強度が高くなるドレイン側で電子の
衝突電離が生じる。このため、図8(a)に示すように
I−V特性にキンク(不連続点)を起こしたりする。こ
こで、同図のグラフの横軸はドレイン電圧Vd[V]、
縦軸はドレイン電流Idを示している。また、エネルギ
ギャップの小さな半導体材料を用いてチャネル層を形成
すると、十分なドレイン耐圧が得られない。
【0010】また、InAsによってチャネル層が形成
されたMESFETにあっては、InAsの電子移動度
が30000cm2 /V・sと極めて高いが、InAs
のエネルギギャップは0.36eVしかない。このた
め、InAsFETのショットキ障壁は十分に高くなら
ず、I−V特性は図8(b)に示されるものとなって十
分な整流効果が得られず、室温においてFETとして満
足な動作をしない。従って、このようなFETはまだ実
用化に至っていない。
されたMESFETにあっては、InAsの電子移動度
が30000cm2 /V・sと極めて高いが、InAs
のエネルギギャップは0.36eVしかない。このた
め、InAsFETのショットキ障壁は十分に高くなら
ず、I−V特性は図8(b)に示されるものとなって十
分な整流効果が得られず、室温においてFETとして満
足な動作をしない。従って、このようなFETはまだ実
用化に至っていない。
【0011】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、キャリアの移動方向
に異なる材料組成でチャネル層が形成されている電界効
果トランジスタであって、該チャネル層のドレイン側
は、該チャネル層のソース側の材料組成によるキャリア
飽和速度よりも高いキャリア飽和速度を示す材料組成に
よって形成され、該チャネル層のソース側は、所定値よ
りも小さい低電界において該チャネル層のドレイン側の
材料組成のキャリア移動度より高いキャリア移動度を示
す材料組成によって形成され、前記所定値は、該チャネ
ル層のソース側の材料組成によるキャリア移動度の電界
依存性におけるピーク値に対応する電界であり、該チャ
ネル層のドレイン側の材料組成と該チャネル層のソース
側の材料組成との組合せは、InPとInAs X P
1−X との組合せ、または、In X Ga 1−X As Y P
1−Y とIn Z Ga 1−Z Asとの組合せである。ま
た、上記の電界効果トランジスタを製造する方法であっ
て、キャリアの飽和速度が高い材料組成を用いて半導体
基板にチャネル層を形成する工程と、このチャネル層の
ドレイン側をマスクして所定元素をソース側のチャネル
層に添加してソース側のチャネル層をキャリア移動度が
高い材料組成にする工程とを備える。さらに、上記の電
界効果トランジスタを製造する方法であって、キャリア
移動度の高い材料組成を用いて半導体基板にチャネル層
を形成する工程と、このチャネル層のソース側をマスク
して所定元素をドレイン側のチャネル層に添加してドレ
イン側のチャネル層をキャリアの飽和速度が高い材料組
成にする工程とを備える。
を解消するためになされたもので、キャリアの移動方向
に異なる材料組成でチャネル層が形成されている電界効
果トランジスタであって、該チャネル層のドレイン側
は、該チャネル層のソース側の材料組成によるキャリア
飽和速度よりも高いキャリア飽和速度を示す材料組成に
よって形成され、該チャネル層のソース側は、所定値よ
りも小さい低電界において該チャネル層のドレイン側の
材料組成のキャリア移動度より高いキャリア移動度を示
す材料組成によって形成され、前記所定値は、該チャネ
ル層のソース側の材料組成によるキャリア移動度の電界
依存性におけるピーク値に対応する電界であり、該チャ
ネル層のドレイン側の材料組成と該チャネル層のソース
側の材料組成との組合せは、InPとInAs X P
1−X との組合せ、または、In X Ga 1−X As Y P
1−Y とIn Z Ga 1−Z Asとの組合せである。ま
た、上記の電界効果トランジスタを製造する方法であっ
て、キャリアの飽和速度が高い材料組成を用いて半導体
基板にチャネル層を形成する工程と、このチャネル層の
ドレイン側をマスクして所定元素をソース側のチャネル
層に添加してソース側のチャネル層をキャリア移動度が
高い材料組成にする工程とを備える。さらに、上記の電
界効果トランジスタを製造する方法であって、キャリア
移動度の高い材料組成を用いて半導体基板にチャネル層
を形成する工程と、このチャネル層のソース側をマスク
して所定元素をドレイン側のチャネル層に添加してドレ
イン側のチャネル層をキャリアの飽和速度が高い材料組
成にする工程とを備える。
【0012】また、キャリアの飽和速度が高い材料組成
を用いて半導体基板にチャネル層を形成する工程と、こ
のチャネル層のドレイン側をマスクして所定元素をソー
ス側のチャネル層に添加してソース側のチャネル層をキ
ャリア移動度が高い材料組成にする工程とを備えてFE
Tを製造するものである。
を用いて半導体基板にチャネル層を形成する工程と、こ
のチャネル層のドレイン側をマスクして所定元素をソー
ス側のチャネル層に添加してソース側のチャネル層をキ
ャリア移動度が高い材料組成にする工程とを備えてFE
Tを製造するものである。
【0013】また、キャリア移動度の高い材料組成を用
いて半導体基板にチャネル層を形成する工程と、このチ
ャネル層のソース側をマスクして所定元素をドレイン側
のチャネル層に添加してドレイン側のチャネル層をキャ
リアの飽和速度が高い材料組成にする工程とを備えてF
ETを製造するものである。
いて半導体基板にチャネル層を形成する工程と、このチ
ャネル層のソース側をマスクして所定元素をドレイン側
のチャネル層に添加してドレイン側のチャネル層をキャ
リアの飽和速度が高い材料組成にする工程とを備えてF
ETを製造するものである。
【0014】また、チャネル層への所定元素の添加はイ
オン注入法により行われ、注入後に熱処理が行われる。
または、熱拡散によって行われる。
オン注入法により行われ、注入後に熱処理が行われる。
または、熱拡散によって行われる。
【0015】
【作用】移動度が高くエネルギギャップが小さくなるの
はソース側のチャネル層に限られ、ゲート電極下のチャ
ネル層のエネルギギャップは、ショットキ障壁の高さが
十分な整流効果を呈する程度の大きさに形成される。
はソース側のチャネル層に限られ、ゲート電極下のチャ
ネル層のエネルギギャップは、ショットキ障壁の高さが
十分な整流効果を呈する程度の大きさに形成される。
【0016】また、ソース側のチャネル層はキャリア移
動度の高い材料組成によって形成されるため、低電界に
おいてもキャリアの走行速度は速くなる。また、ドレイ
ン側のチャネル層はソース側のチャネル層よりもキャリ
アの飽和速度が高い材料組成によって形成されるため、
高電界においてキャリアは高い飽和速度で走行する。
動度の高い材料組成によって形成されるため、低電界に
おいてもキャリアの走行速度は速くなる。また、ドレイ
ン側のチャネル層はソース側のチャネル層よりもキャリ
アの飽和速度が高い材料組成によって形成されるため、
高電界においてキャリアは高い飽和速度で走行する。
【0017】また、チャネル層への所定元素の添加が、
イオン注入法およびその後の熱処理によって、または熱
拡散によって行われることにより、キャリアの移動方向
にチャネル層の材料組成は徐々に変化し、キャリアの移
動方向に沿ったエネルギバンドに不連続が生じなくな
り、キャリアはスムーズに輸送される。
イオン注入法およびその後の熱処理によって、または熱
拡散によって行われることにより、キャリアの移動方向
にチャネル層の材料組成は徐々に変化し、キャリアの移
動方向に沿ったエネルギバンドに不連続が生じなくな
り、キャリアはスムーズに輸送される。
【0018】
【実施例】図1は本発明の一実施例によるFETの製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【0019】まず、半絶縁性InP半導体基板21上に
n型不純物を含んだInPからなる活性層22がエピタ
キシャル成長される。この活性層22の不純物濃度は5
×1017/cm3 であり、厚さは1000オングストロ
ームである(図1(a)参照)。
n型不純物を含んだInPからなる活性層22がエピタ
キシャル成長される。この活性層22の不純物濃度は5
×1017/cm3 であり、厚さは1000オングストロ
ームである(図1(a)参照)。
【0020】次に、この活性層22上にリソグラフィ技
術を用いてゲート電極パターンが形成され、この電極パ
ターン上に耐熱性のある金属、例えばMo/Au金属が
蒸着される。電極金属蒸着後、電極パターンがリフトオ
フされ、ゲート電極23が形成される(同図(b)参
照)。
術を用いてゲート電極パターンが形成され、この電極パ
ターン上に耐熱性のある金属、例えばMo/Au金属が
蒸着される。電極金属蒸着後、電極パターンがリフトオ
フされ、ゲート電極23が形成される(同図(b)参
照)。
【0021】次に、基板全面に絶縁膜24が堆積され
る。この絶縁膜24は、ゲート電極23の一部にオーバ
ーラップし、ドレイン領域を覆う形状にパターニングさ
れる。次に、このパターニングされた絶縁膜24をマス
クにして、As元素が活性層22にイオン注入される。
続いて、注入したAs元素を格子の中へ入れるため、6
00℃の温度で10秒間の熱処理が行われる。この熱処
理により、注入したAs元素はゲート電極23の下部へ
拡散し、添加層25が形成される。この添加層25の材
料組成はInAsXP1-Xと示され、ゲート電極23下部
におけるAs濃度は上記の熱処理によってドレイン側に
向かって徐々に低く形成される(同図(c)参照)。な
お、活性層22にAs元素を含ませるのに、熱拡散法を
用いてもよい。
る。この絶縁膜24は、ゲート電極23の一部にオーバ
ーラップし、ドレイン領域を覆う形状にパターニングさ
れる。次に、このパターニングされた絶縁膜24をマス
クにして、As元素が活性層22にイオン注入される。
続いて、注入したAs元素を格子の中へ入れるため、6
00℃の温度で10秒間の熱処理が行われる。この熱処
理により、注入したAs元素はゲート電極23の下部へ
拡散し、添加層25が形成される。この添加層25の材
料組成はInAsXP1-Xと示され、ゲート電極23下部
におけるAs濃度は上記の熱処理によってドレイン側に
向かって徐々に低く形成される(同図(c)参照)。な
お、活性層22にAs元素を含ませるのに、熱拡散法を
用いてもよい。
【0022】次に、絶縁膜24が除去された後、添加層
25にオーミック接触したソース電極26が形成され、
活性層22にオーミック接触したドレイン電極27が形
成される。この結果、MESFETが完成する(同図
(d)参照)。
25にオーミック接触したソース電極26が形成され、
活性層22にオーミック接触したドレイン電極27が形
成される。この結果、MESFETが完成する(同図
(d)参照)。
【0023】上記本実施例におけるチャネル層におい
て、電子移動度が高く、エネルギギャップが小さくなる
のはソース側の添加層25に限られ、ゲート電極23下
の活性層22のエネルギギャップは、ショットキ障壁の
高さが十分な整流効果を呈する程度の大きさに形成され
る。従って、本実施例によるMESFETは、室温にお
いて十分動作可能なFETとしての基本的な特性を具備
している。しかも、ドレイン耐圧は高く維持される。
て、電子移動度が高く、エネルギギャップが小さくなる
のはソース側の添加層25に限られ、ゲート電極23下
の活性層22のエネルギギャップは、ショットキ障壁の
高さが十分な整流効果を呈する程度の大きさに形成され
る。従って、本実施例によるMESFETは、室温にお
いて十分動作可能なFETとしての基本的な特性を具備
している。しかも、ドレイン耐圧は高く維持される。
【0024】また、InAsx P1-x からなる添加層2
5とInPからなる活性層22との界面における材料組
成は、上述のように、図2(a)に示すように徐々に変
化する。もし、添加層25と活性層22との界面におい
てAs濃度xが急変すると、電流チャネルに沿った同図
(b)に示す伝導帯のエネルギバンドには不連続が現れ
る。この不連続は、添加層25のエネルギバンドと活性
層22のエネルギバンドとの間に生じるエネルギ差に起
因するものである。しかし、本実施例においてはAs濃
度xは徐々に変化するため、電流チャネルに沿った伝導
帯のエネルギバンドは同図(c)に示すように形成さ
れ、不連続は生じない。従って、電流チャネルを形成す
るキャリアはスムーズに添加層25および活性層22間
を輸送される。
5とInPからなる活性層22との界面における材料組
成は、上述のように、図2(a)に示すように徐々に変
化する。もし、添加層25と活性層22との界面におい
てAs濃度xが急変すると、電流チャネルに沿った同図
(b)に示す伝導帯のエネルギバンドには不連続が現れ
る。この不連続は、添加層25のエネルギバンドと活性
層22のエネルギバンドとの間に生じるエネルギ差に起
因するものである。しかし、本実施例においてはAs濃
度xは徐々に変化するため、電流チャネルに沿った伝導
帯のエネルギバンドは同図(c)に示すように形成さ
れ、不連続は生じない。従って、電流チャネルを形成す
るキャリアはスムーズに添加層25および活性層22間
を輸送される。
【0025】また、ソース側においてチャネル層を形成
する添加層25は、低電界の電子移動度μが約6000
cm2 /V・sと高いInAsx P1-x 材料によって形
成される。このため、電子速度v=μEはソース側にお
いて電界強度Eが低くても速くなる。このことはソース
抵抗Rsが低減されることをも意味する。また、ドレイ
ン側においてチャネル層を形成する活性層22はInP
材料によって形成され、飽和電子速度vs が3.0×1
07 cm/sとソース側のInAsx P1-x 材料よりも
高い。このため、キャリアである電子は高電界になるド
レイン側において、高い飽和電子速度vs で走行する。
この結果、添加層25および活性層22によって構成さ
れるチャネル層を走行する電子の走行時間は総体的に短
くなる。従って、FETの相互コンダクタンスgm は大
きくなって電流駆動能力は向上し、また、電流遮断周波
数ft は高くなる。
する添加層25は、低電界の電子移動度μが約6000
cm2 /V・sと高いInAsx P1-x 材料によって形
成される。このため、電子速度v=μEはソース側にお
いて電界強度Eが低くても速くなる。このことはソース
抵抗Rsが低減されることをも意味する。また、ドレイ
ン側においてチャネル層を形成する活性層22はInP
材料によって形成され、飽和電子速度vs が3.0×1
07 cm/sとソース側のInAsx P1-x 材料よりも
高い。このため、キャリアである電子は高電界になるド
レイン側において、高い飽和電子速度vs で走行する。
この結果、添加層25および活性層22によって構成さ
れるチャネル層を走行する電子の走行時間は総体的に短
くなる。従って、FETの相互コンダクタンスgm は大
きくなって電流駆動能力は向上し、また、電流遮断周波
数ft は高くなる。
【0026】また、上記実施例の説明においては、飽和
電子速度が高いInP材料を用いて活性層22を形成
し、この活性層22のドレイン側をマスクしてAs元素
をソース側に添加し、InAsx P1-x からなる電子移
動の高い添加層25を形成したが、次のようにして本発
明によるFETを形成してもよい。
電子速度が高いInP材料を用いて活性層22を形成
し、この活性層22のドレイン側をマスクしてAs元素
をソース側に添加し、InAsx P1-x からなる電子移
動の高い添加層25を形成したが、次のようにして本発
明によるFETを形成してもよい。
【0027】すなわち、図3の工程断面図に示す本発明
の第2の実施例による製造方法によっても、上記実施例
と同様な高速FETが形成される。この第2の実施例に
よる製造方法においては、まず、半絶縁性InP半導体
基板31上に低電界電子移動度の高いInXGa1-XAs
からなる活性層32が形成される。そして、この活性層
32上に耐熱性の高い金属からなるゲート電極33が形
成され、ソース領域側が絶縁膜34によって覆われる。
次に、この絶縁膜34をマスクとしてP元素がドレイン
領域にイオン注入され、注入後に熱処理が行われてIn
XGa1-XAsYP1-Yからなる飽和電子速度の高い添加層
35が形成される(図3(a)参照)。なお、上記実施
例と同様に、この添加層35は熱拡散法によって形成し
てもよい。
の第2の実施例による製造方法によっても、上記実施例
と同様な高速FETが形成される。この第2の実施例に
よる製造方法においては、まず、半絶縁性InP半導体
基板31上に低電界電子移動度の高いInXGa1-XAs
からなる活性層32が形成される。そして、この活性層
32上に耐熱性の高い金属からなるゲート電極33が形
成され、ソース領域側が絶縁膜34によって覆われる。
次に、この絶縁膜34をマスクとしてP元素がドレイン
領域にイオン注入され、注入後に熱処理が行われてIn
XGa1-XAsYP1-Yからなる飽和電子速度の高い添加層
35が形成される(図3(a)参照)。なお、上記実施
例と同様に、この添加層35は熱拡散法によって形成し
てもよい。
【0028】次に、絶縁膜34が除去された後、活性層
32にオーミック接触してソース電極36が形成され、
添加層35にオーミック接触してドレイン電極37が形
成される。この結果、MESFETが完成する(同図
(b)参照)。
32にオーミック接触してソース電極36が形成され、
添加層35にオーミック接触してドレイン電極37が形
成される。この結果、MESFETが完成する(同図
(b)参照)。
【0029】この第2の実施例のように、低電界電子移
動度の高いInx Ga1-x As材料からなる活性層32
を形成し、この活性層32のソース側をマスクしてP元
素をドレイン側にイオン注入し、Inx Ga1-x Asy
P1-y からなる飽和電子速度の高い添加層35を形成し
ても、上記実施例と同様な効果が奏される。つまり、本
実施例においても、ショットキ障壁はFET性能を満足
する高さに形成され、ドレイン耐圧は高く維持される。
また、活性層32と添加層35との間においてP元素濃
度は徐々に変化し、伝導帯エネルギバンドに不連続部分
は形成されない。従って、キャリアである電子は電流チ
ャネルをスムーズに輸送され、電流駆動能力が高く、電
流遮断周波数が高い高速FETが提供される。
動度の高いInx Ga1-x As材料からなる活性層32
を形成し、この活性層32のソース側をマスクしてP元
素をドレイン側にイオン注入し、Inx Ga1-x Asy
P1-y からなる飽和電子速度の高い添加層35を形成し
ても、上記実施例と同様な効果が奏される。つまり、本
実施例においても、ショットキ障壁はFET性能を満足
する高さに形成され、ドレイン耐圧は高く維持される。
また、活性層32と添加層35との間においてP元素濃
度は徐々に変化し、伝導帯エネルギバンドに不連続部分
は形成されない。従って、キャリアである電子は電流チ
ャネルをスムーズに輸送され、電流駆動能力が高く、電
流遮断周波数が高い高速FETが提供される。
【0030】なお、本発明は上記各実施例に限定される
ものではなく、図4に示すように、ソースS側に電子移
動度の高い組成材料を用い、ドレインD側に飽和電子速
度の高い組成材料を用いてチャネル層を構成するもので
あればよい。このようにキャリアの移動方向に異なる組
成材料を用いてチャネル層を形成することにより、高性
能な高速FETが提供される。
ものではなく、図4に示すように、ソースS側に電子移
動度の高い組成材料を用い、ドレインD側に飽和電子速
度の高い組成材料を用いてチャネル層を構成するもので
あればよい。このようにキャリアの移動方向に異なる組
成材料を用いてチャネル層を形成することにより、高性
能な高速FETが提供される。
【0031】
【発明の効果】以上説明したように本発明によれば、移
動度が高くエネルギギャップが小さくなるのはソース側
のチャネル層に限られ、ゲート電極下のチャネル層のエ
ネルギギャップは、ショットキ障壁の高さが十分な整流
効果を呈する程度の大きさに形成される。このため、キ
ャリア移動度の高い材料を用いてチャネル層を形成して
も、FETとしての基本的な性能が具備され、また、ド
レイン耐圧も高く保たれる。
動度が高くエネルギギャップが小さくなるのはソース側
のチャネル層に限られ、ゲート電極下のチャネル層のエ
ネルギギャップは、ショットキ障壁の高さが十分な整流
効果を呈する程度の大きさに形成される。このため、キ
ャリア移動度の高い材料を用いてチャネル層を形成して
も、FETとしての基本的な性能が具備され、また、ド
レイン耐圧も高く保たれる。
【0032】また、ソース側のチャネル層はキャリア移
動度の高い材料組成によって形成されるため、低電界に
おいてもキャリアの走行速度は速くなる。また、ドレイ
ン側のチャネル層はソース側のチャネル層よりもキャリ
アの飽和速度が高い材料組成によって形成されるため、
高電界においてキャリアは高い飽和速度で走行する。ま
た、キャリアの移動方向にチャネル層の材料組成は徐々
に変化し、キャリアの移動方向に沿ったエネルギバンド
に不連続が生じなくなり、キャリアはスムーズに輸送さ
れる。このため、低電界においてキャリアの移動度が高
く、高電界においてキャリアの飽和速度が高い相反する
特性を満足するチャネル層が形成され、電流駆動能力が
高く遮断周波数の高い高性能なFETが提供される。
動度の高い材料組成によって形成されるため、低電界に
おいてもキャリアの走行速度は速くなる。また、ドレイ
ン側のチャネル層はソース側のチャネル層よりもキャリ
アの飽和速度が高い材料組成によって形成されるため、
高電界においてキャリアは高い飽和速度で走行する。ま
た、キャリアの移動方向にチャネル層の材料組成は徐々
に変化し、キャリアの移動方向に沿ったエネルギバンド
に不連続が生じなくなり、キャリアはスムーズに輸送さ
れる。このため、低電界においてキャリアの移動度が高
く、高電界においてキャリアの飽和速度が高い相反する
特性を満足するチャネル層が形成され、電流駆動能力が
高く遮断周波数の高い高性能なFETが提供される。
【0033】従って、本発明は超高速デバイスや超高周
波で使用される電子デバイスのチャネル形成に適用する
と特に効果的である。
波で使用される電子デバイスのチャネル形成に適用する
と特に効果的である。
【図1】本発明の一実施例によるFETの製造方法を示
す工程断面図である。
す工程断面図である。
【図2】一実施例により製造されたFETのチャネル部
におけるエネルギバンド構造を示す図である。
におけるエネルギバンド構造を示す図である。
【図3】本発明の他の実施例によるFETの製造方法を
示す工程断面図である。
示す工程断面図である。
【図4】本発明によるFETの一般的な構造を示す図で
ある。
ある。
【図5】従来のFETの構造を示す断面図である。
【図6】一般的なFETのチャネル層内の電界分布を示
すグラフである。
すグラフである。
【図7】GaAs材料、InP材料のそれぞれを用いて
チャネル層を構成した場合における電界強度と電子速度
との各関係を示すグラフである。
チャネル層を構成した場合における電界強度と電子速度
との各関係を示すグラフである。
【図8】電子移動度の高い材料を用いてチャネル層を形
成した場合に得られるI−V特性を示すグラフである。
成した場合に得られるI−V特性を示すグラフである。
21…班絶縁性GaAs半導体基板、22…活性層、2
3…ゲート電極、24…絶縁膜、25…添加層、26…
ソース電極、27…ドレイン電極。
3…ゲート電極、24…絶縁膜、25…添加層、26…
ソース電極、27…ドレイン電極。
Claims (4)
- 【請求項1】 キャリアの移動方向に異なる材料組成で
チャネル層が形成されている電界効果トランジスタであ
って、 該チャネル層のドレイン側は、該チャネル層のソース側
の材料組成によるキャリア飽和速度よりも高いキャリア
飽和速度を示す材料組成によって形成され、 該チャネル層のソース側は、所定値よりも小さい低電界
において該チャネル層のドレイン側の材料組成のキャリ
ア移動度より高いキャリア移動度を示す材料組成によっ
て形成され、 前記所定値は、該チャネル層のソース側の材料組成によ
るキャリア移動度の電界依存性におけるピーク値に対応
する電界であり、該チャネル層のドレイン側の材料組成と該チャネル層の
ソース側の材料組成との組合せは、InPとInAs X
P 1−X との組合せ、または、In X Ga 1−X As Y
P 1−Y とIn Z Ga 1−Z Asとの組合せである、電
界効果トランジスタ。 - 【請求項2】 請求項1記載の電界効果トランジスタの
製造方法であって、 キャリアの飽和速度が高い材料組成を用いて半導体基板
にチャネル層を形成する工程と、 このチャネル層のドレイン側をマスクして所定元素をソ
ース側のチャネル層に添加してソース側のチャネル層を
キャリア移動度が高い材料組成にする工程とを備えた電
界効果トランジスタの製造方法。 - 【請求項3】 請求項1記載の電界効果トランジスタの
製造方法であって、 キャリア移動度の高い材料組成を用いて半導体基板にチ
ャネル層を形成する工程と、 このチャネル層のソース側をマスクして所定元素をドレ
イン側のチャネル層に添加してドレイン側のチャネル層
をキャリアの飽和速度が高い材料組成にする工程とを備
えた電界効果トランジスタの製造方法。 - 【請求項4】 チャネル層への所定元素の添加はイオン
注入法により行われ、注入後に熱処理を行うことを特徴
とする請求項2または請求項3記載の電界効果トランジ
スタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01873193A JP3493205B2 (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01873193A JP3493205B2 (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06232177A JPH06232177A (ja) | 1994-08-19 |
JP3493205B2 true JP3493205B2 (ja) | 2004-02-03 |
Family
ID=11979820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01873193A Expired - Fee Related JP3493205B2 (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3493205B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4126953B2 (ja) * | 2002-04-30 | 2008-07-30 | 住友電気工業株式会社 | 半導体エピタキシャルウエハの耐圧測定方法 |
-
1993
- 1993-02-05 JP JP01873193A patent/JP3493205B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06232177A (ja) | 1994-08-19 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |