JPH06232177A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH06232177A JPH06232177A JP1873193A JP1873193A JPH06232177A JP H06232177 A JPH06232177 A JP H06232177A JP 1873193 A JP1873193 A JP 1873193A JP 1873193 A JP1873193 A JP 1873193A JP H06232177 A JPH06232177 A JP H06232177A
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- layer
- material composition
- drain
- carrier
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Abstract
(57)【要約】
【目的】 高速で高性能なＦＥＴおよびその製造方法を
提供する。 【構成】 ソース側のチャネル層は電子移動度の高いＩ
ｎＡｓx Ｐ1-x 材料からなる添加層２５によって形成さ
れている。ドレイン側のチャネル層はソース側のチャネ
ル層よりも飽和電子速度が高いＩｎＰ材料からなる活性
層２２によって形成されている。すなわち、チャネル層
は電子の移動方向に異なる材料組成で形成されている。
提供する。 【構成】 ソース側のチャネル層は電子移動度の高いＩ
ｎＡｓx Ｐ1-x 材料からなる添加層２５によって形成さ
れている。ドレイン側のチャネル層はソース側のチャネ
ル層よりも飽和電子速度が高いＩｎＰ材料からなる活性
層２２によって形成されている。すなわち、チャネル層
は電子の移動方向に異なる材料組成で形成されている。
Description
【０００１】
【産業上の利用分野】本発明は高速で動作する電界効果
トランジスタ（ＦＥＴ）およびその製造方法に関するも
のである。
トランジスタ（ＦＥＴ）およびその製造方法に関するも
のである。
【０００２】
【従来の技術】従来、高速動作をするＦＥＴには、例え
ば、図５（ａ）に示すＧａＡｓＭＥＳＦＥＴ（ショット
キ型電界効果トランジスタ）がある。ＧａＡｓ半導体基
板１上には不純物を含んだＧａＡｓからなるチャネル層
２が形成されており、このチャネル層２上にゲート電極
３、ソース電極４およびドレイン電極５が形成されてい
る。
ば、図５（ａ）に示すＧａＡｓＭＥＳＦＥＴ（ショット
キ型電界効果トランジスタ）がある。ＧａＡｓ半導体基
板１上には不純物を含んだＧａＡｓからなるチャネル層
２が形成されており、このチャネル層２上にゲート電極
３、ソース電極４およびドレイン電極５が形成されてい
る。
【０００３】また、同図（ｂ）に示すＡｌＧａＡｓ／Ｇ
ａＡｓ系ＨＥＭＴ（高電子移動度トランジスタ）は、超
高速動作をするＦＥＴとして用いられている。ＧａＡｓ
半導体基板６上にはアンドープのＧａＡｓ層７が形成さ
れており、このＧａＡｓ層７上にはｎ−ＡｌＧａＡｓ層
８が電子供給層として形成されている。このｎ−ＡｌＧ
ａＡｓ層８上には、ゲート電極９，ソース電極１０およ
びドレイン電極１１が形成されている。アンドープＧａ
Ａｓ層７には点線で図示される２次元電子ガスが生じ
る。
ａＡｓ系ＨＥＭＴ（高電子移動度トランジスタ）は、超
高速動作をするＦＥＴとして用いられている。ＧａＡｓ
半導体基板６上にはアンドープのＧａＡｓ層７が形成さ
れており、このＧａＡｓ層７上にはｎ−ＡｌＧａＡｓ層
８が電子供給層として形成されている。このｎ−ＡｌＧ
ａＡｓ層８上には、ゲート電極９，ソース電極１０およ
びドレイン電極１１が形成されている。アンドープＧａ
Ａｓ層７には点線で図示される２次元電子ガスが生じ
る。
【０００４】また、同図（ｃ）に示すＡｌＩｎＡｓ／Ｉ
ｎＧａＡｓ系ＨＥＭＴもある。ＩｎＰ半導体基板１２上
にはＡｌＩｎＡｓからなるバッファ層１３が形成されて
おり、このバッファ層１３上にはアンドープＩｎＧａＡ
ｓ層１４が形成されている。さらに、このアンドープＩ
ｎＧａＡｓ層１４上には電子供給層としてｎ−ＡｌＩｎ
Ａｓ層１５が形成されている。このｎ−ＡｌＩｎＡｓ層
１５上には、ゲート電極１６，ソース電極１７およびド
レイン電極１８が形成されている。アンドープＩｎＧａ
Ａｓ層１４には点線で図示される２次元電子ガスが生じ
る
ｎＧａＡｓ系ＨＥＭＴもある。ＩｎＰ半導体基板１２上
にはＡｌＩｎＡｓからなるバッファ層１３が形成されて
おり、このバッファ層１３上にはアンドープＩｎＧａＡ
ｓ層１４が形成されている。さらに、このアンドープＩ
ｎＧａＡｓ層１４上には電子供給層としてｎ−ＡｌＩｎ
Ａｓ層１５が形成されている。このｎ−ＡｌＩｎＡｓ層
１５上には、ゲート電極１６，ソース電極１７およびド
レイン電極１８が形成されている。アンドープＩｎＧａ
Ａｓ層１４には点線で図示される２次元電子ガスが生じ
る
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のいずれのＦＥＴも、電流チャネルが形成される半導
体層は一の種類の半導体材料組成によって形成されてい
るため、以下の不都合を生じる。
来のいずれのＦＥＴも、電流チャネルが形成される半導
体層は一の種類の半導体材料組成によって形成されてい
るため、以下の不都合を生じる。
【０００６】ＦＥＴのチャネル内の電界分布は図６に示
される。同図に示すグラフの横軸はチャネル形成方向に
沿った距離ｘ、縦軸は電界強度Ｅを表しており、この電
界分布は同グラフの上方に示される電極形成位置にほぼ
対応して描かれている。同図から、ソースＳ側では電界
強度Ｅは低く、ドレインＤ側では電界強度Ｅが高くなっ
ていることが理解される。一般的にゲート長が短くなる
につれ、チャネルに形成される高電界領域の占める割合
は大きくなり、ドレインＤ側の電界強度Ｅはますます高
くなる。従って、ＦＥＴ特性は、電界強度の低いソース
Ｓ側ではキャリアの移動度に支配される傾向があり、電
界強度の高いドレインＤ側ではキャリアの飽和速度に支
配される傾向がある。このため、チャネル材料として
は、低電界においてキャリアの移動度が高く、高電界に
おいてキャリアの飽和速度が高い材料が最適である。
される。同図に示すグラフの横軸はチャネル形成方向に
沿った距離ｘ、縦軸は電界強度Ｅを表しており、この電
界分布は同グラフの上方に示される電極形成位置にほぼ
対応して描かれている。同図から、ソースＳ側では電界
強度Ｅは低く、ドレインＤ側では電界強度Ｅが高くなっ
ていることが理解される。一般的にゲート長が短くなる
につれ、チャネルに形成される高電界領域の占める割合
は大きくなり、ドレインＤ側の電界強度Ｅはますます高
くなる。従って、ＦＥＴ特性は、電界強度の低いソース
Ｓ側ではキャリアの移動度に支配される傾向があり、電
界強度の高いドレインＤ側ではキャリアの飽和速度に支
配される傾向がある。このため、チャネル材料として
は、低電界においてキャリアの移動度が高く、高電界に
おいてキャリアの飽和速度が高い材料が最適である。
【０００７】しかし、高速ＦＥＴのチャネル材料として
多く用いられるＧａＡｓ材料やＩｎＰ材料の電界強度変
化に対する電子速度変化は図７のグラフに示されるもの
となっている。同グラフの横軸は電界強度Ｅ、縦軸は電
子速度ｖ［ｃｍ／ｓ］を表し、ＧａＡｓ材料の特性は実
線、ＩｎＰ材料の特性は点線で示されている。同グラフ
に示されるように、ＧａＡｓ材料は低電界においてＩｎ
Ｐ材料よりも電子速度が高くて移動度は高いが、高電界
における飽和電子速度はＩｎＰ材料よりも低い。逆に、
ＩｎＰ材料は低電界においてＧａＡｓ材料よりも電子速
度が低くて移動度は低いが、高電界における飽和電子速
度はＧａＡｓ材料よりも高い。
多く用いられるＧａＡｓ材料やＩｎＰ材料の電界強度変
化に対する電子速度変化は図７のグラフに示されるもの
となっている。同グラフの横軸は電界強度Ｅ、縦軸は電
子速度ｖ［ｃｍ／ｓ］を表し、ＧａＡｓ材料の特性は実
線、ＩｎＰ材料の特性は点線で示されている。同グラフ
に示されるように、ＧａＡｓ材料は低電界においてＩｎ
Ｐ材料よりも電子速度が高くて移動度は高いが、高電界
における飽和電子速度はＩｎＰ材料よりも低い。逆に、
ＩｎＰ材料は低電界においてＧａＡｓ材料よりも電子速
度が低くて移動度は低いが、高電界における飽和電子速
度はＧａＡｓ材料よりも高い。
【０００８】従って、前述した従来の各ＦＥＴにおいて
は、電流チャネルが形成される半導体層はＧａＡｓ材料
やＩｎＰ材料といった一の種類の半導体材料によって形
成されているため、低電界においてキャリアの移動度が
高く、高電界においてキャリアの飽和速度が高い相反す
る特性を満たすことが出来ない。
は、電流チャネルが形成される半導体層はＧａＡｓ材料
やＩｎＰ材料といった一の種類の半導体材料によって形
成されているため、低電界においてキャリアの移動度が
高く、高電界においてキャリアの飽和速度が高い相反す
る特性を満たすことが出来ない。
【０００９】また、キャリア移動度の高い半導体材料は
一般にエネルギギャップの小さな材料によって得られる
が、このようなエネルギギャップの小さな材料を用いて
ＦＥＴを形成すると、満足な特性を有するＦＥＴは得ら
れない。例えば、図５（ｃ）に示すｎ−ＡｌＩｎＡｓ／
ＩｎＧａＡｓ系ＨＥＭＴにあっては、２次元電子ガスが
生じるアンドープＩｎＧａＡｓ層１４はエネルギギャッ
プが小さい材料によって形成されている。このようにエ
ネルギギャップの小さな半導体材料を用いてチャネル層
を形成すると、電界強度が高くなるドレイン側で電子の
衝突電離が生じる。このため、図８（ａ）に示すように
Ｉ−Ｖ特性にキンク（不連続点）を起こしたりする。こ
こで、同図のグラフの横軸はドレイン電圧Ｖｄ［Ｖ］、
縦軸はドレイン電流Ｉｄを示している。また、エネルギ
ギャップの小さな半導体材料を用いてチャネル層を形成
すると、十分なドレイン耐圧が得られない。
一般にエネルギギャップの小さな材料によって得られる
が、このようなエネルギギャップの小さな材料を用いて
ＦＥＴを形成すると、満足な特性を有するＦＥＴは得ら
れない。例えば、図５（ｃ）に示すｎ−ＡｌＩｎＡｓ／
ＩｎＧａＡｓ系ＨＥＭＴにあっては、２次元電子ガスが
生じるアンドープＩｎＧａＡｓ層１４はエネルギギャッ
プが小さい材料によって形成されている。このようにエ
ネルギギャップの小さな半導体材料を用いてチャネル層
を形成すると、電界強度が高くなるドレイン側で電子の
衝突電離が生じる。このため、図８（ａ）に示すように
Ｉ−Ｖ特性にキンク（不連続点）を起こしたりする。こ
こで、同図のグラフの横軸はドレイン電圧Ｖｄ［Ｖ］、
縦軸はドレイン電流Ｉｄを示している。また、エネルギ
ギャップの小さな半導体材料を用いてチャネル層を形成
すると、十分なドレイン耐圧が得られない。
【００１０】また、ＩｎＡｓによってチャネル層が形成
されたＭＥＳＦＥＴにあっては、ＩｎＡｓの電子移動度
が３００００ｃｍ2 ／Ｖ・ｓと極めて高いが、ＩｎＡｓ
のエネルギギャップは０．３６ｅＶしかない。このた
め、ＩｎＡｓＦＥＴのショットキ障壁は十分に高くなら
ず、Ｉ−Ｖ特性は図８（ｂ）に示されるものとなって十
分な整流効果が得られず、室温においてＦＥＴとして満
足な動作をしない。従って、このようなＦＥＴはまだ実
用化に至っていない。
されたＭＥＳＦＥＴにあっては、ＩｎＡｓの電子移動度
が３００００ｃｍ2 ／Ｖ・ｓと極めて高いが、ＩｎＡｓ
のエネルギギャップは０．３６ｅＶしかない。このた
め、ＩｎＡｓＦＥＴのショットキ障壁は十分に高くなら
ず、Ｉ−Ｖ特性は図８（ｂ）に示されるものとなって十
分な整流効果が得られず、室温においてＦＥＴとして満
足な動作をしない。従って、このようなＦＥＴはまだ実
用化に至っていない。
【００１１】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、ソース側のチャネル
層はキャリア移動度の高い材料組成によって形成され、
ドレイン側のチャネル層はソース側のチャネル層よりも
キャリアの飽和速度が高い材料組成によって形成され、
キャリアの移動方向に異なる材料組成でチャネル層が形
成されていることを特徴とするものである。
を解消するためになされたもので、ソース側のチャネル
層はキャリア移動度の高い材料組成によって形成され、
ドレイン側のチャネル層はソース側のチャネル層よりも
キャリアの飽和速度が高い材料組成によって形成され、
キャリアの移動方向に異なる材料組成でチャネル層が形
成されていることを特徴とするものである。
【００１２】また、キャリアの飽和速度が高い材料組成
を用いて半導体基板にチャネル層を形成する工程と、こ
のチャネル層のドレイン側をマスクして所定元素をソー
ス側のチャネル層に添加してソース側のチャネル層をキ
ャリア移動度が高い材料組成にする工程とを備えてＦＥ
Ｔを製造するものである。
を用いて半導体基板にチャネル層を形成する工程と、こ
のチャネル層のドレイン側をマスクして所定元素をソー
ス側のチャネル層に添加してソース側のチャネル層をキ
ャリア移動度が高い材料組成にする工程とを備えてＦＥ
Ｔを製造するものである。
【００１３】また、キャリア移動度の高い材料組成を用
いて半導体基板にチャネル層を形成する工程と、このチ
ャネル層のソース側をマスクして所定元素をドレイン側
のチャネル層に添加してドレイン側のチャネル層をキャ
リアの飽和速度が高い材料組成にする工程とを備えてＦ
ＥＴを製造するものである。
いて半導体基板にチャネル層を形成する工程と、このチ
ャネル層のソース側をマスクして所定元素をドレイン側
のチャネル層に添加してドレイン側のチャネル層をキャ
リアの飽和速度が高い材料組成にする工程とを備えてＦ
ＥＴを製造するものである。
【００１４】また、チャネル層への所定元素の添加はイ
オン注入法により行われ、注入後に熱処理が行われる。
または、気相輸送法を用いた熱拡散によって行われる。
オン注入法により行われ、注入後に熱処理が行われる。
または、気相輸送法を用いた熱拡散によって行われる。
【００１５】
【作用】移動度が高くエネルギギャップが小さくなるの
はソース側のチャネル層に限られ、ゲート電極下のチャ
ネル層のエネルギギャップは、ショットキ障壁の高さが
十分な整流効果を呈する程度の大きさに形成される。
はソース側のチャネル層に限られ、ゲート電極下のチャ
ネル層のエネルギギャップは、ショットキ障壁の高さが
十分な整流効果を呈する程度の大きさに形成される。
【００１６】また、ソース側のチャネル層はキャリア移
動度の高い材料組成によって形成されるため、低電界に
おいてもキャリアの走行速度は速くなる。また、ドレイ
ン側のチャネル層はソース側のチャネル層よりもキャリ
アの飽和速度が高い材料組成によって形成されるため、
高電界においてキャリアは高い飽和速度で走行する。
動度の高い材料組成によって形成されるため、低電界に
おいてもキャリアの走行速度は速くなる。また、ドレイ
ン側のチャネル層はソース側のチャネル層よりもキャリ
アの飽和速度が高い材料組成によって形成されるため、
高電界においてキャリアは高い飽和速度で走行する。
【００１７】また、チャネル層への所定元素の添加が、
イオン注入法およびその後の熱処理によって、または気
相輸送法を用いた熱拡散によって行われることにより、
キャリアの移動方向にチャネル層の材料組成は徐々に変
化し、キャリアの移動方向に沿ったエネルギバンドに不
連続が生じなくなり、キャリアはスムーズに輸送され
る。
イオン注入法およびその後の熱処理によって、または気
相輸送法を用いた熱拡散によって行われることにより、
キャリアの移動方向にチャネル層の材料組成は徐々に変
化し、キャリアの移動方向に沿ったエネルギバンドに不
連続が生じなくなり、キャリアはスムーズに輸送され
る。
【００１８】
【実施例】図１は本発明の一実施例によるＦＥＴの製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【００１９】まず、半絶縁性ＩｎＰ半導体基板２１上に
ｎ型不純物を含んだＩｎＰからなる活性層２２がエピタ
キシャル成長される。この活性層２２の不純物濃度は５
×１０17／ｃｍ3 であり、厚さは１０００オングストロ
ームである（図１（ａ）参照）。
ｎ型不純物を含んだＩｎＰからなる活性層２２がエピタ
キシャル成長される。この活性層２２の不純物濃度は５
×１０17／ｃｍ3 であり、厚さは１０００オングストロ
ームである（図１（ａ）参照）。
【００２０】次に、この活性層２２上にリソグラフィ技
術を用いてゲート電極パターンが形成され、この電極パ
ターン上に耐熱性のある金属、例えばＭｏ／Ａｕ金属が
蒸着される。電極金属蒸着後、電極パターンがリフトオ
フされ、ゲート電極２３が形成される（同図（ｂ）参
照）。
術を用いてゲート電極パターンが形成され、この電極パ
ターン上に耐熱性のある金属、例えばＭｏ／Ａｕ金属が
蒸着される。電極金属蒸着後、電極パターンがリフトオ
フされ、ゲート電極２３が形成される（同図（ｂ）参
照）。
【００２１】次に、基板全面に絶縁膜２４が堆積され
る。この絶縁膜２４は、ゲート電極２３の一部にオーバ
ーラップし、ドレイン領域を覆う形状にパターニングさ
れる。次に、このパターニングされた絶縁膜２４をマス
クとして、Ａｓ元素が活性層２２にイオン注入される。
続いて、注入したＡｓ元素を格子の中に入れるため、６
００℃の温度で１０秒間の熱処理が行われる。この熱処
理により、注入したＡｓ元素はゲート電極２３の下部へ
拡散し、添加層２５が形成される。この添加層２５の材
料組成はＩｎＡｓx Ｐ1-x と示され、ゲート電極２３下
部におけるＡｓ濃度ｘは上記の熱処理によってドレイン
側に向かって徐々に低く形成される（同図（ｃ）参
照）。なお、活性層２２にＡｓ元素を含ませるのに、気
相輸送法を用いた熱拡散法を使用してもよい。
る。この絶縁膜２４は、ゲート電極２３の一部にオーバ
ーラップし、ドレイン領域を覆う形状にパターニングさ
れる。次に、このパターニングされた絶縁膜２４をマス
クとして、Ａｓ元素が活性層２２にイオン注入される。
続いて、注入したＡｓ元素を格子の中に入れるため、６
００℃の温度で１０秒間の熱処理が行われる。この熱処
理により、注入したＡｓ元素はゲート電極２３の下部へ
拡散し、添加層２５が形成される。この添加層２５の材
料組成はＩｎＡｓx Ｐ1-x と示され、ゲート電極２３下
部におけるＡｓ濃度ｘは上記の熱処理によってドレイン
側に向かって徐々に低く形成される（同図（ｃ）参
照）。なお、活性層２２にＡｓ元素を含ませるのに、気
相輸送法を用いた熱拡散法を使用してもよい。
【００２２】次に、絶縁膜２４が除去された後、添加層
２５にオーミック接触したソース電極２６が形成され、
活性層２２にオーミック接触したドレイン電極２７が形
成される。この結果、ＭＥＳＦＥＴが完成する（同図
（ｄ）参照）。
２５にオーミック接触したソース電極２６が形成され、
活性層２２にオーミック接触したドレイン電極２７が形
成される。この結果、ＭＥＳＦＥＴが完成する（同図
（ｄ）参照）。
【００２３】上記本実施例におけるチャネル層におい
て、電子移動度が高く、エネルギギャップが小さくなる
のはソース側の添加層２５に限られ、ゲート電極２３下
の活性層２２のエネルギギャップは、ショットキ障壁の
高さが十分な整流効果を呈する程度の大きさに形成され
る。従って、本実施例によるＭＥＳＦＥＴは、室温にお
いて十分動作可能なＦＥＴとしての基本的な特性を具備
している。しかも、ドレイン耐圧は高く維持される。
て、電子移動度が高く、エネルギギャップが小さくなる
のはソース側の添加層２５に限られ、ゲート電極２３下
の活性層２２のエネルギギャップは、ショットキ障壁の
高さが十分な整流効果を呈する程度の大きさに形成され
る。従って、本実施例によるＭＥＳＦＥＴは、室温にお
いて十分動作可能なＦＥＴとしての基本的な特性を具備
している。しかも、ドレイン耐圧は高く維持される。
【００２４】また、ＩｎＡｓx Ｐ1-x からなる添加層２
５とＩｎＰからなる活性層２２との界面における材料組
成は、上述のように、図２（ａ）に示すように徐々に変
化する。もし、添加層２５と活性層２２との界面におい
てＡｓ濃度ｘが急変すると、電流チャネルに沿った同図
（ｂ）に示す伝導帯のエネルギバンドには不連続が現れ
る。この不連続は、添加層２５のエネルギバンドと活性
層２２のエネルギバンドとの間に生じるエネルギ差に起
因するものである。しかし、本実施例においてはＡｓ濃
度ｘは徐々に変化するため、電流チャネルに沿った伝導
帯のエネルギバンドは同図（ｃ）に示すように形成さ
れ、不連続は生じない。従って、電流チャネルを形成す
るキャリアはスムーズに添加層２５および活性層２２間
を輸送される。
５とＩｎＰからなる活性層２２との界面における材料組
成は、上述のように、図２（ａ）に示すように徐々に変
化する。もし、添加層２５と活性層２２との界面におい
てＡｓ濃度ｘが急変すると、電流チャネルに沿った同図
（ｂ）に示す伝導帯のエネルギバンドには不連続が現れ
る。この不連続は、添加層２５のエネルギバンドと活性
層２２のエネルギバンドとの間に生じるエネルギ差に起
因するものである。しかし、本実施例においてはＡｓ濃
度ｘは徐々に変化するため、電流チャネルに沿った伝導
帯のエネルギバンドは同図（ｃ）に示すように形成さ
れ、不連続は生じない。従って、電流チャネルを形成す
るキャリアはスムーズに添加層２５および活性層２２間
を輸送される。
【００２５】また、ソース側においてチャネル層を形成
する添加層２５は、低電界の電子移動度μが約６０００
ｃｍ2 ／Ｖ・ｓと高いＩｎＡｓx Ｐ1-x 材料によって形
成される。このため、電子速度ｖ＝μＥはソース側にお
いて電界強度Ｅが低くても速くなる。このことはソース
抵抗Ｒｓが低減されることをも意味する。また、ドレイ
ン側においてチャネル層を形成する活性層２２はＩｎＰ
材料によって形成され、飽和電子速度ｖs が３．０×１
０7 ｃｍ／ｓとソース側のＩｎＡｓx Ｐ1-x 材料よりも
高い。このため、キャリアである電子は高電界になるド
レイン側において、高い飽和電子速度ｖs で走行する。
この結果、添加層２５および活性層２２によって構成さ
れるチャネル層を走行する電子の走行時間は総体的に短
くなる。従って、ＦＥＴの相互コンダクタンスｇm は大
きくなって電流駆動能力は向上し、また、電流遮断周波
数ｆt は高くなる。
する添加層２５は、低電界の電子移動度μが約６０００
ｃｍ2 ／Ｖ・ｓと高いＩｎＡｓx Ｐ1-x 材料によって形
成される。このため、電子速度ｖ＝μＥはソース側にお
いて電界強度Ｅが低くても速くなる。このことはソース
抵抗Ｒｓが低減されることをも意味する。また、ドレイ
ン側においてチャネル層を形成する活性層２２はＩｎＰ
材料によって形成され、飽和電子速度ｖs が３．０×１
０7 ｃｍ／ｓとソース側のＩｎＡｓx Ｐ1-x 材料よりも
高い。このため、キャリアである電子は高電界になるド
レイン側において、高い飽和電子速度ｖs で走行する。
この結果、添加層２５および活性層２２によって構成さ
れるチャネル層を走行する電子の走行時間は総体的に短
くなる。従って、ＦＥＴの相互コンダクタンスｇm は大
きくなって電流駆動能力は向上し、また、電流遮断周波
数ｆt は高くなる。
【００２６】また、上記実施例の説明においては、飽和
電子速度が高いＩｎＰ材料を用いて活性層２２を形成
し、この活性層２２のドレイン側をマスクしてＡｓ元素
をソース側に添加し、ＩｎＡｓx Ｐ1-x からなる電子移
動の高い添加層２５を形成したが、次のようにして本発
明によるＦＥＴを形成してもよい。
電子速度が高いＩｎＰ材料を用いて活性層２２を形成
し、この活性層２２のドレイン側をマスクしてＡｓ元素
をソース側に添加し、ＩｎＡｓx Ｐ1-x からなる電子移
動の高い添加層２５を形成したが、次のようにして本発
明によるＦＥＴを形成してもよい。
【００２７】すなわち、図３の工程断面図に示す本発明
の第２の実施例による製造方法によっても、上記実施例
と同様な高速ＦＥＴが形成される。この第２の実施例に
よる製造方法においては、まず、半絶縁性ＩｎＰ半導体
基板３１上に低電界電子移動度の高いＩｎx Ｇａ1-x Ａ
ｓからなる活性層３２が形成される。そして、この活性
層３２上に耐熱性の高い金属からなるゲート電極３３が
形成され、ソース領域側が絶縁膜３４によって覆われ
る。次に、この絶縁膜３４をマスクとしてＰ元素がドレ
イン領域にイオン注入され、注入後に熱処理が行われて
Ｉｎx Ｇａ1-x Ａｓy Ｐ1-y からなる飽和電子速度の高
い添加層３５が形成される（図３（ａ）参照）。なお、
上記実施例と同様に、この添加層３５は気相輸送法を用
いた熱拡散法によって形成しても良い。
の第２の実施例による製造方法によっても、上記実施例
と同様な高速ＦＥＴが形成される。この第２の実施例に
よる製造方法においては、まず、半絶縁性ＩｎＰ半導体
基板３１上に低電界電子移動度の高いＩｎx Ｇａ1-x Ａ
ｓからなる活性層３２が形成される。そして、この活性
層３２上に耐熱性の高い金属からなるゲート電極３３が
形成され、ソース領域側が絶縁膜３４によって覆われ
る。次に、この絶縁膜３４をマスクとしてＰ元素がドレ
イン領域にイオン注入され、注入後に熱処理が行われて
Ｉｎx Ｇａ1-x Ａｓy Ｐ1-y からなる飽和電子速度の高
い添加層３５が形成される（図３（ａ）参照）。なお、
上記実施例と同様に、この添加層３５は気相輸送法を用
いた熱拡散法によって形成しても良い。
【００２８】次に、絶縁膜３４が除去された後、活性層
３２にオーミック接触してソース電極３６が形成され、
添加層３５にオーミック接触してドレイン電極３７が形
成される。この結果、ＭＥＳＦＥＴが完成する（同図
（ｂ）参照）。
３２にオーミック接触してソース電極３６が形成され、
添加層３５にオーミック接触してドレイン電極３７が形
成される。この結果、ＭＥＳＦＥＴが完成する（同図
（ｂ）参照）。
【００２９】この第２の実施例のように、低電界電子移
動度の高いＩｎx Ｇａ1-x Ａｓ材料からなる活性層３２
を形成し、この活性層３２のソース側をマスクしてＰ元
素をドレイン側にイオン注入し、Ｉｎx Ｇａ1-x Ａｓy
Ｐ1-y からなる飽和電子速度の高い添加層３５を形成し
ても、上記実施例と同様な効果が奏される。つまり、本
実施例においても、ショットキ障壁はＦＥＴ性能を満足
する高さに形成され、ドレイン耐圧は高く維持される。
また、活性層３２と添加層３５との間においてＰ元素濃
度は徐々に変化し、伝導帯エネルギバンドに不連続部分
は形成されない。従って、キャリアである電子は電流チ
ャネルをスムーズに輸送され、電流駆動能力が高く、電
流遮断周波数が高い高速ＦＥＴが提供される。
動度の高いＩｎx Ｇａ1-x Ａｓ材料からなる活性層３２
を形成し、この活性層３２のソース側をマスクしてＰ元
素をドレイン側にイオン注入し、Ｉｎx Ｇａ1-x Ａｓy
Ｐ1-y からなる飽和電子速度の高い添加層３５を形成し
ても、上記実施例と同様な効果が奏される。つまり、本
実施例においても、ショットキ障壁はＦＥＴ性能を満足
する高さに形成され、ドレイン耐圧は高く維持される。
また、活性層３２と添加層３５との間においてＰ元素濃
度は徐々に変化し、伝導帯エネルギバンドに不連続部分
は形成されない。従って、キャリアである電子は電流チ
ャネルをスムーズに輸送され、電流駆動能力が高く、電
流遮断周波数が高い高速ＦＥＴが提供される。
【００３０】なお、本発明は上記各実施例に限定される
ものではなく、図４に示すように、ソースＳ側に電子移
動度の高い組成材料を用い、ドレインＤ側に飽和電子速
度の高い組成材料を用いてチャネル層を構成するもので
あればよい。このようにキャリアの移動方向に異なる組
成材料を用いてチャネル層を形成することにより、高性
能な高速ＦＥＴが提供される。
ものではなく、図４に示すように、ソースＳ側に電子移
動度の高い組成材料を用い、ドレインＤ側に飽和電子速
度の高い組成材料を用いてチャネル層を構成するもので
あればよい。このようにキャリアの移動方向に異なる組
成材料を用いてチャネル層を形成することにより、高性
能な高速ＦＥＴが提供される。
【００３１】
【発明の効果】以上説明したように本発明によれば、移
動度が高くエネルギギャップが小さくなるのはソース側
のチャネル層に限られ、ゲート電極下のチャネル層のエ
ネルギギャップは、ショットキ障壁の高さが十分な整流
効果を呈する程度の大きさに形成される。このため、キ
ャリア移動度の高い材料を用いてチャネル層を形成して
も、ＦＥＴとしての基本的な性能が具備され、また、ド
レイン耐圧も高く保たれる。
動度が高くエネルギギャップが小さくなるのはソース側
のチャネル層に限られ、ゲート電極下のチャネル層のエ
ネルギギャップは、ショットキ障壁の高さが十分な整流
効果を呈する程度の大きさに形成される。このため、キ
ャリア移動度の高い材料を用いてチャネル層を形成して
も、ＦＥＴとしての基本的な性能が具備され、また、ド
レイン耐圧も高く保たれる。
【００３２】また、ソース側のチャネル層はキャリア移
動度の高い材料組成によって形成されるため、低電界に
おいてもキャリアの走行速度は速くなる。また、ドレイ
ン側のチャネル層はソース側のチャネル層よりもキャリ
アの飽和速度が高い材料組成によって形成されるため、
高電界においてキャリアは高い飽和速度で走行する。ま
た、キャリアの移動方向にチャネル層の材料組成は徐々
に変化し、キャリアの移動方向に沿ったエネルギバンド
に不連続が生じなくなり、キャリアはスムーズに輸送さ
れる。このため、低電界においてキャリアの移動度が高
く、高電界においてキャリアの飽和速度が高い相反する
特性を満足するチャネル層が形成され、電流駆動能力が
高く遮断周波数の高い高性能なＦＥＴが提供される。
動度の高い材料組成によって形成されるため、低電界に
おいてもキャリアの走行速度は速くなる。また、ドレイ
ン側のチャネル層はソース側のチャネル層よりもキャリ
アの飽和速度が高い材料組成によって形成されるため、
高電界においてキャリアは高い飽和速度で走行する。ま
た、キャリアの移動方向にチャネル層の材料組成は徐々
に変化し、キャリアの移動方向に沿ったエネルギバンド
に不連続が生じなくなり、キャリアはスムーズに輸送さ
れる。このため、低電界においてキャリアの移動度が高
く、高電界においてキャリアの飽和速度が高い相反する
特性を満足するチャネル層が形成され、電流駆動能力が
高く遮断周波数の高い高性能なＦＥＴが提供される。
【００３３】従って、本発明は超高速デバイスや超高周
波で使用される電子デバイスのチャネル形成に適用する
と特に効果的である。
波で使用される電子デバイスのチャネル形成に適用する
と特に効果的である。
【図１】本発明の一実施例によるＦＥＴの製造方法を示
す工程断面図である。
す工程断面図である。
【図２】一実施例により製造されたＦＥＴのチャネル部
におけるエネルギバンド構造を示す図である。
におけるエネルギバンド構造を示す図である。
【図３】本発明の他の実施例によるＦＥＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図４】本発明によるＦＥＴの一般的な構造を示す図で
ある。
ある。
【図５】従来のＦＥＴの構造を示す断面図である。
【図６】一般的なＦＥＴのチャネル層内の電界分布を示
すグラフである。
すグラフである。
【図７】ＧａＡｓ材料、ＩｎＰ材料のそれぞれを用いて
チャネル層を構成した場合における電界強度と電子速度
との各関係を示すグラフである。
チャネル層を構成した場合における電界強度と電子速度
との各関係を示すグラフである。
【図８】電子移動度の高い材料を用いてチャネル層を形
成した場合に得られるＩ−Ｖ特性を示すグラフである。
成した場合に得られるＩ−Ｖ特性を示すグラフである。
２１…班絶縁性ＧａＡｓ半導体基板、２２…活性層、２
３…ゲート電極、２４…絶縁膜、２５…添加層、２６…
ソース電極、２７…ドレイン電極。
３…ゲート電極、２４…絶縁膜、２５…添加層、２６…
ソース電極、２７…ドレイン電極。
Claims (5)
- 【請求項１】 ソース側のチャネル層はキャリア移動度
の高い材料組成によって形成され、ドレイン側のチャネ
ル層はソース側のチャネル層よりもキャリアの飽和速度
が高い材料組成によって形成され、キャリアの移動方向
に異なる材料組成でチャネル層が形成されていることを
特徴とする電界効果トランジスタ。 - 【請求項２】 キャリアの飽和速度が高い材料組成を用
いて半導体基板にチャネル層を形成する工程と、このチ
ャネル層のドレイン側をマスクして所定元素をソース側
のチャネル層に添加してソース側のチャネル層をキャリ
ア移動度が高い材料組成にする工程とを備えた請求項１
記載の電界効果トランジスタの製造方法。 - 【請求項３】 キャリア移動度の高い材料組成を用いて
半導体基板にチャネル層を形成する工程と、このチャネ
ル層のソース側をマスクして所定元素をドレイン側のチ
ャネル層に添加してドレイン側のチャネル層をキャリア
の飽和速度が高い材料組成にする工程とを備えた請求項
１記載の電界効果トランジスタの製造方法。 - 【請求項４】 チャネル層への所定元素の添加はイオン
注入法により行われ、注入後に熱処理を行うことを特徴
とする請求項２または請求項３記載の電界効果トランジ
スタの製造方法。 - 【請求項５】 チャネル層への所定元素の添加は気相輸
送法を用いた熱拡散によって行われることを特徴とする
請求項２または請求項３記載の電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01873193A JP3493205B2 (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01873193A JP3493205B2 (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232177A true JPH06232177A (ja) | 1994-08-19 |
| JP3493205B2 JP3493205B2 (ja) | 2004-02-03 |
Family
ID=11979820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01873193A Expired - Fee Related JP3493205B2 (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3493205B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003094223A1 (fr) * | 2002-04-30 | 2003-11-13 | Sumitomo Electric Industries, Ltd. | Procede de mesure de la tension de resistance d'une plaquette a semiconducteurs epitaxiale et plaquette a semiconducteurs epitaxiale |
-
1993
- 1993-02-05 JP JP01873193A patent/JP3493205B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003094223A1 (fr) * | 2002-04-30 | 2003-11-13 | Sumitomo Electric Industries, Ltd. | Procede de mesure de la tension de resistance d'une plaquette a semiconducteurs epitaxiale et plaquette a semiconducteurs epitaxiale |
| EP1503408A1 (en) * | 2002-04-30 | 2005-02-02 | Sumitomo Electric Industries, Ltd. | Method for measuring withstand voltage of semiconductor epitaxial wafer and semiconductor epitaxial wafer |
| CN1295772C (zh) * | 2002-04-30 | 2007-01-17 | 住友电气工业株式会社 | 用于测量半导体外延晶片耐受电压的方法和半导体外延晶片 |
| US7195937B2 (en) | 2002-04-30 | 2007-03-27 | Sumitomo Electric Industries, Ltd. | Method for measuring withstand voltage of semiconductor epitaxial wafer and semiconductor epitaxial wafer |
| EP1503408A4 (en) * | 2002-04-30 | 2009-08-12 | Sumitomo Electric Industries | METHOD FOR MEASURING RESISTANCE VOLTAGE OF EPITAXIAL SEMICONDUCTOR WAFER AND EPITAXIAL SEMICONDUCTOR WAFER |
| KR100955368B1 (ko) * | 2002-04-30 | 2010-04-29 | 스미토모덴키고교가부시키가이샤 | 반도체에피택셜웨이퍼의 내압측정방법 및반도체에피택셜웨이퍼 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3493205B2 (ja) | 2004-02-03 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |