JPH04271129A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
- Publication number
- JPH04271129A JPH04271129A JP3294491A JP3294491A JPH04271129A JP H04271129 A JPH04271129 A JP H04271129A JP 3294491 A JP3294491 A JP 3294491A JP 3294491 A JP3294491 A JP 3294491A JP H04271129 A JPH04271129 A JP H04271129A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- doped
- semiconductor layer
- inalas
- heterojunction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 10
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims abstract description 26
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 230000005533 two-dimensional electron gas Effects 0.000 abstract description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合電界効果ト
ランジスタに関する。
ランジスタに関する。
【０００２】
【従来の技術】衛星放送受信システムの需要が高まる中
、この重要部分を占める超低雑音の電界効果トランジス
タ、特に、ヘテロ接合を利用した電界効果トランジスタ
（ヘテロ接合ＦＥＴ）の性能向上が求められている。 ヘテロ接合ＦＥＴの性能向上には、ゲート長の短縮、相
互コンダクイタンスの増大等が必須の要件である。
、この重要部分を占める超低雑音の電界効果トランジス
タ、特に、ヘテロ接合を利用した電界効果トランジスタ
（ヘテロ接合ＦＥＴ）の性能向上が求められている。 ヘテロ接合ＦＥＴの性能向上には、ゲート長の短縮、相
互コンダクイタンスの増大等が必須の要件である。
【０００３】相互コンダクタンスを増大するために、ヘ
テロ接合ＦＥＴを構成する一要素である電子供給層にＳ
ｉのアトミックプレ−ナドーピング層を設け、２次元電
子ガスの濃度を増大する手法が提案されている（Ｊ．Ａ
ｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．５３，Ｎｏ．６，Ｊｕｎ
ｅ １９８２ ｐ．４４１１−４４１５参照。）。
テロ接合ＦＥＴを構成する一要素である電子供給層にＳ
ｉのアトミックプレ−ナドーピング層を設け、２次元電
子ガスの濃度を増大する手法が提案されている（Ｊ．Ａ
ｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．５３，Ｎｏ．６，Ｊｕｎ
ｅ １９８２ ｐ．４４１１−４４１５参照。）。
【０００４】図２は、この手法を利用した従来のヘテロ
接合ＦＥＴの概略断面図であり、同図により、以下にそ
の製造方法を説明する。
接合ＦＥＴの概略断面図であり、同図により、以下にそ
の製造方法を説明する。
【０００５】まず、半絶縁性ＧａＡｓ基板２１上に、分
子線エピタキシ（ＭＢＥ）技術により、ノンド−プＧａ
Ａｓ層２２を８０００Åの厚さまで成長させ、該ノンド
−プＧａＡｓ層２２上にノンド−プＩｎＧａＡｓ層（Ｉ
ｎ組成比０．１５）２３を１５０Åの厚さまで成長させ
、次に、ノンド−プＩｎＧａＡｓ層２３上にノンド−プ
ＡｌＧａＡｓ層（Ａｌ組成比０．２２）２４を７０Åの
厚さまで成長させ、このノンド−プＡｌＧａＡｓ層２４
上にＳｉのアトミックプレ−ナドーピング層（例えば、
Ｓｉ濃度６×１０１２ｃｍ−３）２５を成長させ、該ア
トミックプレ−ナドーピング層２５上にノンド−プＡｌ
ＧａＡｓ層２６を２３０Åの厚さまで成長させ、該ノン
ド−プＡｌＧａＡｓ層２６上にＳｉド−プＧａＡｓ層（
Ｓｉ濃度３×１０１８ｃｍ−３）２７を８００Åの厚さ
まで成長させる。
子線エピタキシ（ＭＢＥ）技術により、ノンド−プＧａ
Ａｓ層２２を８０００Åの厚さまで成長させ、該ノンド
−プＧａＡｓ層２２上にノンド−プＩｎＧａＡｓ層（Ｉ
ｎ組成比０．１５）２３を１５０Åの厚さまで成長させ
、次に、ノンド−プＩｎＧａＡｓ層２３上にノンド−プ
ＡｌＧａＡｓ層（Ａｌ組成比０．２２）２４を７０Åの
厚さまで成長させ、このノンド−プＡｌＧａＡｓ層２４
上にＳｉのアトミックプレ−ナドーピング層（例えば、
Ｓｉ濃度６×１０１２ｃｍ−３）２５を成長させ、該ア
トミックプレ−ナドーピング層２５上にノンド−プＡｌ
ＧａＡｓ層２６を２３０Åの厚さまで成長させ、該ノン
ド−プＡｌＧａＡｓ層２６上にＳｉド−プＧａＡｓ層（
Ｓｉ濃度３×１０１８ｃｍ−３）２７を８００Åの厚さ
まで成長させる。
【０００６】その後、このようにして形成されたヘテロ
エピタキシャル基板上にＡｕ・Ｇｅ／Ｎｉ等からなるオ
−ミック金属を蒸着し、リフトオフ法によりソース電極
形成部及びドレイン電極形成部に該金属を残し、合金化
を行い、オ−ミック領域をＳｉド−プＧａＡｓ層２７、
ノンド−プＡｌＧａＡｓ層２６、アトミックプレ−ナド
ーピング層２５、ノンド−プＡｌＧａＡｓ層２４、ノン
ド−プＩｎＧａＡｓ層２３内に貫通させてソース電極２
８及びドレイン電極２９を形成する。
エピタキシャル基板上にＡｕ・Ｇｅ／Ｎｉ等からなるオ
−ミック金属を蒸着し、リフトオフ法によりソース電極
形成部及びドレイン電極形成部に該金属を残し、合金化
を行い、オ−ミック領域をＳｉド−プＧａＡｓ層２７、
ノンド−プＡｌＧａＡｓ層２６、アトミックプレ−ナド
ーピング層２５、ノンド−プＡｌＧａＡｓ層２４、ノン
ド−プＩｎＧａＡｓ層２３内に貫通させてソース電極２
８及びドレイン電極２９を形成する。
【０００７】ソース電極２８及びドレイン電極２９間の
Ｓｉド−プＧａＡｓ層２７を一部除去し、ノンド−プＡ
ｌＧａＡｓ層２６を露出させ、この露出したノンド−プ
ＡｌＧａＡｓ層２６上にゲート電極３０を形成する。こ
のゲート電極３０は、ＡｌあるいはＴｉ／Ｐｔ／Ａｕ等
の金属をリフトオフ法によりソース電極２８及びドレイ
ン電極２９間のノンド−プＡｌＧａＡｓ層２６上に選択
的に被着することにより形成される。
Ｓｉド−プＧａＡｓ層２７を一部除去し、ノンド−プＡ
ｌＧａＡｓ層２６を露出させ、この露出したノンド−プ
ＡｌＧａＡｓ層２６上にゲート電極３０を形成する。こ
のゲート電極３０は、ＡｌあるいはＴｉ／Ｐｔ／Ａｕ等
の金属をリフトオフ法によりソース電極２８及びドレイ
ン電極２９間のノンド−プＡｌＧａＡｓ層２６上に選択
的に被着することにより形成される。
【０００８】上述した如き製造方法により作製されたヘ
テロ接合ＦＥＴにおいては、ノンド−プＡｌＧａＡｓ層
２４とノンド−プＩｎＧａＡｓ層２３とのヘテロ接合界
面のノンド−プＩｎＧａＡｓ層２３側に２次元電子ガス
が形成される。アトミックプレ−ナドーピング層２５が
、ゲート電極３０のショットキバリア及びノンド−プＡ
ｌＧａＡｓ層２４とノンド−プＩｎＧａＡｓ層２３の電
子親和力の差により空乏化し、正のイオン化不純物によ
り、該ヘテロ接合界面に負電荷を持つ電子が誘起され、
２次元電子ガスが形成される。
テロ接合ＦＥＴにおいては、ノンド−プＡｌＧａＡｓ層
２４とノンド−プＩｎＧａＡｓ層２３とのヘテロ接合界
面のノンド−プＩｎＧａＡｓ層２３側に２次元電子ガス
が形成される。アトミックプレ−ナドーピング層２５が
、ゲート電極３０のショットキバリア及びノンド−プＡ
ｌＧａＡｓ層２４とノンド−プＩｎＧａＡｓ層２３の電
子親和力の差により空乏化し、正のイオン化不純物によ
り、該ヘテロ接合界面に負電荷を持つ電子が誘起され、
２次元電子ガスが形成される。
【０００９】ゲート電極３０の電界効果により、２次元
電子ガスを走行する電子を制御することができる、すな
わち、図２に示す装置はトランジスタ動作を行う。
電子ガスを走行する電子を制御することができる、すな
わち、図２に示す装置はトランジスタ動作を行う。
【００１０】
【発明が解決しようとする課題】上記ヘテロ接合ＦＥＴ
においては、アトミックプレ−ナドーピング層２５のキ
ャリア濃度が６×１０１２ｃｍ−３を超えると、該ＦＥ
Ｔの表面に荒れが生じるが故に、キャリア濃度の限界は
前記値に規制されている。さらに、ＤＸセンターと一般
的に呼ばれる電子トラップの存在により電子の活性化率
が低下し、これにより、アトミックプレ−ナドーピング
層２５のキャリア濃度を上げても、これに対応して２次
元電子ガス濃度を増大することができない。
においては、アトミックプレ−ナドーピング層２５のキ
ャリア濃度が６×１０１２ｃｍ−３を超えると、該ＦＥ
Ｔの表面に荒れが生じるが故に、キャリア濃度の限界は
前記値に規制されている。さらに、ＤＸセンターと一般
的に呼ばれる電子トラップの存在により電子の活性化率
が低下し、これにより、アトミックプレ−ナドーピング
層２５のキャリア濃度を上げても、これに対応して２次
元電子ガス濃度を増大することができない。
【００１１】本発明は上述の事情に鑑みて為されたもの
であり、２次元電子ガスの増大、すなわち、相互コンダ
クタンスを増大したヘテロ接合ＦＥＴを提供することを
目的とする。
であり、２次元電子ガスの増大、すなわち、相互コンダ
クタンスを増大したヘテロ接合ＦＥＴを提供することを
目的とする。
【００１２】
【課題を解決するための手段】本発明は、第１の半導体
層と、この第１の半導体層上に配置され、且つ、内部に
アトミックプレ−ナドーピング層を有するＩｎＡｌＡｓ
層と、このＩｎＡｌＡｓ層上に配置された前記第１の半
導体層よりも電子親和力が小さい第２の半導体層と、こ
の第２の半導体層上に配置された制御電極及び入出力電
極とを備えたことを特徴とするヘテロ接合電界効果トラ
ンジスタである。
層と、この第１の半導体層上に配置され、且つ、内部に
アトミックプレ−ナドーピング層を有するＩｎＡｌＡｓ
層と、このＩｎＡｌＡｓ層上に配置された前記第１の半
導体層よりも電子親和力が小さい第２の半導体層と、こ
の第２の半導体層上に配置された制御電極及び入出力電
極とを備えたことを特徴とするヘテロ接合電界効果トラ
ンジスタである。
【００１３】
【作用】本発明によれば、ＩｎＡｌＡｓ層の方がＡｌＧ
ａＡｓ層よりもドーピングの限界が高く（ＡｌＧａＡｓ
層の場合は、約６×１０１８ｃｍ−３、ＩｎＡｌＡｓ層
の場合は、約１０×１０１８ｃｍ−３）、及び、高キャ
リア濃度時のキャリアの活性化率が高いので、２次元電
子ガス濃度が増大、すなわち、ヘテロ接合ＦＥＴにおい
ては、相互コンダクタンスが増大する。
ａＡｓ層よりもドーピングの限界が高く（ＡｌＧａＡｓ
層の場合は、約６×１０１８ｃｍ−３、ＩｎＡｌＡｓ層
の場合は、約１０×１０１８ｃｍ−３）、及び、高キャ
リア濃度時のキャリアの活性化率が高いので、２次元電
子ガス濃度が増大、すなわち、ヘテロ接合ＦＥＴにおい
ては、相互コンダクタンスが増大する。
【００１４】
【実施例】図１は、本発明の一実施例のヘテロ接合ＦＥ
Ｔの概略断面図であり、同図により、以下にその製造方
法を説明する。
Ｔの概略断面図であり、同図により、以下にその製造方
法を説明する。
【００１５】まず、半絶縁性ＧａＡｓ基板１上に、分子
線エピタキシ（ＭＢＥ）技術により、ノンド−プＧａＡ
ｓ層２を８０００Åの厚さまで成長させ、該ノンド−プ
ＧａＡｓ層２上に第１の半導体層としてノンド−プＩｎ
ＧａＡｓ層（Ｉｎ組成比０．１５）３を１５０Åの厚さ
まで成長させ、次に、ノンド−プＩｎＧａＡｓ層３上に
ノンド−プＡｌＧａＡｓ層（Ａｌ組成比０．２２）４を
成長させ、このノンド−プＡｌＧａＡｓ層４上にＩｎＡ
ｌＡｓ層５を成長させ、このＩｎＡｌＡｓ層５上にＳｉ
のアトミックプレ−ナドーピング層（膜厚は、Ｓｉの１
原子層の厚さに相当する）６を形成させ、該アトミック
プレ−ナドーピング層６上にＩｎＡｌＡｓ層７を成長さ
せ、該ＩｎＡｌＡｓ層７上にノンド−プＩｎＧａＡｓ層
３よりも電子親和力の小さい第２の半導体層としてノン
ド−プＡｌＧａＡｓ層８を２３０Åの厚さまで成長させ
、該ノンド−プＡｌＧａＡｓ層８上にＳｉド−プＧａＡ
ｓ層（Ｓｉ濃度３×１０１８ｃｍ−３）９を８００Åの
厚さまで成長させる。
線エピタキシ（ＭＢＥ）技術により、ノンド−プＧａＡ
ｓ層２を８０００Åの厚さまで成長させ、該ノンド−プ
ＧａＡｓ層２上に第１の半導体層としてノンド−プＩｎ
ＧａＡｓ層（Ｉｎ組成比０．１５）３を１５０Åの厚さ
まで成長させ、次に、ノンド−プＩｎＧａＡｓ層３上に
ノンド−プＡｌＧａＡｓ層（Ａｌ組成比０．２２）４を
成長させ、このノンド−プＡｌＧａＡｓ層４上にＩｎＡ
ｌＡｓ層５を成長させ、このＩｎＡｌＡｓ層５上にＳｉ
のアトミックプレ−ナドーピング層（膜厚は、Ｓｉの１
原子層の厚さに相当する）６を形成させ、該アトミック
プレ−ナドーピング層６上にＩｎＡｌＡｓ層７を成長さ
せ、該ＩｎＡｌＡｓ層７上にノンド−プＩｎＧａＡｓ層
３よりも電子親和力の小さい第２の半導体層としてノン
ド−プＡｌＧａＡｓ層８を２３０Åの厚さまで成長させ
、該ノンド−プＡｌＧａＡｓ層８上にＳｉド−プＧａＡ
ｓ層（Ｓｉ濃度３×１０１８ｃｍ−３）９を８００Åの
厚さまで成長させる。
【００１６】その後、このようにして形成されたヘテロ
エピタキシャル基板上にＡｕ・Ｇｅ／Ｎｉ等からなるオ
−ミック金属を蒸着し、リフトオフ法によりソース電極
形成部及びドレイン電極形成部に該金属を残し、合金化
を行い、オ−ミック領域をＳｉド−プＧａＡｓ９、ノン
ド−プＡｌＧａＡｓ８、ＩｎＡｌＡｓ層７、アトミック
プレ−ナドーピング層６、ＩｎＡｌＡｓ層５、ノンド−
プＡｌＧａＡｓ層４、ノンド−プＩｎＧａＡｓ層３内に
貫通させてソース電極１０及びドレイン電極１１を形成
する。
エピタキシャル基板上にＡｕ・Ｇｅ／Ｎｉ等からなるオ
−ミック金属を蒸着し、リフトオフ法によりソース電極
形成部及びドレイン電極形成部に該金属を残し、合金化
を行い、オ−ミック領域をＳｉド−プＧａＡｓ９、ノン
ド−プＡｌＧａＡｓ８、ＩｎＡｌＡｓ層７、アトミック
プレ−ナドーピング層６、ＩｎＡｌＡｓ層５、ノンド−
プＡｌＧａＡｓ層４、ノンド−プＩｎＧａＡｓ層３内に
貫通させてソース電極１０及びドレイン電極１１を形成
する。
【００１７】ソース電極１０及びドレイン電極１１間の
Ｓｉド−プＧａＡｓ層９を一部除去し、ノンド−プＡｌ
ＧａＡｓ層８を露出させ、この露出したノンド−プＡｌ
ＧａＡｓ層８上にゲート電極１２を形成する。このゲー
ト電極１２は、ＡｌあるいはＴｉ／Ｐｔ／Ａｕ等の金属
をリフトオフ法によりソース電極１０及びドレイン電極
１１間のノンド−プＡｌＧａＡｓ層８上に選択的に被着
することにより形成される。
Ｓｉド−プＧａＡｓ層９を一部除去し、ノンド−プＡｌ
ＧａＡｓ層８を露出させ、この露出したノンド−プＡｌ
ＧａＡｓ層８上にゲート電極１２を形成する。このゲー
ト電極１２は、ＡｌあるいはＴｉ／Ｐｔ／Ａｕ等の金属
をリフトオフ法によりソース電極１０及びドレイン電極
１１間のノンド−プＡｌＧａＡｓ層８上に選択的に被着
することにより形成される。
【００１８】上述した如き製造方法により作製されたヘ
テロ接合ＦＥＴにおいては、ノンド−プＡｌＧａＡｓ４
とノンド−プＩｎＧａＡｓ層３とのヘテロ接合界面のノ
ンド−プＩｎＧａＡｓ層３側に２次元電子ガスが形成さ
れる。アトミックプレ−ナドーピング層６が、ゲート電
極１２のショットキバリア及びノンド−プＡｌＧａＡｓ
層４とノンド−プＩｎＧａＡｓ層３の電子親和力の差に
より空乏化し、正のイオン化不純物により、該ヘテロ接
合界面に負電荷を持つ電子が誘起され、２次元電子ガス
が形成される。
テロ接合ＦＥＴにおいては、ノンド−プＡｌＧａＡｓ４
とノンド−プＩｎＧａＡｓ層３とのヘテロ接合界面のノ
ンド−プＩｎＧａＡｓ層３側に２次元電子ガスが形成さ
れる。アトミックプレ−ナドーピング層６が、ゲート電
極１２のショットキバリア及びノンド−プＡｌＧａＡｓ
層４とノンド−プＩｎＧａＡｓ層３の電子親和力の差に
より空乏化し、正のイオン化不純物により、該ヘテロ接
合界面に負電荷を持つ電子が誘起され、２次元電子ガス
が形成される。
【００１９】このヘテロ接合ＦＥＴの伝導体エネルギバ
ンド図を図３に示す。図中の値は計算により求めた概略
値である。
ンド図を図３に示す。図中の値は計算により求めた概略
値である。
【００２０】ゲート電極１２の電界効果により、２次元
電子ガスを走行する電子を制御することができる、すな
わち、図１に示す装置はトランジスタ動作を行う。
電子ガスを走行する電子を制御することができる、すな
わち、図１に示す装置はトランジスタ動作を行う。
【００２１】上述のヘテロ接合ＦＥＴにおいて、ノンド
−プＡｌＧａＡｓ層４、ＩｎＡｌＡｓ層５、７の諸条件
を各種変化させて、具体的にいうと、ＩｎＡｌＡｓ層５
、７のＩｎ組成比（Ｘ）、ＩｎＡｌＡｓ層５と７の合計
膜厚（Ｙ）、ノンド−プＡｌＧａＡｓ層４の膜厚（Ｚ）
、及び、アトミックプレ−ナドーピング層６の濃度を変
化させた場合の２次元電子ガス濃度（Ｎｓ）と電子移動
度（μＨ ）を計測した。尚、本実施例では、アトミッ
クプレ−ナドーピング層６の位置は、ＩｎＡｌＡｓ層５
と７を総合して考えた場合の中間位置、すなわち、Ｉｎ
ＡｌＡｓ層５、７は同膜厚になるようにし、さらに、ア
トミックプレ−ナドーピング層６を２次元電子ガスから
分離することを目的として、アトミックプレ−ナドーピ
ング層６はヘテロ界面から約７０Å離れた部位に位置す
るようにしたが、アトミックプレ−ナドーピング層６の
位置は任意であり、また、アトミックプレ−ナドーピン
グ層６をヘテロ界面からどれだけ離すかは任意である（
ノンド−プＡｌＧａＡｓ層４はスペ−サ層として機能し
、これは適宜設ければよい。）。
−プＡｌＧａＡｓ層４、ＩｎＡｌＡｓ層５、７の諸条件
を各種変化させて、具体的にいうと、ＩｎＡｌＡｓ層５
、７のＩｎ組成比（Ｘ）、ＩｎＡｌＡｓ層５と７の合計
膜厚（Ｙ）、ノンド−プＡｌＧａＡｓ層４の膜厚（Ｚ）
、及び、アトミックプレ−ナドーピング層６の濃度を変
化させた場合の２次元電子ガス濃度（Ｎｓ）と電子移動
度（μＨ ）を計測した。尚、本実施例では、アトミッ
クプレ−ナドーピング層６の位置は、ＩｎＡｌＡｓ層５
と７を総合して考えた場合の中間位置、すなわち、Ｉｎ
ＡｌＡｓ層５、７は同膜厚になるようにし、さらに、ア
トミックプレ−ナドーピング層６を２次元電子ガスから
分離することを目的として、アトミックプレ−ナドーピ
ング層６はヘテロ界面から約７０Å離れた部位に位置す
るようにしたが、アトミックプレ−ナドーピング層６の
位置は任意であり、また、アトミックプレ−ナドーピン
グ層６をヘテロ界面からどれだけ離すかは任意である（
ノンド−プＡｌＧａＡｓ層４はスペ−サ層として機能し
、これは適宜設ければよい。）。
【００２２】アトミックプレ−ナドーピング層６、２５
のＳｉ濃度が６×１０１２ｃｍ−３の場合の計測結果は
以下のとおり。
のＳｉ濃度が６×１０１２ｃｍ−３の場合の計測結果は
以下のとおり。
【００２３】
【表１】
【００２４】アトミックプレ−ナドーピング層６、２５
のＳｉ濃度が７×１０１２ｃｍ−３の場合の計測結果は
以下のとおり。
のＳｉ濃度が７×１０１２ｃｍ−３の場合の計測結果は
以下のとおり。
【００２５】
【表２】
【００２６】上記から以下のことが理解できる。Ｂ１、
Ｃ１、Ｃ２、Ｅ１、Ｆ１、Ｆ２は、従来装置（Ａ、Ｄ）
に比して、μＨ は同等であるものの、Ｎｓについては
向上している。
Ｃ１、Ｃ２、Ｅ１、Ｆ１、Ｆ２は、従来装置（Ａ、Ｄ）
に比して、μＨ は同等であるものの、Ｎｓについては
向上している。
【００２７】Ｂ２、Ｂ３、Ｅ２、Ｅ３、Ｆ３は、従来装
置に比して、Ｎｓは大きく、若しくは同等になっている
ものの、μＨ が低下しているし、Ｃ３は、従来装置に
比して、Ｎｓ、μＨ とも低下している。これは２次元
電子ガス内を走行するべき電子がノンド−プＡｌＧａＡ
ｓよりもＩｎＡｌＡｓ層の方が電子親和力が大きいこと
に起因してＩｎＡｌＡｓ層５内に在留する、所謂、パラ
レルコンダクションが生じているため、あるいは、Ｉｎ
ＡｌＡｓ層とＡｌＧａＡｓ、ＧａＡｓとの格子定数の差
により転移が発生しているためと考えられる。従って、
ＩｎＡｌＡｓ層５と７の合計膜厚にはある許容限界（本
実施例で言うと、２０Å以下が望ましい）が存在する。
置に比して、Ｎｓは大きく、若しくは同等になっている
ものの、μＨ が低下しているし、Ｃ３は、従来装置に
比して、Ｎｓ、μＨ とも低下している。これは２次元
電子ガス内を走行するべき電子がノンド−プＡｌＧａＡ
ｓよりもＩｎＡｌＡｓ層の方が電子親和力が大きいこと
に起因してＩｎＡｌＡｓ層５内に在留する、所謂、パラ
レルコンダクションが生じているため、あるいは、Ｉｎ
ＡｌＡｓ層とＡｌＧａＡｓ、ＧａＡｓとの格子定数の差
により転移が発生しているためと考えられる。従って、
ＩｎＡｌＡｓ層５と７の合計膜厚にはある許容限界（本
実施例で言うと、２０Å以下が望ましい）が存在する。
【００２８】尚、本発明は、ＡｌＧａＡｓ／ＧａＡｓ系
のヘテロ接合ＦＥＴに適用可能であることは言うまでも
ない。
のヘテロ接合ＦＥＴに適用可能であることは言うまでも
ない。
【００２９】
【発明の効果】本発明のヘテロ接合ＦＥＴでは、第１の
半導体層と第２の半導体層間にアトミックプレ−ナドー
ピング層を有するＩｎＡｌＡｓ層を備えているため、従
来のそれに比して、２次元電子ガス濃度を著しく大きく
することができる、すなわち、相互コンダクタンスを著
しく大きくすることができる。
半導体層と第２の半導体層間にアトミックプレ−ナドー
ピング層を有するＩｎＡｌＡｓ層を備えているため、従
来のそれに比して、２次元電子ガス濃度を著しく大きく
することができる、すなわち、相互コンダクタンスを著
しく大きくすることができる。
【図１】本発明の一実施例のヘテロ接合ＦＥＴの概略断
面図である。
面図である。
【図２】従来のヘテロ接合ＦＥＴの概略断面図である。
【図３】本発明の一実施例のヘテロ接合ＦＥＴの伝導体
エネルギバンド図である。
エネルギバンド図である。
１ 半絶縁性ＧａＡｓ基板
２ ノンド−プＧａＡｓ層
３ ノンド−プＩｎＧａＡｓ層
４ ノンド−プＡｌＧａＡｓ層
５ ＩｎＡｌＡｓ層
６ アトミックプレ−ナドーピング層７ ＩｎＡｌ
Ａｓ層 ８ ノンド−プＡｌＧａＡｓ層 ９ Ｓｉド−プＧａＡｓ層 １０ ソース電極 １１ ドレイン電極 １２ ゲート電極
Ａｓ層 ８ ノンド−プＡｌＧａＡｓ層 ９ Ｓｉド−プＧａＡｓ層 １０ ソース電極 １１ ドレイン電極 １２ ゲート電極
Claims (3)
- 【請求項１】 第１の半導体層と、この第１の半導体
層上に配置され、且つ、内部にアトミックプレ−ナドー
ピング層を有するＩｎＡｌＡｓ層と、このＩｎＡｌＡｓ
層上に配置された前記第１の半導体層よりも電子親和力
が小さい第２の半導体層と、この第２の半導体層上に配
置された制御電極及び入出力電極とを備えたことを特徴
とするヘテロ接合電界効果トランジスタ。 - 【請求項２】 前記第１の半導体層と前記ＩｎＡｌＡ
ｓ層の間にスペ−サ層を備えたことを特徴とする請求項
１に記載のヘテロ接合電界効果トランジスタ。 - 【請求項３】 前記第１の半導体層はＩｎＧａＡｓ層
であり、前記第２の半導体層はＡｌＧａＡｓ層であるこ
とを特徴とする請求項１に記載のヘテロ接合電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294491A JPH04271129A (ja) | 1991-02-27 | 1991-02-27 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294491A JPH04271129A (ja) | 1991-02-27 | 1991-02-27 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271129A true JPH04271129A (ja) | 1992-09-28 |
Family
ID=12373064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3294491A Pending JPH04271129A (ja) | 1991-02-27 | 1991-02-27 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271129A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342812A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | 電界効果トランジスタ |
-
1991
- 1991-02-27 JP JP3294491A patent/JPH04271129A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342812A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | 電界効果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2676442B2 (ja) | ヘテロ接合電界効果トランジスタおよびその製造方法 | |
| JP3376078B2 (ja) | 高電子移動度トランジスタ | |
| JP3177951B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH06140435A (ja) | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ | |
| JPH06188271A (ja) | 電界効果トランジスタ | |
| KR100286093B1 (ko) | 화합물반도체장치 | |
| JPH04271129A (ja) | ヘテロ接合電界効果トランジスタ | |
| JP2994863B2 (ja) | ヘテロ接合半導体装置 | |
| CA2055665C (en) | Field effect transistor | |
| JP3021894B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JPH04343438A (ja) | 電界効果トランジスタ | |
| JPS63161677A (ja) | 電界効果トランジスタ | |
| JP2567730B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JP3493205B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH06151469A (ja) | 化合物半導体装置 | |
| JPS6255316B2 (ja) | ||
| JPH04245645A (ja) | 電界効果トランジスタ | |
| JPH07283396A (ja) | ヘテロ接合電界効果トランジスタ | |
| JPH06252175A (ja) | 高電子移動度トランジスタ | |
| JPH0327537A (ja) | 変調ドープ型電界効果トランジスタ | |
| JPH06163600A (ja) | 電界効果トランジスタ | |
| JPH04245646A (ja) | 電界効果トランジスタ | |
| JPH04214636A (ja) | 半導体装置 | |
| JPH04241428A (ja) | 電界効果トランジスタ | |
| JPH04245648A (ja) | 電界効果トランジスタ |