JP3021894B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合電界効果ト
ランジスタに関し、特にそのエピタキシャル層構造に関
するものである。
ランジスタに関し、特にそのエピタキシャル層構造に関
するものである。
【０００２】
【従来の技術】衛星放送受信システムの普及が目覚しい
近年にあって、そのシステムの重要部分をなすHEMT（hi
gh electron mobility transistor)の性能向上について
種々の研究がなされている。GaAs／AlGaAs系HEMTのゲー
ト短縮による高性能化は勿論のこと、最近ではHEMTの２
次元電子ガス（2DEG：two-dimensional electoron gas)
が形成されるヘテロ接合電界効果トランジスタを用いて
性能向上が図られている。
近年にあって、そのシステムの重要部分をなすHEMT（hi
gh electron mobility transistor)の性能向上について
種々の研究がなされている。GaAs／AlGaAs系HEMTのゲー
ト短縮による高性能化は勿論のこと、最近ではHEMTの２
次元電子ガス（2DEG：two-dimensional electoron gas)
が形成されるヘテロ接合電界効果トランジスタを用いて
性能向上が図られている。
【０００３】このようなヘテロ接合電界効果トランジス
タとしては、例えばAlGaAs／GaAs系ヘテロ接合電界効果
トランジスタ，GaAs／InGaAsヘテロ接合等を採用したス
ードモルフィック（pseudo-morphic）電界効果トランジ
スタ等が知られている。
タとしては、例えばAlGaAs／GaAs系ヘテロ接合電界効果
トランジスタ，GaAs／InGaAsヘテロ接合等を採用したス
ードモルフィック（pseudo-morphic）電界効果トランジ
スタ等が知られている。
【０００４】キャリアの存在確率が基底状態では高く第
１励起状態では低いようなチャネル層内の位置に、チャ
ネル層より禁止帯幅が狭い半導体層を挿入させた構造を
なし、キャリアの移動度が大きく、素子特性の性能の大
幅な向上を図ることができるヘテロ接合電界効果トラン
ジスタが、本発明と同一出願人から提案されている（特
願平２─251330号）。以下、このヘテロ接合電界効果ト
ランジスタについて説明する。
１励起状態では低いようなチャネル層内の位置に、チャ
ネル層より禁止帯幅が狭い半導体層を挿入させた構造を
なし、キャリアの移動度が大きく、素子特性の性能の大
幅な向上を図ることができるヘテロ接合電界効果トラン
ジスタが、本発明と同一出願人から提案されている（特
願平２─251330号）。以下、このヘテロ接合電界効果ト
ランジスタについて説明する。
【０００５】図１は、このような構成の一実施例（AlGa
As／GaAs系ヘテロ接合電界効果トランジスタ）の素子の
断面図であり、図中30は半絶縁性のGaAs基板である。基
板30上には、チャネル層となるアンドープGaAs層29、チ
ャネル層内に挿入された禁止帯幅が狭い半導体層である
単分子のアンドープInAs層28、チャネル層となるアンド
ープGaAs層27、スペーサ層となるアンドープAlGaAs層2
6、電子供給層25となるSiドープn-AlGaAs層25、キャッ
プ層となるSiドープn-GaAs層24がこの順に積層形成され
ている。このn-GaAs層（キャップ層）24上には、ソース
21，ドレイン23のオーミック電極と、ゲート22のショッ
トキ電極とが形成されている。なお、図１において、ξ
0 は通常のヘテロ接合電界効果トランジスタの基底状態
の波動関数を示し、ξ1 は同じくその第１励起状態の波
動関数を示している。そして禁止帯幅が狭いInAs層28
が、チャネル層内であって電子の基底状態での存在確率
が最大であり第１励起状態での存在確率が零となる位置
近傍（ヘテロ界面から70Åの深さ位置）に挿入されてい
る。
As／GaAs系ヘテロ接合電界効果トランジスタ）の素子の
断面図であり、図中30は半絶縁性のGaAs基板である。基
板30上には、チャネル層となるアンドープGaAs層29、チ
ャネル層内に挿入された禁止帯幅が狭い半導体層である
単分子のアンドープInAs層28、チャネル層となるアンド
ープGaAs層27、スペーサ層となるアンドープAlGaAs層2
6、電子供給層25となるSiドープn-AlGaAs層25、キャッ
プ層となるSiドープn-GaAs層24がこの順に積層形成され
ている。このn-GaAs層（キャップ層）24上には、ソース
21，ドレイン23のオーミック電極と、ゲート22のショッ
トキ電極とが形成されている。なお、図１において、ξ
0 は通常のヘテロ接合電界効果トランジスタの基底状態
の波動関数を示し、ξ1 は同じくその第１励起状態の波
動関数を示している。そして禁止帯幅が狭いInAs層28
が、チャネル層内であって電子の基底状態での存在確率
が最大であり第１励起状態での存在確率が零となる位置
近傍（ヘテロ界面から70Åの深さ位置）に挿入されてい
る。
【０００６】また、図２は図１に示す素子のエネルギバ
ンド図であり、図中Ｅ0 ，Ｅ1 は夫々基底状態, 第１励
起状態のエネルギ固有値を示し、ＥF はフェルミ準位を
示し、ΔＥC はヘテロ界面における伝導帯のバンド不連
続値を示す。なお固有値は、ヘテロ界面における禁止帯
幅が狭い半導体層（GaAs層27）の伝導帯の底を零として
表している。
ンド図であり、図中Ｅ0 ，Ｅ1 は夫々基底状態, 第１励
起状態のエネルギ固有値を示し、ＥF はフェルミ準位を
示し、ΔＥC はヘテロ界面における伝導帯のバンド不連
続値を示す。なお固有値は、ヘテロ界面における禁止帯
幅が狭い半導体層（GaAs層27）の伝導帯の底を零として
表している。
【０００７】図１に示すように、チャネル層内の所望の
位置（ヘテロ界面から70Åの深さ位置）にInAs層28を挿
入すると、その位置に 0.6eVのポテンシャル井戸が形成
され、図２に示すようなエネルギバンドとなる。ポテン
シャル井戸層であるInAs層28は基底状態の電子（ψ0 ）
を強く引きつけるので、通常のヘテロ接合電界効果トラ
ンジスタに比べて、20Å程度電子がヘテロ界面から離れ
て分布する。従って、n-AlGaAs層（電子供給層）25中の
不純物による電子の散乱が小さくなり、特に低温（77Ｋ
以下）にあっては、通常のものに比べて移動度が２倍以
上に増加する。また、電子の基底状態のポテンシャルエ
ネルギ（Ｅ0 ）は通常のものと比べて数十meV 低下する
ので、基底状態における電子濃度が数十％増加する。一
方、電子の第１励起状態（ψ1 ）は、InAsポテンシャル
の影響を殆ど受けないので、ポテンシャルエネルギ（Ｅ
1 ）は通常のものと殆ど差がない。このため、通常のも
のと比較して、この素子ではＥ0 とＥ1 との差が数十me
V 大きくなり、室温においても電子はほとんど基底状態
に分布し、バンド間散乱は非常に小さい。また、電子の
濃度にかかわらず、電子分布はInAs層28の近傍に限られ
るので、電子濃度の変化に対する移動度の変化は小さ
く、低電子濃度にあっても高い移動度を得ることができ
る。
位置（ヘテロ界面から70Åの深さ位置）にInAs層28を挿
入すると、その位置に 0.6eVのポテンシャル井戸が形成
され、図２に示すようなエネルギバンドとなる。ポテン
シャル井戸層であるInAs層28は基底状態の電子（ψ0 ）
を強く引きつけるので、通常のヘテロ接合電界効果トラ
ンジスタに比べて、20Å程度電子がヘテロ界面から離れ
て分布する。従って、n-AlGaAs層（電子供給層）25中の
不純物による電子の散乱が小さくなり、特に低温（77Ｋ
以下）にあっては、通常のものに比べて移動度が２倍以
上に増加する。また、電子の基底状態のポテンシャルエ
ネルギ（Ｅ0 ）は通常のものと比べて数十meV 低下する
ので、基底状態における電子濃度が数十％増加する。一
方、電子の第１励起状態（ψ1 ）は、InAsポテンシャル
の影響を殆ど受けないので、ポテンシャルエネルギ（Ｅ
1 ）は通常のものと殆ど差がない。このため、通常のも
のと比較して、この素子ではＥ0 とＥ1 との差が数十me
V 大きくなり、室温においても電子はほとんど基底状態
に分布し、バンド間散乱は非常に小さい。また、電子の
濃度にかかわらず、電子分布はInAs層28の近傍に限られ
るので、電子濃度の変化に対する移動度の変化は小さ
く、低電子濃度にあっても高い移動度を得ることができ
る。
【０００８】また図３は、このような構成の他の実施例
（GaAs／InGaAsヘテロ接合スードモルフィック電界効果
トランジスタ）の素子の断面図であり、図において、図
１と同番号を付した部分は同一部分を示している。基板
30上に、バッファ層となるアンドープGaAs層32、チャネ
ル層となるアンドープInGaAs層34、アンドープInAs層
（ポテンシャル井戸層）28、チャネル層となるアンドー
プInGaAs層33、アンドープAlGaAs層（スペーサ層）26、
Siドープn-AlGaAs層（電子供給層）25、Siドープn-GaAs
層（キャップ層）24がこの順に積層形成されている。ま
た、図４は図３に示す素子のエネルギバンドを示してい
る。このような構造のトランジスタ素子においても、前
述の例と同様の効果がある。
（GaAs／InGaAsヘテロ接合スードモルフィック電界効果
トランジスタ）の素子の断面図であり、図において、図
１と同番号を付した部分は同一部分を示している。基板
30上に、バッファ層となるアンドープGaAs層32、チャネ
ル層となるアンドープInGaAs層34、アンドープInAs層
（ポテンシャル井戸層）28、チャネル層となるアンドー
プInGaAs層33、アンドープAlGaAs層（スペーサ層）26、
Siドープn-AlGaAs層（電子供給層）25、Siドープn-GaAs
層（キャップ層）24がこの順に積層形成されている。ま
た、図４は図３に示す素子のエネルギバンドを示してい
る。このような構造のトランジスタ素子においても、前
述の例と同様の効果がある。
【０００９】
【発明が解決しようとする課題】上述したようなヘテロ
接合電界効果トランジスタでは、チャネル層内のキャリ
ア分布は通常のものと異なっているが、キャリアの走行
は通常のものと変わっておらず、その移動度の点におい
て改善の余地がある。
接合電界効果トランジスタでは、チャネル層内のキャリ
ア分布は通常のものと異なっているが、キャリアの走行
は通常のものと変わっておらず、その移動度の点におい
て改善の余地がある。
【００１０】本発明は斯かる事情に鑑みてなされたもの
であり、チャネル層内に挿入する禁止帯幅が狭い半導体
層を格子状（グリッド状）とすることにより、チャネル
層を擬量子細線化して、キャリアの移動度を更に高める
ことができるヘテロ接合電界効果トランジスタを提供す
ることを目的とする。
であり、チャネル層内に挿入する禁止帯幅が狭い半導体
層を格子状（グリッド状）とすることにより、チャネル
層を擬量子細線化して、キャリアの移動度を更に高める
ことができるヘテロ接合電界効果トランジスタを提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明に係るヘテロ接合
電界効果トランジスタは、チャネル層を有するヘテロ接
合電界効果トランジスタにおいて、前記チャネル層より
禁止帯幅が狭い格子状の半導体層を、キャリアの存在確
率が基底状態では高く第１励起状態では低いような前記
チャネル層内の位置に設けてあることを特徴とする。
電界効果トランジスタは、チャネル層を有するヘテロ接
合電界効果トランジスタにおいて、前記チャネル層より
禁止帯幅が狭い格子状の半導体層を、キャリアの存在確
率が基底状態では高く第１励起状態では低いような前記
チャネル層内の位置に設けてあることを特徴とする。
【００１２】
【作用】本発明のヘテロ接合電界効果トランジスタで
は、格子状の狭禁止帯半導体層をチャネル層内の所定位
置に挿入しているので、チャネル層が擬量子細線化す
る。擬量子細線構造では、キヤリアの移動度が、格子の
垂直方向と並設方向とで異なっており、その並設方向の
移動度は、格子状にしない場合に比べて大きくなる。
は、格子状の狭禁止帯半導体層をチャネル層内の所定位
置に挿入しているので、チャネル層が擬量子細線化す
る。擬量子細線構造では、キヤリアの移動度が、格子の
垂直方向と並設方向とで異なっており、その並設方向の
移動度は、格子状にしない場合に比べて大きくなる。
【００１３】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。
いて具体的に説明する。
【００１４】図５は本発明に係るヘテロ接合電界効果ト
ランジスタの一実施例（AlGaAs／GaAs系ヘテロ接合電界
効果トランジスタ）の素子の一部破断斜視図であり、図
中１は傾斜した半絶縁性のGaAs基板である。基板１上に
は、バッファ層としてのアンドープGaAs層２、チャネル
層としてのアンドープGaAs層（またはInGaAs層）３、ス
ペーサ層としてのアンドープAlGaAs層４、電子供給層と
してのSiドープn-AlGaAs層５、キャップ層としてのSiド
ープn-GaAs層６がこの順に積層形成されている。そし
て、GaAs層（またはInGaAs層）より禁止帯幅が狭い格子
状（グリッド状）のアンドープInAs層７が、チャネル層
内であって電子の基底状態での存在確率が最大であり第
１励起状態での存在確率が零となる位置近傍（ヘテロ界
面から70Åの深さ位置）に挿入されている。
ランジスタの一実施例（AlGaAs／GaAs系ヘテロ接合電界
効果トランジスタ）の素子の一部破断斜視図であり、図
中１は傾斜した半絶縁性のGaAs基板である。基板１上に
は、バッファ層としてのアンドープGaAs層２、チャネル
層としてのアンドープGaAs層（またはInGaAs層）３、ス
ペーサ層としてのアンドープAlGaAs層４、電子供給層と
してのSiドープn-AlGaAs層５、キャップ層としてのSiド
ープn-GaAs層６がこの順に積層形成されている。そし
て、GaAs層（またはInGaAs層）より禁止帯幅が狭い格子
状（グリッド状）のアンドープInAs層７が、チャネル層
内であって電子の基底状態での存在確率が最大であり第
１励起状態での存在確率が零となる位置近傍（ヘテロ界
面から70Åの深さ位置）に挿入されている。
【００１５】n-GaAs層（キャップ層）６上には、ソース
８，ドレイン10のオーミック電極と、ゲート９のショッ
トキ電極とが形成されている。n-GaAs層（キャップ層）
６は、ソース８，ドレイン10のオーミック電極における
コンタクト抵抗を下げるために設けられており、AlGaAs
層（スペーサ層）４は、ヘテロ界面における電子をn-Al
GaAs層（電子供給層）５の不純物から離すために設けら
れている。
８，ドレイン10のオーミック電極と、ゲート９のショッ
トキ電極とが形成されている。n-GaAs層（キャップ層）
６は、ソース８，ドレイン10のオーミック電極における
コンタクト抵抗を下げるために設けられており、AlGaAs
層（スペーサ層）４は、ヘテロ界面における電子をn-Al
GaAs層（電子供給層）５の不純物から離すために設けら
れている。
【００１６】また、図６は本発明に係るヘテロ接合電界
効果トランジスタの他の実施例（GaAs／InGaAs系ヘテロ
接合スードモルフィック電界効果トランジスタ）の素子
の一部破断斜視図であり、図中11は傾斜した半絶縁性の
InＰ基板である。基板11上には、バッファ層としてのア
ンドープGaAs層２、チャネル層としてのアンドープInGa
As層13、スペーサ層としてのアンドープInAlAs層14、電
子供給層としてのSiドープn-InAlAs層15、キャップ層と
してのSiドープn-GaAs層６がこの順に積層形成されてい
る。そして、InGaAs層より禁止帯幅が狭い格子状（グリ
ッド状）のアンドープInAs層７が、チャネル層内であっ
て電子の基底状態での存在確率が最大であり第１励起状
態での存在確率が零となる位置近傍（ヘテロ界面から70
Åの深さ位置）に挿入されている。
効果トランジスタの他の実施例（GaAs／InGaAs系ヘテロ
接合スードモルフィック電界効果トランジスタ）の素子
の一部破断斜視図であり、図中11は傾斜した半絶縁性の
InＰ基板である。基板11上には、バッファ層としてのア
ンドープGaAs層２、チャネル層としてのアンドープInGa
As層13、スペーサ層としてのアンドープInAlAs層14、電
子供給層としてのSiドープn-InAlAs層15、キャップ層と
してのSiドープn-GaAs層６がこの順に積層形成されてい
る。そして、InGaAs層より禁止帯幅が狭い格子状（グリ
ッド状）のアンドープInAs層７が、チャネル層内であっ
て電子の基底状態での存在確率が最大であり第１励起状
態での存在確率が零となる位置近傍（ヘテロ界面から70
Åの深さ位置）に挿入されている。
【００１７】上述した各実施例では、従来例と同様に、
禁止帯幅が狭い半導体層（InAs層７）を、電子の存在確
率が基底状態では大きく第１励起状態では小さくなるよ
うなチャネル層内の所定位置に挿入しているので、基底
状態における電子がヘテロ界面から離れた位置に存在す
る確率が高くなり、スペーサ層の膜厚を厚くしなくて
も、電子のイオン化不純物散乱は小さく高移動度が得ら
れ、また、電子濃度の大小によらず、電子がこの挿入し
た半導体層近傍に存在して、低電子濃度になった場合の
移動度の低下は小さい、また、基底状態と第１励起状態
とのエネルギ差が大きいので、室温においても大部分の
電子が基底状態に存在し、バンド間散乱による移動度の
低下は少ない、更に、基底状態のエネルギ固有値が数十
meV 小さいので、電子濃度が数十％程度増加する。
禁止帯幅が狭い半導体層（InAs層７）を、電子の存在確
率が基底状態では大きく第１励起状態では小さくなるよ
うなチャネル層内の所定位置に挿入しているので、基底
状態における電子がヘテロ界面から離れた位置に存在す
る確率が高くなり、スペーサ層の膜厚を厚くしなくて
も、電子のイオン化不純物散乱は小さく高移動度が得ら
れ、また、電子濃度の大小によらず、電子がこの挿入し
た半導体層近傍に存在して、低電子濃度になった場合の
移動度の低下は小さい、また、基底状態と第１励起状態
とのエネルギ差が大きいので、室温においても大部分の
電子が基底状態に存在し、バンド間散乱による移動度の
低下は少ない、更に、基底状態のエネルギ固有値が数十
meV 小さいので、電子濃度が数十％程度増加する。
【００１８】また、本発明では従来例と異なり、狭禁止
帯半導体層（InAs層７）を格子状に形成しているので、
チャネル層が擬量子細線化する。このような擬量子細線
構造にあっては、電子の移動度が、格子の垂直方向と並
設方向とで異なっており、その並設方向の移動度は、格
子状にしない場合に比べて大きくなることが知られてい
る（極限構造電子物性151 委員会, 原子オーダープロセ
シング分科会, 第６回研究会資料，p.33）。
帯半導体層（InAs層７）を格子状に形成しているので、
チャネル層が擬量子細線化する。このような擬量子細線
構造にあっては、電子の移動度が、格子の垂直方向と並
設方向とで異なっており、その並設方向の移動度は、格
子状にしない場合に比べて大きくなることが知られてい
る（極限構造電子物性151 委員会, 原子オーダープロセ
シング分科会, 第６回研究会資料，p.33）。
【００１９】例えば、（１１０）面から［００バー１］
方向に５°傾斜した基板上に、InGaAs／InAlAsを選択形
成した際の２ＤＥＧの移動度を測定した場合、温度77Ｋ
において、通常のチャネル構造，擬量子細線チャネルの
並設方向，擬量子細線チャネルの垂直方向の２ＤＥＧの
移動度は、夫々 1.4×105 , 1.6 ×105 , 1.0 ×105 程
度（単位はすべてcm2 ／Vs）となり、並設方向の電子移
動度が十数％程度通常のチャネル構造に比べて増加す
る。従って、狭禁止帯半導体層を格子状にすることによ
り、従来例に比べて電子の移動度の増加を期待できる。
方向に５°傾斜した基板上に、InGaAs／InAlAsを選択形
成した際の２ＤＥＧの移動度を測定した場合、温度77Ｋ
において、通常のチャネル構造，擬量子細線チャネルの
並設方向，擬量子細線チャネルの垂直方向の２ＤＥＧの
移動度は、夫々 1.4×105 , 1.6 ×105 , 1.0 ×105 程
度（単位はすべてcm2 ／Vs）となり、並設方向の電子移
動度が十数％程度通常のチャネル構造に比べて増加す
る。従って、狭禁止帯半導体層を格子状にすることによ
り、従来例に比べて電子の移動度の増加を期待できる。
【００２０】
【発明の効果】以上のように、本発明のヘテロ接合電界
効果トランジスタでは、チャネル層より禁止帯幅が狭い
格子状の半導体層を、チャネル層内にあってキャリアの
基底状態での存在確率が高く第１励起状態での存在確率
が低いような位置に挿入したので、チャネル層を擬量子
細線化して、この挿入した半導体層の並設方向のキャリ
ア移動度を高めることができ、ヘテロ接合電界効果トラ
ンジスタの高性能化を実現できる。
効果トランジスタでは、チャネル層より禁止帯幅が狭い
格子状の半導体層を、チャネル層内にあってキャリアの
基底状態での存在確率が高く第１励起状態での存在確率
が低いような位置に挿入したので、チャネル層を擬量子
細線化して、この挿入した半導体層の並設方向のキャリ
ア移動度を高めることができ、ヘテロ接合電界効果トラ
ンジスタの高性能化を実現できる。
【図１】従来のヘテロ接合電界効果トランジスタの一例
を示す断面図である。
を示す断面図である。
【図２】図１に示すヘテロ接合電界効果トランジスタの
エネルギバンド図である。
エネルギバンド図である。
【図３】従来のヘテロ接合電界効果トランジスタの他の
例を示す断面図である。
例を示す断面図である。
【図４】図３に示すヘテロ接合電界効果トランジスタの
エネルギバンド図である。
エネルギバンド図である。
【図５】本発明に係るヘテロ接合電界効果トランジスタ
の一実施例を示す一部破断斜視図である。
の一実施例を示す一部破断斜視図である。
【図６】本発明に係るヘテロ接合電界効果トランジスタ
の他の実施例を示す一部破断斜視図である。
の他の実施例を示す一部破断斜視図である。
１ 半絶縁性GaAs基板 ２ GaAs層（バッファ層） ３ GaAs（またはInGaAs）層（チャネル層） ４ AlGaAs層（スペーサ層） ５ n-AlGaAs層（電子供給層） ６ n-GaAs層（キャップ層） ７ InAs層（狭禁止帯半導体層） 11 半絶縁性InＰ基板 13 InGaAs層（チャネル層） 14 InAlAs層（スペーサ層） 15 n-InAlAs層（電子供給層）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/201 H01L 29/812
Claims (1)
- 【請求項１】 チャネル層を有するヘテロ接合電界効果
トランジスタにおいて、前記チャネル層より禁止帯幅が
狭い格子状の半導体層を、キャリアの存在確率が基底状
態では高く第１励起状態では低いような前記チャネル層
内の位置に設けてあることを特徴とするヘテロ接合電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35499791A JP3021894B2 (ja) | 1991-12-19 | 1991-12-19 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35499791A JP3021894B2 (ja) | 1991-12-19 | 1991-12-19 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175246A JPH05175246A (ja) | 1993-07-13 |
| JP3021894B2 true JP3021894B2 (ja) | 2000-03-15 |
Family
ID=18441281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35499791A Expired - Fee Related JP3021894B2 (ja) | 1991-12-19 | 1991-12-19 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021894B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8203468B2 (en) | 2006-08-29 | 2012-06-19 | Kojima Press Industry Co., Ltd. | Electric capacitance-type touch switch |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3141838B2 (ja) | 1998-03-12 | 2001-03-07 | 日本電気株式会社 | 電界効果トランジスタ |
| JP4528398B2 (ja) * | 1999-12-27 | 2010-08-18 | 独立行政法人産業技術総合研究所 | 負性抵抗電界効果トランジスタ |
-
1991
- 1991-12-19 JP JP35499791A patent/JP3021894B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8203468B2 (en) | 2006-08-29 | 2012-06-19 | Kojima Press Industry Co., Ltd. | Electric capacitance-type touch switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175246A (ja) | 1993-07-13 |
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