KR100955368B1 - 반도체에피택셜웨이퍼의 내압측정방법 및반도체에피택셜웨이퍼 - Google Patents

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Abstract

측정이 용이한 반도체 에피택셜웨이퍼의 내압측정방법 및 내압이 뛰어난 반도체 에피택셜웨이퍼를 제공한다. 본 발명에 관한 반도체 에피택셜웨이퍼(10)의 내압측정방법에 있어서는, 전극(14, 18)간의 내압은, 오믹전극을 필요로 하지 않고, 쇼트키전극만으로 측정된다. 따라서, 오믹전극을 형성하는 공정이 생략 되므로, 반도체 에피택셜웨이퍼(10)를 용이하게 내압측정시험에 제공할 수 있다. 그것에 의해, 반도체 에피택셜웨이퍼(10)의 내압측정을 용이하게 실행할 수 있다. 또, 웨이퍼(10)로부터 실 디바이스 제작 후에 전극간 내압(V2)을 측정하는 종래의 측정방법에 비해서, 손실의 저감을 도모하는 것이 가능하다.

Description

반도체에피택셜웨이퍼의 내압측정방법 및 반도체에피택셜웨이퍼{METHOD FOR MEASURING WITHSTAND VOLTAGE OF SEMICONDUCTOR EPITAXIAL WAFER AND SEMICONDUCTOR EPITAXIAL WAFER}
본 발명은, 반도체 에피택셜웨이퍼의 내압측정방법 및 반도체 에피택셜웨이퍼에 관한 것이다.
최근, 이동체 통신의 기지국이나 위생통신 등에 이용되는 고출력 FET(전계 효과 트랜지스터)의 새로운 고출력화가 요망되고 있다. 이 고출력화를 실현하는 방법의 하나로, FET에 인가하는 동작전압을 높게 하는 방법이 있으나, 이 동작전압은 2단자내압에 의해서 제한되기 때문에, 이 2단자내압을 측정할 필요가 있다. 또한, 2단자내압이란, 예를 들면,「게이트-드레인 사이에 역방향전압을 인가했을 때, 게이트폭 1mm당 1mA의 전류가 2단자 사이에 흐르는 전압」으로 정의되는 전압치이다. 그리고, 종래는, 기판으로서의 웨이퍼에, 적당한 층을 적층 시켜서, 쇼트키전극(게이트전극) 및 오믹 전극(소스전극, 드레인전극)을 포함한 실 디바이스를 제작하고, 쇼트키전극-오믹 전극간에 전압을 인가하고 있었다.
그러나, 상술한 종래의 반도체 에피택셜웨이퍼의 내압측정방법에는, 다음과 같은 과제가 존재하고 있다. 즉, 실 디바이스를 웨이퍼 위에 제작한 후에, 내압측정을 실행하기 위해, 상기 웨이퍼가 부적격 이라고 판단되었을 경우에는 시간과 코스트의 다대한 손실이 발생하여 버린다. 또, 제작이 용이한 대형 디바이스(실 디바이스 보다도 큰 사이즈의 측정용 디바이스)에 의해 내압측정을 실행했다고 해도, 게이트전극용의 쇼트키전극을 위한 패터닝과 소스/드레인전극용의 오믹전극을 위한 패터닝의 적어도 2회의 패터닝이 필요하며, 그 제작 프로세스에는 다대한 시간과 노력이 필요하다고 하는 문제가 있었다.
본 발명은, 상술한 과제를 해결하기 위하여 이루어진 것으로서 측정이 용이한 반도체 에피택셜웨이퍼의 내압측정방법 및 내압이 뛰어난 반도체 에피택셜웨이퍼를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 에피택셜웨이퍼의 내압측정방법은, 반도체 에피택셜웨이퍼 위에 형성된 복수의 쇼트키전극중, 적어도 한쌍의 전극에 전압을 인가하여, 전극간 내압을 측정하는 것을 특징으로 한다.
이 반도체 에피택셜웨이퍼의 내압측정방법에 있어서는, 전극간의 내압은, 오믹전극을 필요로 하지 않고, 쇼트키전극만으로 측정된다. 따라서, 오믹전극을 형성하는 공정이 생략되므로, 반도체 에피택셜웨이퍼를 용이하게 내압측정시험에 제공할 수 있다. 그것에 의해, 반도체 에피택셜웨이퍼의 내압측정을 용이하게 실행할 수 있다. 또, 웨이퍼로부터 실 디바이스를 제작하기 전에 전극간내압을 측정하기 위해, 부적격인 웨이퍼를 실 디바이스 제작공정에 돌리기 전에 제외할 수 있다. 따라서, 실 디바이스 제작후에 전극간내압을 측정하는 종래의 측정방법에 비해서, 시 간과 코스트의 손실의 저감을 도모하는 것이 가능하다.
또, 각 쇼트키전극을 형성할 때, 반도체 에피택셜웨이퍼의 표면은 평탄한 것이 바람직하다. 이 경우, 쇼트키전극을 형성할 때, 웨이퍼 표면을 에칭하는 공정이 불필요하기 때문에, 전극의 형성에 필요로 하는 시간을 단축할 수 있다.
또, 각 쇼트키전극은, 동일면위에 형성되어 있는 것이 바람직하다. 이 경우, 포토리소그래피 공정에 의해서, 쇼트키전극을 용이하게 형성할 수 있다.
또한, 쇼트키전극의 재료는, Au, Pt, Pd, W, Ti, A1 또는 Ni 중 어느 하나를 함유하는 것이 바람직하다. 이와 같이, 쇼트키전극에 적합한 재료를 선택 함으로써, 보다 확실한 내압측정을 실행할 수 있다.
또, 전압을 인가하기 전에, 염산, 인산, 암모니아, 황산 및 과산화 수소수 중 적어도 하나를 함유한 세정액으로 반도체 에피택셜웨이퍼의 표면세정을 하는 것이 바람직하다. 이 경우, 반도체 에피택셜웨이퍼 표면에 형성되는 산화막 등의 이물을 제거할 수 있기 때문에, 누설 전류를 억제할 수 있고, 보다 정확한 전극간 내압을 측정할 수 있다.
또, 반도체 에피택셜웨이퍼의 구조가, 고전자 이동도 트랜지스터용 에피택셜웨이퍼 구조로부터 콘택트층을 제외한 구조인 것이 바람직하다. 이 경우, 실 디바이스로서의 고전자 이동도 트랜지스터의 내압측정과 실질적으로 동등한 측정을 실행할 수 있다.
또, 반도체 에피택셜웨이퍼의 재료는, AlxGayInl-x-yN(0 ≤ x ≤ 1, 0 ≤ y≤ 1, x + y ≤1), AlxGayIn1-x-yAs(0 ≤ x ≤ 1, 0 ≤ y ≤ 1, x + y ≤ 1) 또는 AlxGayIn1-x-yP(0 ≤ x ≤ 1, 0 ≤ y ≤ 1, x + y ≤ 1) 중 어느 하나로 표시되는 화합물인 것이 바람직하다.
또, 반도체 에피택셜웨이퍼 위에는, 쇼트키전극으로서, 실 디바이스의 게이트전극, 소스전극 및 드레인전극에 각각 대응한 제 1전극, 제 2전극 및 제 3전극이 형성되고 있는 것이 바람직하다. 이 경우, 제 1전극, 제 2전극 및 제 3전극을, 실 디바이스의 게이트전극, 소스전극 및 드레인전극으로 가정해서, 예를 들면, 소스-드레인간의 거리나, 게이트길이등을 소망의 상태로 해서 내압측정할 수 있다. 따라서, 요구되는 실 디바이스의 전극간 내압에 근사한 내압치를 얻을 수 있다.
또, 제 2전극 및 제 3전극은, 서로 대향하는 쪽의 모서리부분이 곡면형상인 것이 바람직하다. 이 경우, 인접하는 제 1전극과 제 2전극과의 사이에 발생하는 아크방전을 억제할 수 있기 때문에, 보다 확실한 내압측정을 실행할 수 있다.
또, 제 1전극의 폭이, 0.8㎛이상 5㎛이하이며, 제 1전극과 제 2전극과의 거리 및 제 1전극과 제 3전극과의 거리가 0.8㎛이상 20㎛이하인 것이 바람직하다. 이와 같이, 전극의 사이즈가 큰 경우, 밀착노광에 의해서, 용이하게 쇼트키전극을 제작할 수 있다.
또, 전압의 인가전에, 제 1전극과 제 3전극과의 사이에 정전류를 인가하는 것이 바람직하다. 이 경우, 이른바 통전 스트레스에 의해서 제 1전극과 제 3전극과의 사이의 내압 특성의 안정화를 도모할 수 있다.
본 발명에 관한 반도체 에피택셜웨이퍼는, 게이트-드레인 사이 거리가 L1이며, 게이트와 드레인과의 사이에 있어서 내압 V1이 요구되는 FET의 기판으로서 이용되는 반도체 에피캑셜웨이퍼로서 제 1전극과 제 3전극과의 거리를 L2로 했을 때에, 상기 내압측정방법으로 측정된 제 1전극과 제 3전극과의 사이의 내압 V2가, 하기식(1)
V2 ≥ V1 × L2 / L1···(l)
을 충족시키는 것을 특징으로 한다.
이 반도체 에피택셜웨이퍼에 있어서는, 제 1전극과 제 3전극과의 사이의 내압V2가 (1)식을 충족시키고 있기 때문에, 이 웨이퍼로부터 제작되는 실 디바이스 (FET)의 내압이, 요구되는 내압(V1) 이상으로 되기 쉽다. 그 때문에, 내압이 뛰어난 웨이퍼를 얻을 수 있다.
도 1은, 본 발명의 실시 형태에 관한 웨이퍼를 표시한 평면도
도 2는, 도 1에 표시한 웨이퍼를 제작하는 공정을 표시한 도면
도 3은, 도 1에 있어서의 III-III선 단면도
도 4는, 회로에 있어서의 전압과 전류의 관계를 표시한 그래프
도 5는, 산화막 제거후의 회로에 있어서의 전압과 전류의 관계를 표시한 그래프
이하, 첨부도면을 참조해서 본 발명에 관한 반도체 에피택셜웨이퍼의 내압측정방법의 매우 적합한 실시의 형태에 대해서 상세히 설명한다. 도 1은, 내압측정에 제공되는 반도체 에피택셜웨이퍼를 표시한 평면도이다.
도 1에 표시한 바와 같이, 반도체 에피택셜웨이퍼(이하, 단지「웨이퍼」라고 칭한다)(10)위에는, 3개의 쇼트키전극(12)이 형성되어 있다. 이 웨이퍼(l0)는, 최상층(캡층)이 n형 GaN에피택셜층이며, 적절한 반도체 제조공정을 얻어서, 실 디바이스인 전계효과 트랜지스터(FET)가 제작된다. 이 웨이퍼(10)표면은 대략 평탄면이며, 그 동일면위에 쇼트키전극(12)이 형성되어 있다. 또한, 쇼트키전극(12)은, 후술하는 방법에 의해서 웨이퍼(10)위에 형성된다.
3개의 쇼트키전극(12)는, 실 디바이스인 FET의 게이트전극, 소스전극 및 드레인전극에 대응한 형상으로 되어 있다. 즉, 쇼트키전극(제 l전극) (14)은 게이트전극에 대응한 형상을 가지고 있으며, 쇼트키전극(제 2전극) (16) 및 쇼트키전극 (제 3전극) (18)은, 각각 소스전극 및 드레인전극에 대응한, 형상을 가지고 있다.
게이트전극에 대응한 쇼트키전극(14)은, 이간된 2개의 네모형상전극(l4a) 과, 이 네모형상전극(14a), (14a)간을 접속하는 직선형상전극(14b)으로 구성되어 있다. 직선형상전극(14b)의 폭(FET의 게이트길이에 대응; 도면중의 좌우 방향의 길이)은 1㎛이며, 또, 직선형상 전극(14b)의 길이(FET의 게이트폭에 대응; 도면중의 상하방향의 길이)는 1OO㎛이다. 각각 소스전극 및 드레인전극에 대응한 쇼트키전극 (16) 및 쇼트키전극(l8)은, 쇼트키전극(14)의 직선형상전극(14b)을 사이에 두고 대향하는 동시에, 쇼트키전극(14)의 뻗어있는 방향으로 긴쪽의 변이 따르는 대략 직사각형상을 가지고 있다. 즉, 쇼트키전극(16) 및 쇼트키전극(18)은, 쇼트키전극 (14)의 직선형상 전극(l4b)에 대해서 대략 대칭인 형상을 하고 있다.
그리고, 이들 쇼트키전극(16) 및 쇼트키전극(18)의 모서리 부분중, 전극 (l6), (18)끼리가 서로 대향하는 쪽의 모서리 부분은, 원활한 곡면형상으로 되어 있으며, 그 측면은 원기둥 표면의 곡면과 대략 마찬가지이다. 쇼트키전극(16) 및 쇼트키전극(18)의 모서리 부분를 이러한 형상으로 함으로써, 모서리 부분이 직각인 경우에 비해서, 전극(14), (18), (또는 16) 간에 발생하는 아크방전의 발생을 억제할 수 있다. 또, 쇼트키전극(12)은, 실 디바이스의 게이트전극, 소스전극 및 드레 인 전극에 대응하도록 형성되어 있기 때문에, 측정되는 내압은 실 디바이스의 전극간 내압에 가까운 값으로 된다.
또, 3개의 쇼트키전극(12)은, Au로 구성되어 있다. 또한, 쇼트키전극(12)은, Au 외에, Pt, Pd, W, Ti, A1 또는 Ni 중의 어느 하나를 재료로서 선택가능하며, 또, Au, Pt, Pd, W, Ti, A1 또는 Ni 중의 어느 하나를 함유한 합금이어도 된다. 이와 같이, 쇼트키전극(12)에 적절한 재료를 선택함으로써, 후술하는 내압측정을 보다 확실히 실행할 수 있다. 이 쇼트키전극(12)은 적당히 다층 구조로 되고, 이 경우 각층의 재료는 상기 재료로부터 선택된다. 또한, 이들의 쇼트키전극(12)은, 웨이퍼(10)위에 리프트오프 가공에 의해 형성된다. 이하, 도 2를 참조하면서, 웨이퍼(10)위에 쇼트키전극(12)을 형성하는 방법에 대해서 설명한다.
먼저, 웨이퍼(10)위의 전체면에, 감광성수지인 네가티브형의 레지스트(20)를 도포한다(도 2(a)참조). 그리고, 도포한 레지스트(20)위에, 상술한 쇼트키전극 (12)형상에 크롬 등으로 패터닝(도면중의 배의 표피의 반점과 같은 부분)된 석영마스크(22)를 중첩해서, 웨이퍼(10)와 석영마스크(22)를 밀착시키는 동시에(도 2(b)참조), 석영마스크(22)의 위쪽으로부터 수은 램프(도시하지 않음)로 자외선을 조사한다. 이와 같이, 웨이퍼(10)와 석영마스크(22)를 밀착시켜서 노광하는, 이른바 밀착노광법을 채용함으로써, 간단하게 웨이퍼(10)를 노광할 수 있다. 그것에 의해, 노광된 부분의 레지스트(20)가 불용성이 된다.
그 후, 석영마스크(22)를 제거하는 동시에, 현상함으로써, 석영마스크(22)의 패턴의 역패턴이 웨이퍼(10)위에 전사된(도 2(c)참조). 이와 같이 해서 형성된, 역패턴의 레지스트(20)가 형성된 웨이퍼(10)에, EB증착에 의해 Au층(24)을 적층한다(도 2(d)참조). 그리고, 마지막으로, 레지스트(20) 및 레지스트(20)위에 적층된 Au층 (24)을 제거(이른바 리프트오프)함으로써, 소망형상의 쇼트키전극(12)이 형성된다(도 2(e)참조).
이상과 같은 쇼트키전극(12) 제작공정(포토리소그래피공정)을 거쳐, 웨이퍼 (10)표면에 쇼트키전극(12)이 형성된다. 즉, 쇼트키전극(12)을 제작할 때, 웨이퍼 (10)표면의 에칭은 실행되지 않는다. 이와 같이, 다대한 시간을 필요로 하는 에칭공정이 불필요하기 때문에, 쇼트키전극(12) 제작시간의 단축화를 도모할 수 있다.
다음에, 이상과 같이 해서 형성한 쇼트키전극(12)의 내압을 측정하는 방법에 대해서 설명한다. 또한, 본 실시 형태에 있어서「내압」이란, 쇼트키전극(18)으로부터 쇼트키전극(14)에 직류전류를 흐르게 하는 전압을 인가했을 경우에 있어서, 쇼트키전극(14)의 1mm길이 당으로, 쇼트키전극(14)과 쇼트키전극(18)과의 사이에 lmA의 전류가 흐를 때의 전압이다. 즉, 실 디바이스(FET)에 있어서는,「게이트폭 1mm 당으로, 1mA의 전류가 게이트-드레인 사이에 흐를 때의 전압」을 표시한다. 따라서, 예를 들면, 쇼트키전극(14)의 길이(실 디바이스의 게이트폭)가 100㎛인 경우, 쇼트키전극(14)(실 디바이스의 게이트전극에 대응)과 쇼트키전극(18)(실 디바이스의 드레인전극에 대응)과의 사이에 10-4A가 흐를 때의 전압이「내압」이다.
도 3에 표시한 바와 같이, 쇼트키전극(l8)을 접지하는 동시에, 쇼트키전극 (14)에 마이너스 전압을 인가하게 되는 직류회로(26)를 형성한다. 그리고, 내압측정 전에, 10㎂의 정전류를, l0초 동안만 인가했다. 일반적으로 전류를 흐르게 하면 내압이 향상되는 것이 알려져 있지만, 이와 같이 회로(26)에 정전류를 흐르게 해서, 쇼트키전극(l8)으로부터 쇼트키전극(14)에 통전 스트레스를 부여 함으로써 내압특성이 안정된다. 그 후, 회로(26)에 직류 전류를 흐르게 하여, 내압측정을 실행한다.
이 때, 쇼트키전극(l8)으로부터 웨이퍼(10)에 흐르는 전류는, 접촉저항이 작은 쇼트키 순방향이기 때문에, 전류가 순조롭게 흐른다. 즉, 실 디바이스의 드레인 전극에 대응한, 쇼트키전극(l8)은, 오믹 전극과 마찬가지로 기능한다. 그 때문에, 웨이퍼(10)위에 오믹전극을 형성하지 않고, 쇼트키전극(14)의 내압측정이 실행된다. 따라서, 쇼트키전극에 부가해서, 오믹전극을 웨이퍼(10)위에 형성할 필요가 있던 종래의 내압측정방법에 비해서, 전극(12)을 가지는 웨이퍼(10)를 용이하게 제작할 수 있다.
계속해서, 회로(26)에 있어서, 전압을 0V로부터 점차 증가시켰을 때의 그래프를 도 4에 표시한다. 이 그래프의 가로축은, 인가전압의 값이며, 세로축은, 쇼트키전극(14)과 쇼트키전극(18)과의 사이에 흐르는 전류의 값이다. 이 그래프로부터 분명한 바와 같이, 전류치는, 전압2V 정도까지 급격하게 상승했다. 그 후, 전류는, 쇼트키 역방향이기 때문에 포화될 것이었으나, 전류치의 명확한 포화를 확인할 수 없었다. 이것으로는, 정밀도 좋게 내압을 측정하는 것이 곤란하다. 그래서, 발명자들은, 예의 연구한 끝에, 전류치의 명확한 포화를 확인할 수 없는 것은 리크 전류에 의한 것이며, 리크전류의 원인이 되는 전극(12)간의 웨이퍼 표면의 산화막을 염 산으로 제거하면 되는 것을 발견하였다.
따라서, 염산으로 전극(12)간의 웨이퍼 표면의 산화막제거를 실행한 후, 재차 측정했다. 그 측정결과의 그래프를 도 5에 표시한다. 가로축 및 세로축은, 도 4의 그래프와 마찬가지 이다. 이 그래프로부터 분명한 바와 같이, 전류치의 명확한 포화를 확인할 수 있고, 항복전압은 대략 32V이다. 그리고, 쇼트키전극(l4)의 길이가 100㎛이기 때문에, 쇼트키전극(14)과 쇼트키전극(18)과의 사이에 10-4A의 전류가 흐를때의 전압치(내압)를 판독하면, 대략 38V인 것을 알 수 있다. 이와 같이 해서, 내압의 측정이 완료한다.
이상, 상세하게 설명한 바와 같이, 전극(12)이 형성된 웨이퍼(10)를 내압측정시험에 제공함으로써, 전극(14, 18)간의 내압은, 오믹전극을 필요로 하지 않고, 쇼트키전극만으로 측정된다. 따라서, 오믹전극을 형성하는 공정이 생략 되므로, 전극(12)은, l회의 포토리소그래피공정만으로 형성 가능하다. 그것에 의해, 웨이퍼 (10)를 용이하게 내압측정시험에 제공할 수 있기 때문에, 웨이퍼(l0)의 내압측정을 용이하게 실행할 수 있다. 또, 웨이퍼(10)로부터 실 디바이스를 제작하기 전에 전극간내압을 측정할 수 있기 때문에, 부적격인 웨이퍼(10)를 실 디바이스 제작공정으로 옮겨지기 전에 제외할 수 있다. 따라서 실 디바이스 제작후에 전극간내압을 측정하는 종래의 측정방법에 비해서, 손실의 저감을 도모하는 것이 가능하다.
여기서, 소망의 FET의 사이즈 보다도 큰 사이즈의 전극에 의해서 내압을 측정하는 방법에 대해 설명한다.
일반적으로, 내압은 실 디바이스의 게이트-드레인 사이 거리에 대략 반비례 하는 것이 알려져 있다. 따라서, 소망의 FET의 게이트-드레인 사이 거리 및 내압이 L1 및 V1인 때, 내압측정에 제공되는 웨이퍼(l0)의 쇼트키전극(14)과 쇼트키전극 (l8)과의 사이의 거리 L2(도 3참조) 및 내압 V2는, 하기의 관계식(1)에서 나타낼 수 있다.
V2 / L2 ≒ Vl / Ll ···(1)
따라서, 소망하는 FET의 내압이 적어도 V1을 충족하기 위해서는, 하기 식(2)을, 쇼트키전극(14)과 쇼트키전극(18)과의 사이의 내압 V2가 충족하면 된다.
V2 ≥ V1 ×L2 / Ll ···(2)
그리고, 내압 V2가 (2)식을 충족함으로써, FET의 내압이 요구내압 V1이상으로 되기 쉬워진다. 따라서, 간편한 밀착 노광법에 의해서 큰 사이즈의 전극(12)을 형성한 경우이어도, 실 디바이스의 내압 V1를 구할 수 있기 때문에, 내압측정을 용이하게 실행할 수 있다. 또한, 밀착노광법으로 작성용이한 사이즈로서는, 제 1전극의 폭에 대해서는 0.8㎛이상 5㎛이하이며, 제 1전극과 제 2전극과의 거리 및 제 1전극과 제 3전극과의 거리에 대해서는 0.8㎛이상 20㎛이하이다.
본 발명은 상기 실시형태에 한정되는 것은 아니고, 여러가지의 변형이 가능하다. 예를 들면, 웨이퍼표면의 산화막을 제거하는 세정액은, 염산에 한정하지 않고, 산화막을 제거할 수 있는 것이면, 인산, 암모니아, 황산, 과산화수소수이어도 되고, 이들 복수의 액체의 혼합액이어도 된다. 또, 웨이퍼의 재료는, GaN으로 한정되지 않고, AlxGayInl-x-yN(0 ≤ x≤ 1, 0 ≤y ≤1, x+y ≤1), AlxGayInl-x-yAs(0 ≤x ≤l, 0 ≤ y ≤1, x + y ≤l) 또는 AlxGayInl-x-yP(O ≤x ≤ 1, O ≤ y ≤ 1, x + y ≤ l) 중 어느 하나로 나타낼 수 있는, 예를 들면, InP, AlGaN 등 이어도 된다.
또한, 쇼트키전극(16) 및 쇼트키전극(18)은, 쇼트키전극(14)에 대해서 대략 마찬가지인 위치관계이며, 마찬가지의 내압측정 결과가 도입되기 때문에, 쇼트키전극(l6) 또는 쇼트키전극(18) 중의 어느 한쪽을 웨이퍼(10)위에 형성하는 것만으로도 된다. 또, 인가하는 전압은, 교류전압이어도 된다.
또한, 웨이퍼(10)는, 예를 들면, GaAs계의 고전자이동도 트랜지스터용 에피택셜웨이퍼 구조로부터 콘택트층(예를 들면, n형 GaAs층)을 제외한 구조이어도 된다. 이 경우, 고전자이동도 트랜지스터의 실 디바이스를 제작하기 전에, 당해 고전자이동도 트랜지스터의 내압측정과 실질적으로 동등한 측정을 할 수 있다.
본 발명에 의하면, 측정이 용이한 반도체 에피택셜웨이퍼의 내압측정방법 및 내압이 뛰어난 반도체 에피택셜웨이퍼가 제공된다.

Claims (12)

  1. 반도체 에피택셜웨이퍼 위에 형성된 복수의 쇼트키전극 중, 적어도 한 쌍의 전극에 전압을 인가하여, 전극간 내압을 측정하는 것을 특징으로 하는 반도체 에피택셜웨이퍼의 내압측정방법.
  2. 제 1항에 있어서, 상기 각 쇼트키전극을 형성할 때, 상기 반도체 에피택셜 웨이퍼의 표면은 평탄한 것을 특징으로 하는 반도체 에피택셜웨이퍼의 내압측정방법.
  3. 제 2항에 있어서, 상기 각 쇼트키전극은, 동일 면위에 형성되어 있는 것을 특징으로 하는 반도체 에피택셜웨이퍼의 내압측정방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 쇼트키전극의 재료는, Au, Pt, Pd, W, Ti, Al 또는 Ni 중 어느 하나를 함유한 것을 특징으로 하는 반도체 에피택셜웨이퍼의 내압측정방법.
  5. 제 1항 내지 3항 중 어느 한 항에 있어서, 상기 전압의 인가전에, 염산, 인산, 암모니아, 황산 및 과산화수소수 중 적어도 하나를 함유한 세정액으로 상기 반도체 에피택셜웨이퍼의 표면세정을 하는 것을 특징으로 하는 반도체 에피택셜웨이퍼의 내압측정방법.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 반도체 에피택셜웨이퍼의 구조가, 고전자이동도 트랜지스터용 에피택셜웨이퍼 구조로부터 콘택트층을 제외한 구조인 것을 특징으로 하는 반도체 에피택셜웨이퍼의 내압측정방법.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 반도체 에피택셜웨이퍼의 재료는, AlxGayInl-x-yN(0 ≤x ≤ 1, 0 ≤ y ≤ 1, x + y ≤ l), AlxGayInl-x-yAs(0 ≤ x ≤l, 0 ≤ y ≤ 1, x + y ≤ 1) 또는 AlxGayInl-x-yP(0 ≤ x ≤ 1, O ≤ y ≤ 1, x + y ≤ 1) 중 어느 하나로 표시되는 화합물인 것을 특징으로 하는 반도체 에피택셜웨이퍼의 내압측정방법.
  8. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 반도체 에피택셜웨이퍼 위에는, 상기 쇼트키전극으로서, 실 디바이스의 게이트전극, 소스전극 및 드레인전극에 각각 대응한 제 1전극, 제 2전극 및 제 3전극이 형성되고 있는 것을 특징으로 하는 반도체 에피택셜웨이퍼의 내압측정방법.
  9. 제 8항에 있어서, 상기 제 1전극 및 상기 제 2전극은, 서로 대향하는 쪽의 모서리 부분이 곡면형상인 것을 특징으로 하는 반도체 에피택셜웨이퍼의 내압측정방법.
  10. 제 8항에 있어서, 상기 제 1전극의 폭이, 0.8㎛이상 5㎛이하이며, 상기 제 1전극과 상기 제 2전극과의 거리 및 상기 제 1전극과 상기 제 3전극과의 거리가 0.8㎛이상 20㎛이하인 것을 특징으로 하는 반도체 에피택셜웨이퍼의 내압측정방법.
  11. 제 8항에 있어서, 상기 전압의 인가전에, 상기 제 1전극과 상기 제 3전극과의 사이에 정전류를 인가하는 것을 특징으로 하는 반도체 에피택셜웨이퍼의 내압측정방법.
  12. 게이트-드레인 사이 거리가 Ll이며, 게이트와 드레인과의 사이에 있어서 내
    압V1이 요구되는 FET의 기판으로서 이용되는 반도체 에피택셜웨이퍼로서, 쇼트키 전극으로서, 상기 게이트전극에 대응한 제 1전극과 상기 드레인전극에 대응한 제 3전극과의 거리를 L2로 했을 때에, 제 8항에 기재된 내압측정방법으로 측정된 상기 제 1전극과 상기 제 3전극과의 사이의 내압 V2가, 하기식(1)
    V 2 ≥ V1 × L2 / Ll ···(1)
    을 충족시키는 것을 특징으로 하는 반도체 에피택셜웨이퍼.
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