KR101042709B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 기판 상에 제 1 감광 패턴을 형성하는 것, 제 1 감광 패턴을 덮으며 제 1 감광 패턴의 일부를 노출하는 제 2 감광 패턴을 형성하는 것, 제 2 감광 패턴 상에 제 1 감광 패턴과 제 1 감광 패턴의 주위의 제 2 감광층를 노출하는 제 1 개구부를 갖는 제 3 감광 패턴을 형성하는 것, 제 1 개구부에 의해 노출된 제 1 감광 패턴을 제거하여 기판을 노출하는 제 2 개구부를 형성하는 것 및 제 2 개구부를 채우는 다리부 및 다리부와 연결되며 제 1 개구부에 한정되는 머리부를 갖는 티형 게이트 전극을 형성하는 것을 포함한다.
감광층, 게이트 전극, 광형상 반전 공정
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 티형 게이트 전극을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
모노리식 마이크로 웨이브 집적 회로(Monolithic Microwave Intergrated Circuit: MMIC, 이하 MMIC라 함)는 W 밴드 가령, 75 ~ 110 ㎓를 초과하는 고주파수를 사용할 수 있다. MMIC에는 고주파 소자 가령, 고전자 이동도 트랜지스터(High Electron Mobility Transistors: HEMT)가 사용될 수 있다. 고전자 이동도 트랜지스터(High Electron Mobility Transistors: HEMT)의 고주파 특성은 게이트 길이(gate length)와 게이트 저항에 영향을 받을 수 있다. 따라서, 고주파 소자에는 게이트의 저항이 작으며 게이트의 길이가 짧은 티형 게이트가 사용될 수 있다.
본 발명의 이루고자 하는 기술적 과제는 저항이 작으며 길이가 짧은 티형 게이트 전극을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 기판 상에 제 1 감광 패턴을 형성하고; 상기 제 1 감광 패턴을 덮으며 상기 제 1 감광 패턴의 일부를 노출하는 제 2 감광 패턴을 형성하고; 상기 제 2 감광 패턴 상에 상기 제 1 감광 패턴과 상기 제 1 감광 패턴의 주위의 제 2 감광층를 노출하는 제 1 개구부를 갖는 제 3 감광 패턴을 형성하고; 상기 제 1 개구부에 의해 노출된 제 1 감광 패턴을 제거하여, 상기 기판을 노출하는 제 2 개구부를 형성하고; 그리고 상기 제 2 개구부를 채우는 다리부 및 상기 다리부와 연결되며 상기 제 1 개구부에 한정되는 머리부를 갖는 티형 게이트 전극을 형성하는 것을 포함한다.
본 발명의 실시예에 따르면, 상기 제 1 감광 패턴은 상기 제 2 및 제 3 감광 패턴들에 대해 식각 선택비를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 감광 패턴을 형성하는 것은: 상기 기판 상에 제 1 감광층을 형성하고; 그리고 상기 제 1 감광층을 노광 및 현상하는 것을 포함할 수 있다. 상기 제 1 감광층은 전자빔용 레지스트인 음각 감광층을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 게이트 전극의 다리부의 길이는 상기 제 1 감광층의 두께에 의해 조절할 수 있다. 상기 게이트 전극의 다리부의 폭은 상기 제 1 감광 패턴의 폭에 의해 조절할 수 있다.
본 발명의 실시예에 따르면, 상기 제 2 감광 패턴을 형성하는 것은: 상기 제 1 감광 패턴을 덮는 제 2 감광층을 형성하고; 그리고 상기 제 2 감광층을 평탄화하여 상기 제 1 감광 패턴을 노출하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제 3 감광 패턴을 형성하는 것은: 상기 제 2 감광 패턴을 덮는 제 3 감광층을 형성하고; 그리고 상기 제 3 감광층에 광형상 반전 공정을 수행하여 상기 제 1 개구부를 형성하는 것을 포함할 수 있다. 상기 제 2 감광 패턴은 상기 광형상 반전 공정에 의하여 현상되는 않을 수 있다. 상기 제 2 감광 패턴은 저감도 전자빔용 레지스트를 포함할 수 있다.
본 발명의 실시예에 따르면, 티형 게이트 전극의 다리부의 길이 및 폭을 조절할 수 있고, 티형 게이트 전극의 다리부는 균일하며 짧은 길이와 균일한 폭을 가질 수 있다. 따라서, 저항이 작으며 길이가 짧은 티형 게이트 전극을 제공할 수 있다.
첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 보여주는 흐름도이다. 도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
도 2a 및 도 1의 스텝 1을 참조하면, 기판(100) 상에 제 1 감광층(110)을 형성한다. 기판(100)은 가령, 갈륨 비소(GaAs)를 포함한 기판(100)일 수 있다. 제 1 감광층(110)은 전자빔용 레지스트인 음각 감광층(Negative tone resist layer)을 포함할 수 있다. 제 1 감광층(110)은 가령, 하이드로겐 실세스퀴옥산(Hydrogen Silsesquioxane: HSQ)으로 형성될 수 있다. 예를 들면, 제 1 감광층(110)은 기판(100) 상에 HSQ를 도포한 후 HSQ에 베이킹 공정을 수행하여 형성될 수 있다. 제 1 감광층(110)은 가령, 10㎚ ~ 100㎚의 두께로 도포될 수 있다.
본 발명의 실시예에 따르면, 제 1 감광층(110)의 두께(T)에 의하여, 후속으로 형성될 티형 게이트 전극(도 2h의 146)의 다리부(142)의 길이(H)가 조절될 수 있다.
도 2b 및 도 1의 스텝 2를 참조하면, 제 1 감광층(110)을 패터닝하여 제 1 감광 패턴(112)을 형성한다. 제 1 감광 패턴(112)은 상면 및 서로 대향하는 측면들을 포함할 수 있다. 예를 들면, 제 1 감광 패턴(112)은 제 1 감광층(110) 상에 제 1 마스크 패턴(미도시)을 배치한 후 제 1 마스크 패턴에 의해 노출되는 제 1 감광층(110)을 노광 및 현상함으로써 형성될 수 있다. 제 1 마스크 패턴은 가령, 직사각형 형태를 가질 수 있다. 제 1 감광 패턴(112)의 폭(L)은 가령, 5㎚ ~ 20㎚일 수 있다. 제 1 감광 패턴(112)의 폭(L)은 상기 측면들 사이의 거리일 수 있다.
본 발명의 실시예에 따르면, 제 1 감광 패턴(112)의 폭(L)에 의하여, 후속으로 형성될 티형 게이트 전극(도 2h의 146)의 다리부(142)의 폭(W)을 조절할 수 있다. 제 1 감광 패턴(112)의 폭(L)을 10㎚이하로 미세화하는 경우, 제 1 감광 패턴(112)을 안정적으로 형성하기 위해 제 1 감광층(도 2a의 110)의 두께(T)는 50㎚ 이하 일 수 있다.
제 1 감광 패턴(112)을 형성한 후 기판(100) 상에 남은 잔류 제 1 감광층(110)을 제거한다. 잔류 제 1 감광층(110)은 기판(100)과 제 1 감광 패턴(112)이 접하는 면의 둘레 및 기판(100)으로부터 소정의 높이 가령, 10㎚ 사이에 잔류할 수 있다. 잔류 제 1 감광층(110)은 가령, 반응성 건식 식각 방법 또는 습식 식각 공정으로 제거될 수 있다. 습식 식각 공정에서는 가령, 증류수로 희석된 불산을 포함하는 식각액(Buffered Oxide Etchant: BOE)이 사용될 수 있다. 식각액은 가령, 증류수에 대한 불산의 비 가령, 1/1000 이하의 매우 낮은 농도로 사용될 수 있다.
도 2c 및 도 1의 스텝 3를 참조하면, 제 1 감광 패턴(112)을 덮는 제 2 감광 층(120)을 형성한다. 제 2 감광층(120)은 저감도 전자빔용 레지스트를 포함할 수 있다. 제 2 감광층(120)은 가령, 리메틸메타크릴레이트(polymethylmethacrylate: PMMA)으로 형성될 수 있다. 예를 들면, 제 2 감광층(120)은 제 1 감광 패턴(112)을 갖는 기판(100) 상에 PMMA를 도포한 후 PMMA에 베이킹 공정을 수행하여 형성될 수 있다. 베이킹 공정은 소프트 베이킹 공정일 수 있다.
도 1의 스텝 4 및 도 2d를 참조하면, 제 2 감광층(도 2c의 120)을 평탄화하여 제 1 감광 패턴(112)을 노출하는 제 2 감광 패턴(122)을 형성한다. 제 2 감광 패턴(122)은 제 1 감광 패턴(112)의 양측면을 덮으며 제 1 감광 패턴(112)의 상면을 노출시킬 수 있다. 평탄화 공정은 가령, 플라즈마 디스컴 장치를 사용한 식각 공정일 수 있다. 상기 식각 공정은 제 2 감광 패턴(122)의 손상을 적게 줄 수 있다.
도 2e 및 도 1의 스텝 5를 참조하면, 제 2 감광 패턴(122)을 덮는 제 3 감광층(130)을 형성한다. 제 3 감광층(130)은 광형상 반전용 레지스트를 포함할 수 있다. 제 3 감광층(130)은 가령, AZ5214E 레지스트로 형성될 수 있다. 예를 들면, 제 3 감광층(130)은 제 2 감광 패턴(122) 상에 AZ5214E 레지스트을 도포한 후 AZ5214E 레지스트에 베이킹 공정을 수행하여 형성될 수 있다. 베이킹 공정은 소프트 베이킹 공정일 수 있다.
도 2f 및 도 1의 스텝 6을 참조하면, 제 3 감광층(130)을 패터닝하여, 제 1 개구부(134)를 갖는 제 3 감광 패턴(132)을 형성한다. 제 1 개구부(134)는 제 1 감광 패턴(112) 및 제 1 감광 패턴(112) 주위의 제 2 감광 패턴(122)을 노출할 수 있 다. 제 3 감광 패턴(132)은 제 3 감광층(130)에 광형상 반전 공정을 수행하여 형성될 수 있다. 예를 들면, 제 3 감광 패턴(132)은 제 2 마스크 패턴(미도시)을 이용하여 제 3 감광층(130)을 노광 및 현상함으로써 형성될 수 있다. 제 2 마스크 패턴은 가령, 사다리꼴 형태의 패턴일 수 있다. 현상 시간을 충분히 가짐에 의해, 제 1 개구부(134)는 역경사를 갖는 측면을 포함할 수 있다.
제 1 개구부(134)는 후속으로 형성될 티형 게이트 전극(도 2h의 146)의 머리부(144)를 한정할 수 있다. 상기 머리부(144)의 폭(도 2h의 D)을 0.1㎛ 이하로 정의하기 위해, 제 1 개구부(134)의 폭(136)은 0.5㎛ 이하일 수 있다. 본 발명의 실시예에 따르면, 티형 게이트 전극(146)의 머리부(144)를 정의하기 위해, 전자빔 리소 그라피를 사용하지 않고 광 리소 그라피를 사용하므로 반도체 장치의 공정 단가를 절감할 수 있다.
본 발명의 실시예에 따르면, 제 3 감광층(130)의 노광 및 현상 시 제 2 감광 패턴(122)은 저감도 전자빔용 감광층으로서 현상되지 않을 수 있다. 현상되지 않는 제 2 감광 패턴(122)은 상기 다리부(142), 특히 다리부(142)의 상부(upper portion)가 균일하게 형성되는 것에 기여할 수 있다.
도 2g 및 도 1의 스텝 7을 참조하면, 제 1 개구부(134)에 의해 노출된 제 1 감광 패턴(112)을 제거하여, 기판(100)을 노출하는 제 2 개구부(124)를 형성한다. 제거 공정은 가령, 반응성 건식 식각 공정 또는 습식 식각 공정일 수 있다. 반응성 건식 식각 공정에서는 제 1 감광 패턴(112)의 제거 시 제 2 감광 패턴(122)이 함께 식각되는 것을 최소화하기위해, 제 2 감광 패턴(122)에 비해 제 1 감광 패턴(112) 에 대한 식각 선택비가 좋은 식각 가스가 이용될 수 있다. 상기 식각 가스는 가령, 불산 원자를 포함하는 가스일 수 있다. 습식 식각 공정에서는 제 1 감광 패턴(112)의 제거 시 제 2 감광 패턴(122) 및 제 3 감광 패턴(132)을 손상을 최소화하기위해, 가령, 증류수로 희석된 불산을 포함하는 식각액(Buffered Oxide Etchant: BOE)이 사용될 수 있다. 노출된 기판(100)의 표면 특성이 상기 식각액에 의해 변화될 수 있으므로, 식각액은 증류수에 대한 불산의 비 가령, 1/30 이하의 낮은 농도로 사용될 수 있다.
제 2 개구부(124)는 후속으로 형성될 티형 게이트 전극(도 2h의 146)의 다리부(142)를 정의할 수 있다. 본 발명의 실시예에 따르면, 제 1 감광 패턴(112)은 제 2 및 제 3 감광 패턴들(122, 132)에 대하여 식각 선택비를 가질 수 있어, 제 2 및 제 3 감광 패턴들(122, 132), 특히 제 2 감광 패턴(122)의 손상없이 제 1 감광 패턴(112)이 선택적으로 제거될 수 있다. 이에 따라, 상기 티형 게이트 전극(146)의 다리부(142)는 균일한 길이(H)와 폭(W)를 가질 수 있다.
제 2 개구부(124)를 형성한 후, 노출된 기판(102)을 리세스할 수 있다. 리세스 공정은 가령, 건식 식각 공정 및/또는 습식 식각 공정일 수 있다. 기판(100)을 리세스함으로써, 상기 티형 게이트 전극(146)의 양측에 배치되는 불순물 영역들(미도시) 가령, 소오스 및 드레인 영역들 사이의 흐르는 전류, 가령 채널 전류가 조절될 수 있다.
도 2h 및 도 1의 스텝 8을 참조하면, 제 3 감광 패턴(132)이 형성된 기판(100) 상에 금속층(140)을 형성하여, 제 2 개구부(124)를 채우는 다리부(142) 및 다리부(142)로부터 연결된 머리부(144)를 포함하는 티형 게이트 전극(146)을 형성한다. 티형 게이트 전극(146)의 머리부(144)는 제 1 개구부(134)에 한정되어 다리부(142)에 비해 넓은 폭(D)을 가질 수 있다.
금속층(140)의 형성 공정은 가령, 전자빔 진공 증착 공정을 수행하여 형성될 수 있다. 금속층(140)은 가령, 차례로 증착된 금(Au)층, 백금(Pt)층 및 티탄늄(Ti)층을 포함할 수 있다. 금속층(140)은 가령, 제 3 감광 패턴(132)의 두께(136)의 2/3의 두께로 증착될 수 있다. 금속층(140)은 가령, 0.4㎛의 두께로 증착될 수 있다. 잔류 금속층(140)이 제 3 감광 패턴(132) 상 및 제 1 개구부(134) 내의 제 2 감광 패턴(122) 상에 잔류할 수 있다.
도 2i 및 도 1의 스텝 9를 참조하면, 티형 게이트 전극(146) 이외의 잔류 금속층(140)을 제거한다. 예를 들면, 잔류 금속층(140)의 제거 공정은 제 3 감광 패턴(132) 및 제 2 감광 패턴(122)에 리프트-오프 공정을 수행하여, 제 3 및 제 2 감광 패턴(122)들과 함께 잔류 금속층(140)을 제거할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 보여주는 흐름도이다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
Claims (7)
- 기판 상에 제 1 감광 패턴을 형성하고;상기 제 1 감광 패턴을 덮으며 상기 제 1 감광 패턴의 일부를 노출하는 제 2 감광 패턴을 형성하고;상기 제 2 감광 패턴 상에 상기 제 1 감광 패턴과 상기 제 1 감광 패턴의 주위의 제 2 감광 패턴을 노출하는 제 1 개구부를 갖는 제 3 감광 패턴을 형성하고;상기 제 1 개구부에 의해 노출된 제 1 감광 패턴을 제거하여, 상기 기판을 노출하는 제 2 개구부를 형성하고; 그리고상기 제 2 개구부를 채우는 다리부 및 상기 다리부와 연결되며 상기 제 1 개구부에 한정되는 머리부를 갖는 티형 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 감광 패턴은 상기 제 2 및 제 3 감광 패턴들에 대해 식각 선택비를 갖는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 감광 패턴을 형성하는 것은:상기 기판 상에 제 1 감광층을 형성하고; 그리고상기 제 1 감광층을 노광 및 현상하는 것을 포함하되,상기 제 1 감광층은 전자빔용 레지스트인 음각 감광층을 포함하는 반도체 장치의 제조 방법.
- 제 3 항에 있어서,상기 게이트 전극의 다리부의 길이는 상기 제 1 감광층의 두께에 의해 조절하는 반도체 장치의 제조 방법.
- 제 3 항에 있어서,상기 게이트 전극의 다리부의 폭은 상기 제 1 감광 패턴의 폭에 의해 조절하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 2 감광 패턴을 형성하는 것은:상기 제 1 감광 패턴을 덮는 제 2 감광층을 형성하고; 그리고상기 제 2 감광층을 평탄화하여 상기 제 1 감광 패턴을 노출하는 것을 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 3 감광 패턴을 형성하는 것은:상기 제 2 감광 패턴을 덮는 제 3 감광층을 형성하고; 그리고상기 제 3 감광층에 광형상 반전 공정을 수행하여 상기 제 1 개구부를 형성하는 것을 포함하되,상기 제 2 감광 패턴은 저감도 전자빔용 레지스트를 포함하며 상기 광형상 반전 공정에 의하여 현상되는 않는 반도체 장치의 제조 방법.
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