KR100853166B1 - 전계효과형 화합물 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 화화물 반도체를 기반으로 하는 전계효과형 메타모픽(metamorphic) 고전자 이동도 트랜지스터(HEMT : high electron mobility transistor)를 제작하는 방법에 있어, T-게이트를 기판상에 안정적으로 형성하는 방법에 관한 것으로서 기판 위에 복수의 레지스트를 순차적으로 적층하는 단계; 상기 적층된 레지스트에 전자빔 리소그래피를 이용하여 T형 패턴을 형성하는 단계; 상기 T형 패턴이 형성된 기판 위에 게이트 금속층을 형성하는 단계; 접착부재를 상기 적층된 레지스트의 최상층에 형성된 게이트 금속층과 접착되도록 한 후 상기 접착부재를 분리시킴으로써 상기 게이트 금속층을 제거하는 단계; 및 상기 적층된 레지스트를 모두 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다. 또한 기판 위에 복수의 에피텍셜층이 형성된 화합물 반도체에 있어서, 캡층의 하부에 형성된 식각방지층을 고농도로 도핑함으로써 반도체 소자의 기생 저항을 줄이는 것을 또 다른 특징으로 한다. 본 발명에 따르면 접착 부재를 이용한 금속 제거 기법을 이용하여 안정적으로 미세 게이트를 형성할 수 있으며, 고농도 도핑된 인듐인 식각 방지층을 도입한 에피 구조를 이용하여 기생 저항 성분을 줄임으로써 초고속 동작이 가능한 고전자 이동도 트랜지스터 제조 기법을 제공한다.
화합물 반도체, 고전자 이동도 트랜지스터, 접착 부재, 금속 제거 기법

Description

전계효과형 화합물 반도체 소자의 제조 방법{A method for the fabrication of field effect type compound semiconductor}
도1a 내지 도1e는 종래의 금속 제거 공정으로 미세 T-게이트를 제작할때의 문제점을 도시한 도면이다.
도2는 종래의 금속 제거 공정으로 제작한 35 nm T-게이트의 단면 사진을 도시한 것이다.
도3a 내지 도 3f는 본 발명에 따른 T-게이트 형성 방법을 단계별로 도시한 것이다.
도4a 내지 도4c는 본 발명의 실시 예에 따른 접착 테잎을 이용한 금속 제거 기법을 적용하여 35 nm T-게이트를 제조한 시료를 전자 현미경으로 단면 촬영한 사진을 도시한 것이다.
도5a 내지 도5f는 본 발명에 따른 고농도 도핑된 인듐인 식각 방지층을 도입한 메타모픽 고전자 이동도 트랜지스터의 T-게이트 형성 방법을 단계별로 도시한 것이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 35 nm T-게이트 메타모픽 고전자 이동도 트랜지스터의 직류 전류-전압 특성 측정 결과를 도시한 것이다.
도 7은 본 발명의 실시 예에 따른 35 nm T-게이트 고전자 이동도 트랜지스터의 초고주파 특성 측정 결과를 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
301 : 갈륨비소 기판　　 302 : 제 1 레지스트 (PMMA)
303 : 제 2 레지스트 (PMGI) 304 : 제 3 레지스트 (PMMA-MAA)
305 : 게이트 금속 306 : 접착부재
본 발명은 화화물 반도체를 기반으로 하는 전계효과형 메타모픽(metamorphic) 고전자 이동도 트랜지스터(HEMT : high electron mobility transistor)를 제작하는 방법에 있어, T-게이트를 기판상에 안정적으로 형성하는 방법 및 소자의 기생 저항을 감소시키기 위해 에피구조를 최적화 하는 방법에 관한 것이다.
통신 기술이 발달함에 따라 통신 주파수가 2GHz 이상의 고주파 영역에 응용되는 통신 소자에는 종래의 실리콘을 사용하는 소자에 비해 높은 전자 이동도를 가져야 하며, 따라서 높은 전자 이동도를 가지는 갈륨비소(GaAs) 또는 인듐인(InP) 등과 같은 화합물 반도체가 널리 사용되고 있다. 이러한 화합물 기반에서 전계 효과 트랜지스터를 제작할 경우에는 밀리미터파 대역과 같은 초고주파 영역에서의 소자 특성은 게이트의 특성, 즉 게이트 길이 및 게이트 저항에 크게 의존하게 된다. 즉 초고주파용 소자의 경우에는 게이트 길이가 짧을수록 전도도(transconductanace)가 증가하고 게이트-소스 커패시턴스가 감소하게 된다. 따라서 게이트 길이가 짧을수록 최대 발진 주파수 (fmax), 전류 이득 차단 주파수 (fT) 등 초고주파 특성이 개선된다. 그러나 게이트 길이가 짧아지면, 게이트의 단면적도 작아지며 게이트 도선의 저항이 증가되며, 이러한 게이트 저항의 증가는 특히 고주파 영역에서의 소자 이득, 전류 이득의 감소를 초래한다.
이러한 게이트 길이와 게이트 저항의 트레이드-오프(trade-off) 문제를 해결하기 위하여 쇼트키층(schottky layer)과 접촉하는 게이트 전극의 길이는 짧게하고 게이트 전체 단면적은 증가시키는 T-게이트가 적용되고 있다.
이러한 T-게이트 구조를 이용하여 초고주파용 소자를 제작함에 있어서 게이트의 길이가 수십 나노미터 수준 이하인 경우에는 T-게이트를 기판위에 안정적으로 형성하는 것이 매우 중요하다. 즉 소자의 게이트 길이가 줄어들면 금속 제거 공정에서 가해지는 물리적 충격에 의해서 게이트가 쓰러지는 현상이 발생하여 소자의 성능 저하가 일어나게 된다. 도 1a 내지 1e에는 종래의 T-게이트의 형성방법 및 이때 발생되는 문제를 도시하였다.
종래의 T-게이트의 형성방법은 기판(101)위에 전자빔에 대한 감도가 서로 다른 레지스트를 복수로 적층하는 다중 레지스트 구조를 형성한다. 예를 들어 도1a에서과 같이 PMMA, PMMA-MAA등을 조합하여 3층이 적층된 다중 레지스트 구조(102)를 형성한다. 다음으로, 전자빔(electron beam)을 이용한 리스그래피(lithography) 공정으로 T형 패턴을 형성한 후 현상 및 세척 단계를 거쳐 도1b에 나타낸 것과 같은 T형 레지스트 구조를 형성한다. 다음으로, 게이트 금속, 예를들면 티타늄, 백금, 금을 하부로부터 순차적으로 형성한 것 (이하 티타늄/백금/금)과 같은 게이트 금속(103)을 증착하여 도1c에 나타낸 것과 같은 게이트를 형성한 후, 이를 레지스트 용해제(104)를 이용하여 레지스트 및 레지스트 위에 도포되어 있던 금속층까지 모두 제거하는 방법 (이하 리프트-오프(lift-off) 방법)을 이용하여 T-게이트를 형성하다.(도1d)
그러나 이러한 종래의 리프트-오프 방법에 의할 시, 도1d에 나타낸 것과 같이 레지스트 용해제 안에서 레지스트가 용해되면서 잔여 금속들이 자유롭게 움직일 수 있게 되고, 이러한 이동중에 미세 게이트에 물리적 충격을 가할 수 있게 되어 게이트가 쓰러지는 현상이 발생할 수 있다(도1e). 도 2는 종래의 금속 제거 공정으로 제작한 35 nm T-게이트의 단면 사진을 보여주고 있다. 금속 증착 및 제거 이후 35 nm T-게이트가 기판위에 서 있지 못하고 옆으로 쓰러진 것을 알 수 있다.
한편 게이트 길이를 줄이는데 성공하였다고 하여도 소자의 에피 구조에 따른 기생 저항을 줄이지 못하면, 대부분의 소자들이 전류 이득 차단 주파수가 우수한 소자는 최대 발진 주파수 성능이 떨어지고, 최대 발진 주파수 성능이 우수한 소자는 전류 이득 차단 주파수 성능이 떨어지는 문제가 발생하게 된다. 그러나 높은 주파수에서 동작하는 회로를 제작하기 위해서는 전류이득 차단주파수와 최대 발진 주파수가 모두 우수하여야 한다. 따라서 우수한 전류이득 차단주파수와 최대 발진 주파수를 얻기 위해서는 기생 저항을 감소시키기 위하여 소자의 에피구조를 최적화 할 필요가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 금속 제거 공정에 있어 미세 게이트에 가해지는 물리적 충격을 줄여 안정적으로 T-게이트를 형성하는 방법의 제공을 목적으로 한다.
또한 본 발명의 또 다른 목적은 소자의 기생 저항을 줄일 수 있는 에피 구조를 제안하여 우수한 성능의 고전자 이동도 트랜지스터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은 전계효과형 화합물 반도체 소자의 T- 게이트 전극을 형성하는 방법에 있어서, 기판 위에 복수의 레지스트를 순차적으로 적층하는 단계; 상기 적층된 레지스트에 전자빔 리소그래피를 이용하여 T형 패턴을 형성하는 단계; 상기 T형 패턴이 형성된 기판 위에 게이트 금속층을 형성하는 단계; 접착부재를 상기 적층된 레지스트의 최상층에 형성된 게이트 금속층과 접착되도록 한 후 상기 접착부재를 분리시킴으로써 상기 게이트 금속층을 제거하는 단계; 및 상기 적층된 레지스트를 모두 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다
또한 기판 위에 복수의 에피텍셜층이 형성된 화합물 반도체에 있어서, 캡층의 하부에 형성된 식각방지층을 고농도로 도핑함으로써 반도체 소자의 기생 저항을 줄이는 것을 또 다른 특징으로 한다.
이하 첨부된 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 본 발명의 기술적 사상의 한도 내에서 여러 형태로 구현될 수 있으며 여기에 설명하는 실시예에 한정되지 않는다.
도3a 내지 도3f에는 본 발명의 특징에 따른 T-게이트 형성방법이 단계별로 도시되어 있다. 도3a에 도시된 바와 같이, 기판(301) 위에 복수의 레지스트를 순차적으로 적층한다.(도3a) 이때 이렇게 적층된 레지스트는 전자빔에 대한 감도 또는 현상액에 대한 반응이 서로 다른 레지스트를 사용하여 적층된 구조를 가진다. 예를 들어 최하층의 제 1 레지스트(302)로는 상대적으로 전자빔에 대한 감도가 떨어지는 PMMA를 형성하고, 중간층인 제 2 레지스트(303) 및 최상층인 제 3 레지스트(304)로는 상대적으로 전자빔에 대한 감도가 우수한 PMGI 및 PMMA-MAA를 각각 사용할 수 있다. 이때 제 1 레지스트(302)인 PMMA는 50nm ~ 150nm, 제 2 레지스트(303)인 PMGI는 450nm ~ 500 nm,제 3 레지스트(303)인 PMMA-MAA는 450 nm ~ 550nm 두께 범위에서 도포될 수 있다.
다음으로, 전자빔 리소그래피를 이용하여 레지스트를 노광시키고 현상한 후 세척하여 적층된 레지스트에 도3b에 나타낸 것과 같이 T형 패턴을 형성한다. 이때 게이트의 머리부분과 다리부분의 횡단면 길이의 차이가 크므로 이를 반영하여 게이트의 머리부분을 형성하기 위한 전자빔 노광 단계와 게이트의 다리를 형성하기 위한 전자빔 노광 단계를 2단계로 나누어 진행하는 것이 바람직하다.
다음으로, 상기 T형 패턴이 형성된 기판에 게이트 금속층(305)을 형성한다.(도3c) 이때 게이트 금속층으로는 티타늄/백금/금으로 적층된 구조가 사용될 수 있으며, 이러한 게이트 금속은 전자빔 증착법이나 스퍼터링 방법에 의해 증착할 수 있다.
다음으로, 접착 부재(306)를 적층된 레지스트의 최상층에 형성된 게이트 금속층과 접착되도록 한 뒤(도3d), 접착 부재(305) 및 상기 접착 부재(305)에 접착된 게이트 금속층을 분리하여 레지스트 위에 형성되어 있던 게이트 금속층을 모두 제거한다.(도3e) 이때 레지스트 최상층에 형성되어 있던 게이트 금속층을 안정적으로 분리하기 위해서는 접착 부재(305)와 게이트 금속층간의 접착력이 상기 게이트 금속층과 상기 적층된 레지스트의 최상층과의 접착력에 비해 우수하여야 한다. 접착 부재(305)로는 예를 들어 접착 테이프와 같이 도포된 잔여 금속에 대해서 접착력이 있는 어떠한 것도 가능하다.
다음으로, 용해제에 담구어 남아있던 레지스트를 모두 제거하면 도3f에 도시된 것과 같은 T-게이트가 형성된다. 이러한 본 발명에 의할 시 적층된 레지스트의 최상층 위에 형성된 게이트 금속층이 제거된 다음에 레지스트가 제거되므로 잔여 금속의 이동에 의해 T-게이트에 물리적 충격을 가하는 현상이 발생하지 않아 안정적으로 T-게이트를 형성할 수 있다.
도 4a 내지 도4c에는 위에서 기술한 방법에 의한 실제로 35nm T-게이트를 형성함에 있어 단계별로 그 단면을 주사전자현미경으로 촬영한 사진이 도시되어 있다. 도4a에 나타난 도면 부호 (401)은 기판이며, (402), (403), (404)는 각각 제 1 레지스트, 제 2 레지스트, 제 3 레지스트를 나타내며, (405)는 전자빔에 의해 형성된 게이트 금속층을 나타낸다. 도4a에는 T형 패턴을 형성한 후 게이트 금속층을 형성한 후의 단면이 도시되어 있고, 도4b에는 접착 테이프를 이용하여 적층된 레지스터의 최상층에 형성된 게이트 금속층을 제거한 후의 단면사진이 도시되어 있다. 접착 테이프으로 게이트 금속층을 제거한 후에도 최상층의 레지스트는 어떠한 변형도 일어나지 않은 것으로 보아 최상층의 레지스트에 의해서 보호되고 있는 미세 패턴 T-게이트에는 어떠한 물리적 충격도 가해지지 않았음을 알 수 있다. 도 4c는 레지 스트 제거용액을 이용하여 레지스터의 제거 및 세척이 완료된 후에 T-게이트를 전자 현미경으로 단면을 촬영한 사진이다. 금속 제거 공정 이후에도 35 nm T-게이트가 쓰러지지 않고 안정적으로 형성되었음을 알 수 있다.
도5a 내지 도5f에는 이러한 T-게이트 형성 방법을 이용하여 메타모픽(metamorphic) 고전자 이동도 트랜지스터(HEMT : high electron mobility transistor)를 제작하는 단계가 도시되고 있다. 우선 화합물 반도체 기판(501)위에 복수의 에피텍셜 층, 예를 들어 메타모픽 버퍼층(502), 도핑되지 않은 버퍼층(503), 도핑되지 않은 스페이서층(504), 델타도핑층(505), 쇼키 장벽층(506), 식각방지층(507) 및 캡층(508)을 순차적으로 적층한다(도5a). 이때 화합물 반도체 기판으로는 갈륨비소(GaAs) 또는 인듐인(InP) 기판을 포함한다. 일실시예로서 기판으로 갈륨비소를 사용하는 경우에는 메타모픽 버퍼층은 250nm~350nm 형성하며, 도핑되지 않은 버퍼층은 In0.52Al0.48As를 250nm~350nm 형성하며, 채널층은 도핑되지 않은 In0.53Ga0.47As를 100nm~200nm 형성하며, 스페이서층은 도핑하지 In0.52Al0.48As를 5nm~10nm 형성하며, 델타 도핑층은 스페이서층 상층부를 6×1012 cm-2로 도핑하여 형성하며, 쇼트키 장벽층은 도핑하지 않은 In0.52Al0.48As를 5nm ~ 15nm 형성하며, 식각방지층으로 5 nm~10nm의 인듐인을 형성하고, 캡층으로 1×1019 cm-3로 도핑된 In0.53Ga0.47As를 15nm~25nm 형성한다. 이때 캡층은 고농도 도핑된 층으로서 그 위에 오믹금속층으로 이루어진 소오스 및 드레인 전극과의 접촉저항을 감소시키는 오믹층의 역할도 수행한다. 한편 도핑은 실리콘과 같은 4족 원소들을 이용하여 수행한다. 한편 식각방지층은 캡층에 대해서 식각 선택비의 차이가 현저하여 후술할 게이트 리세스 공정에서 캡층의 습식식각시 이를 중단시키거나 식각률을 감소시키는 기능을 수행할 수 있다.
다음으로, 도5b에 도시한 것과 같이, 레지스트(509)를 도포하여 패터닝 하고 오믹금속층(510)을 도포한다. 이때 오믹금속층으로는 티타늄/백금/금을 각각 25nm~35nm/15nm~25nm/ 200nm~300nm 두께 범위로 전자빔 또는 스퍼터링 방법에 의해 형성할 수 있다.
다음으로, 리프트-오프 방법에 의해 소오스 전극 및 드레인 전극(511)을 형성한다.(도5c) 이때 소스 및 드레인을 형성한 후 열처리를 수행할 수도 있으며, 열처리 단계를 수행하지 않는 비열처리 방식에 의할 수도 있다. 예를 들어 티타늄/백금/금을 전자빔 증착법으로 형성하고 소스 및 드레인을 형성하고 열처리를 수행하지 않거나 또는 금-게르마늄합금/니켈/금을 증착하고 열처리를 하여 오믹 접촉을 형성할 수 있다.
다음으로, 위에서 기술한 방법에 따라 적층된 레지스트(512)를 형성하고 전자빔 리소그래피를 이용하여 T형 패턴을 형성한다.(도5d)
다음으로, 상기 T형 패턴을 마스크로 사용하여 습식식각으로 기판의 캡층 및 식각방지층을 일정부분 식각해내는 게이트 리세스(gate recess)공정을 수행한다.(도5e) 이때 습식식각 공정의 특성상 마스크의 아래부분도 식각되는 언더커 팅(undercutting)에 의해 리세스된 부분은 도5e에 도시된 것과 같이 형성된다. 습식식각시 캡층의 식각 두께를 보다 정확하게 조절하기 위하여 캡층에 대한 식각률이 식각방지층에 대한 식각률보다 우수한 제1식각 용액을 이용하여 캡층을 식각한 후 상기 식각방지층에서 식각을 중단 한 뒤 상기 식각방지층의 식각 용액인 제2식각 용액을 이용하여 식각방지층을 식각하는 단계로 수행할 수 있다. 보다 공정을 단순화 하기 위해서는 한번의 습식식각으로 게이트 리세스 공정을 진행하는 것도 가능하다. 즉 캡층에 대한 식각률이 상기 식각방지층간에 비해 우수한 식각 용액을 이용하여 상기 캡층을 식각해 낸 후 상기 캡층의 식각속도보다 상대적으로 작은 식각속도로 식각방지층을 식각함으로써 보다 정확하게 게이트 리세스 공정의 완료 시점을 조절할 수 있다.
다음으로, 게이트 금속층을 형성하고 접착 부재를 이용하여 적층된 레지스트 위의 게이트 금속층을 제거한 후, 용해제에서 남아있는 레지스트를 제거하여 T-게이트(513)를 형성함으로써 메타모픽(metamorphic) 고전자 이동도 트랜지스터를 제작하게 된다.(도5f)
이러한 구조를 가지는 메타모픽 고전자 이동도 트랜지스터에서의 기생저항을 감소시킴으로서 소자 특성을 더욱 향상시킬 수 있다. 즉 상기 캡층의 하부에 형성된 식각방지층을 고농도로 도핑함으로써 오믹층으로 역할을 수행하는 캡층과의 접촉저항을 감소시켜 소자의 기생 저항 성분을 감소시킬 수 있다. 이러한 목적을 구현하기 위한 일실시예로서 식각방지층으로 인듐인을 사용하는 경우, 도핑 농도를 1×1018 ~ 5x1019 cm-3로 조절 할 수 있다. 이하에서는 상술한 T-게이트 형성 방법에 따른 구체적인 35 nm T-게이트 메타모픽 고전자 이동도 트랜지스터의 제조 실시예 및 소자 특성의 테스트 결과에 대해서 기술한다.
본 실시예에 사용된 화합물 반도체 기판은 갈륨비소 기판이었다. 갈륨비소 기판위에 형성된 에피텍셜 구조는 상층으로부터 순서대로 1×1019 cm-3로 도핑한 20 nm의 캡층 (In0.53Ga0.47As), 5×1018 cm-3로 도핑한 5 nm의 인듐인 식각 방지층, 도핑하지 않은 10 nm 의 쇼트키 장벽층 (In0.52Al0.48As), 6×1012 cm-2로 도핑한 델타 도핑층, 도핑하지 않은 4 nm의 스페이서층 (In0.52Al0.48As), 도핑하지 않은 150 nm의 채널층 (In0.53Ga0.47As), 도핑하지 않은 300 nm의 버퍼층 (In0.52Al0.48As), 300 nm의 메타모픽 버퍼층을 구성되어 있다. 소자간 격리 공정인 메사(mesa) 공정을 수행한 후(미도시), 소스 및 드레인을 형성하는 오믹 공정은 비열처리 방식으로서 티타늄/백금/금 (30 nm/20 nm/250 nm)를 전자빔 증착기를 이용하여 증착한 후 리프트-오프 방법으로 제작하였다. 오믹 공정 후 오믹 접촉 저항를 측정한 결과 0.023 Ω·m 으로 우수한 성능을 가짐을 확인 할 수 있었다.
T-형 게이트의 형성 공정은 다중 레지스트구조를 이용하였으며, 최하위층인 제 1 레지스트로 100 nm 두께의 PMMA, 중간층인 제 2 레지스트는 500 nm 두께의 PMGI, 최상위층인 제 3 레지스트로 500 nm 두께의 PMMA-MAA를 사용하였다. 그리고 레지스트 도포 후 각각 190 ℃ 에서 5분간 가열한 후 10분간 충분히 식혀 주었다. 게이트 패턴 과정은 전자빔 리소그래피를 이용하여 2단계로 수행되었는데, 먼저 소스와 드레인 사이의 센터를 중심으로 0.5 μm ⅹ 40 μm 영역을 100 μC/cm2의 빔세기로 조사한 후 제 3 현상용액 (MIBK:IPA=1:3)으로 90초간 현상함으로써 최상위층의 제 3 레지스트를 제거하였다. 제 2 레지스트층은 제 2 현상용액 (PMGI-101) 에서 5분간 현상하였다. T-게이트의 머리 부분의 패턴 형성 과정이 끝나면 게이트 다리 부분을 형성하기 위한 리소그래피를 수행하였으며, 지그재그 형태의 게이트 다리 패턴을 형성해 주기 위해서 4000 pC/cm의 빔세기로 조사 후 제 1 현상용액 (MIBK:IPA=1:3) 에 30초 동안 현상하였다. 게이트 리세스 공정은 구연산(citric acid) 기반의 식각용액에 수산화 암모늄를 첨가하여 pH를 3.9 정도로 유지한 후 실시하였다. 게이트 리세스 후 티타늄/백금/금 (30 nm/20 nm/250 nm)을 전자빔 증착기로 증착한 다음 접착 테잎을 이용한 잔여금속 제거 기법을 적용하여 잔여 금속을 제거한 후, 나머지 레지스트들을 용해제에서 제거하여 T-게이트를 형성하였다.
제작된 소자의 직류 특성을 살펴보기 위해 Agilent 4156C 반도체 파라미터 분석기(semiconductor parameter analyzer) 및 ICS 프로그램을 이용해 직류 측정을 실시하였다. 도6a 는 35 nm의 게이트 길이를 가지는 2ⅹ40 μm 소자의 직류 특성을 나타낸 그래프로 게이트 전압이 -1 V일 때 핀치 오프(pinch-off)가 잘 이루어 짐을 볼 수 있다. 도6b 에서 드레인 전압이 1 V일 때 최대 드레인 전류는 896 mA/mm의 값을 나타냈고 마찬가지로 최대 전달 이득은 1100 mS/mm(게이트 전압 = -0.4 V)로 우수한 직류 특성을 보여준다. 소자의 RF 특성은 안리츠(Anritsu)의 회로망분석기(vector network analyzer, 37397C)를 사용하여 1 GHz에서 50 GHz까지 산란계수를 측정하였고, 이 단계 디임베딩(de-embedding)하였다. 도7은 제작한 35 nm T-게이트 메타모픽 고전자 이동도 트랜지스터의 초고주파 특성을 나타낸 그래프로 측정된 산란계수로부터 520 GHz의 최대 발진 주파수 (fmax)와 440 GHz의 전류 이득 차단 주파수 (fT)를 보여준다. 기존 메타모픽 고전자 이동도 트랜지스터의 최고 기록은 최대 발진 주파수 400 GHz와 전류 차단 주파수 440 GHz 로서 (문헌 [K. Elgaid, et. al., IEEE Electron Device Lett. 26 (11), Nov. 2005] 참조), 본 발명의 결과는 기존 메타모픽 고전자 이동도 트랜지스터의 최대 발진 주파수 최고 기록을 120 GHz이상 개선한 결과로 세계최고 수준의 초고주파 동작이 가능한 메타모픽 고전자이동도 트랜지스터 제조가 가능하게 되었다.
본 발명에 따르면 접착 부재를 이용한 금속 제거 기법을 이용하여 안정적으로 미세 게이트를 형성할 수 있으며, 고농도 도핑된 인듐인 식각 방지층을 도입한 에피 구조를 이용하여 기생 저항 성분을 줄임으로써 초고속 동작이 가능한 고전자 이동도 트랜지스터 제조 기법을 제공한다.

Claims (18)

  1. T-게이트를 구비하는 전계효과형 화합물 반도체 소자를 제조하는 방법에 있어서, 상기 T-게이트는
    (a) 기판 위에 복수의 레지스트를 순차적으로 적층하는 단계;
    (b) 상기 적층된 레지스트에 전자빔 리소그래피를 이용하여 T형 패턴을 형성하는 단계;
    (c) 상기 T형 패턴이 형성된 기판 위에 게이트 금속층을 형성하는 단계;
    (d) 접착부재를 상기 적층된 레지스트의 최상층에 형성된 게이트 금속층과 접착되도록 한 후 상기 접착 부재를 분리시킴으로써 상기 최상층에 형성된 게이트 금속층을 제거하는 단계; 및
    (e) 상기 적층된 레지스트를 모두 제거하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 적층된 레지스트는 PMAA, PMGI, PMMA-MAA가 하부로부터 순차적으로 적층된 것인 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  3. 제1항에 있어서, 상기 전자빔 리소그래피는 상기 T-게이트의 머리 부분 및 다리 부분의 패터닝을 위하여 2단계로 진행되는 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 게이트 금속층은 티타늄, 백금, 금을 하부로 부터 순차적으로 도포함으로써 형성하는 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 접착 부재는 상기 게이트 금속층에 대해서 접착력을 가진 것으로서, 상기 게이트 금속층과의 접착력이 상기 게이트 금속층과 상기 적층된 레지스트의 최상층 간의 접착력에 비해 우수한 접착 부재인 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  7. 제1항에 있어서, 상기 접착 부재는 접착 테이프를 포함하는 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  8. 전계효과형 화합물 반도체 소자를 제조하는 방법에 있어서,
    (f) 기판위에 메타모픽 버퍼층, 도핑되지 않은 버퍼층, 도핑되지 않은 스페이서층, 델타도핑층, 쇼키 장벽층, 식각방지층 및 도핑된 캡층을 순차적으로 적층하는 단계;
    (g) 상기 캡층 위에 오믹금속층으로 이루어진 소오스 및 드레인 전극을 형성하는 단계;
    (h) 상기 소오스 및 드레인 전극이 형성된 상기 캡층위에 복수의 레지스트를 순차적으로 적층하는 단계;
    (i) 상기 적층된 레지스트에 전자빔 리소그래피를 이용하여 T형 패턴을 형성하는 단계;
    (j) 상기 T형 패턴을 마스크로 하여 상기 캡층 및 상기 식각방지층을 습식 식각하는 게이트 리세스를 수행하는 단계;
    (k) 상기 게이트 리세스가 완료된 구조물상에 게이트 금속층을 형성하는 단계;
    (l) 접착부재를 상기 적층된 레지스트의 최상층에 형성된 게이트 금속층과 접착되도록 한 후 상기 접착부재를 분리시킴으로써 상기 최상층에 형성된 게이트 금속층을 제거하는 단계; 및
    (m) 상기 적층된 레지스트를 모두 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  9. 제8항에 있어서, 상기 기판은 갈륨 비소 또는 인듐인 인것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  10. 제8항에 있어서, 상기 식각방지층을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  11. 제10항에 있어서, 상기 식각방지층은 인듐인을 사용하는 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  12. 제11항에 있어서, 상기 도핑의 농도는 1×1018 ~ 5x1019 cm-3 인 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  13. 제8항에 있어서, 상기 오믹금속층으로 티타늄, 백금, 금을 하부로부터 순차적으로 형성하는 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  14. 삭제
  15. 제8항에 있어서, 상기 오믹금속층으로 금-게르마늄합금,니켈,금을 하부로부터 순차적으로 형성하는 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  16. 제15항에 있어서, (g) 단계 후 열처리를 수행하여 상기 오믹금속층과 상기 캡층간에 오믹 접촉를 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  17. 제8항에 있어서, 상기 (j) 단계는
    (j-1) 상기 캡층에 대한 식각용액으로서, 상기 캡층에 대한 식각률이 상기 식각방지층에 대한 식각률보다 우수한 제1식각 용액을 이용하여 상기 캡층을 식각한 후 상기 식각방지층에서 식각을 중단하는 단계; 및
    (j-2) 식각방지층의 식각용액인 제2식각 용액을 이용하여 상기 식각방지층을 식각하는 단계로 수행되는 것을 특징으로 하는 전계효과형 화합물 반도체 소자 제조 방법.
  18. 제8항에 있어서, 상기 (j) 단계는 상기 캡층에 대한 식각률이 상기 식각방지층에 비해 우수한 식각 용액을 이용하여 상기 캡층을 식각한 후, 상기 캡층의 식각속도보다 상대적으로 작은 식각속도로 상기 식각방지층을 식각하는 것을 특징으로 하는 하는 전계효과형 화합물 반도체 소자 제조 방법.
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US11/896,660 US20080182369A1 (en) 2007-01-30 2007-09-05 T-gate forming method and metamorphic high electron mobility transistor fabricating method using the same
JP2007273700A JP2008187164A (ja) 2007-01-30 2007-10-22 Ｔ−ゲート形成方法及びこれを用いたメタモーフィック高電子移動度トランジスタの製造方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101042709B1 (ko) * 2008-11-24 2011-06-20 한국전자통신연구원 반도체 장치의 제조 방법
KR101064726B1 (ko) 2008-11-24 2011-09-14 한국전자통신연구원 반도체 장치 및 그 제조 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5217301B2 (ja) * 2007-08-28 2013-06-19 富士通株式会社 化合物半導体装置とその製造方法
US8368100B2 (en) 2007-11-14 2013-02-05 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same
US9634191B2 (en) 2007-11-14 2017-04-25 Cree, Inc. Wire bond free wafer level LED
TW200931660A (en) * 2008-01-11 2009-07-16 Univ Nat Cheng Kung Hydrogen sensor and method for producing the same
US8384115B2 (en) * 2008-08-01 2013-02-26 Cree, Inc. Bond pad design for enhancing light extraction from LED chips
KR101104251B1 (ko) * 2008-11-24 2012-01-11 한국전자통신연구원 반도체 장치의 제조 방법
US8354291B2 (en) 2008-11-24 2013-01-15 University Of Southern California Integrated circuits based on aligned nanotubes
US8741715B2 (en) * 2009-04-29 2014-06-03 Cree, Inc. Gate electrodes for millimeter-wave operation and methods of fabrication
US20110101302A1 (en) * 2009-11-05 2011-05-05 University Of Southern California Wafer-scale fabrication of separated carbon nanotube thin-film transistors
TWI404209B (zh) * 2009-12-31 2013-08-01 Univ Nat Chiao Tung 高電子遷移率電晶體及其製作方法
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
US8692230B2 (en) 2011-03-29 2014-04-08 University Of Southern California High performance field-effect transistors
US8860137B2 (en) 2011-06-08 2014-10-14 University Of Southern California Radio frequency devices based on carbon nanomaterials
CN102509704B (zh) * 2011-12-26 2014-01-08 中国科学院微电子研究所 一种采用单次电子束曝光制备t型栅的方法
KR101903509B1 (ko) * 2012-07-11 2018-10-05 한국전자통신연구원 전계효과형 화합물반도체소자의 제조방법
CN103151252B (zh) * 2013-02-18 2015-09-02 中国电子科技集团公司第五十五研究所 一种介质辅助两次成形t形栅的制作方法
US9048184B2 (en) * 2013-03-15 2015-06-02 Northrop Grumman Systems Corporation Method of forming a gate contact
CN103311276B (zh) * 2013-06-07 2016-01-13 中国科学院微电子研究所 一种自对准石墨烯场效应晶体管及其制备方法
CN104362181B (zh) * 2014-11-03 2017-07-04 苏州捷芯威半导体有限公司 一种GaN异质结二极管器件及其制备方法
USD826871S1 (en) 2014-12-11 2018-08-28 Cree, Inc. Light emitting diode device
US9379327B1 (en) 2014-12-16 2016-06-28 Carbonics Inc. Photolithography based fabrication of 3D structures
CN105789037B (zh) * 2016-03-18 2021-03-02 中国电子科技集团公司第五十五研究所 微波毫米波芯片的小尺寸栅制备方法
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
JP2018094844A (ja) 2016-12-15 2018-06-21 キヤノン株式会社 パターン状膜の形成方法
CN112420830B (zh) * 2020-12-04 2022-07-15 重庆邮电大学 一种具有多指栅极高电子迁移率晶体管器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063506A (ko) * 1999-12-22 2001-07-09 구자홍 반도체 소자의 티 게이트 제조 방법
KR20050059636A (ko) * 2003-12-15 2005-06-21 한국전자통신연구원 반도체소자의 티형 게이트 형성방법
KR20060061043A (ko) * 2004-12-01 2006-06-07 한국전자통신연구원 반도체 소자의 티형 게이트 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2746539B2 (ja) * 1994-12-19 1998-05-06 韓國電子通信研究院 電界効果トランジスタのゲート形成方法とその形成領域の形成方法
JP3119248B2 (ja) * 1997-09-29 2000-12-18 日本電気株式会社 電界効果トランジスタおよびその製造方法
JPH11214407A (ja) * 1998-01-29 1999-08-06 Mitsubishi Electric Corp ゲート電極の形成方法
JP3670130B2 (ja) * 1998-02-23 2005-07-13 日本電信電話株式会社 Ｉｉｉ−ｖ族化合物半導体装置の製造方法
US6087207A (en) * 1998-09-29 2000-07-11 Raytheon Company Method of making pseudomorphic high electron mobility transistors
JP2001189283A (ja) * 2000-01-05 2001-07-10 Matsushita Electronics Industry Corp 半導体装置の製造方法
US6569763B1 (en) * 2002-04-09 2003-05-27 Northrop Grumman Corporation Method to separate a metal film from an insulating film in a semiconductor device using adhesive tape
US6838325B2 (en) * 2002-10-24 2005-01-04 Raytheon Company Method of forming a self-aligned, selectively etched, double recess high electron mobility transistor
JP4284254B2 (ja) * 2004-09-07 2009-06-24 富士通株式会社 電界効果型半導体装置
JP2006190991A (ja) * 2004-12-09 2006-07-20 Matsushita Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063506A (ko) * 1999-12-22 2001-07-09 구자홍 반도체 소자의 티 게이트 제조 방법
KR20050059636A (ko) * 2003-12-15 2005-06-21 한국전자통신연구원 반도체소자의 티형 게이트 형성방법
KR20060061043A (ko) * 2004-12-01 2006-06-07 한국전자통신연구원 반도체 소자의 티형 게이트 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101042709B1 (ko) * 2008-11-24 2011-06-20 한국전자통신연구원 반도체 장치의 제조 방법
KR101064726B1 (ko) 2008-11-24 2011-09-14 한국전자통신연구원 반도체 장치 및 그 제조 방법

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KR20080071249A (ko) 2008-08-04
JP2008187164A (ja) 2008-08-14
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