JP2607310B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JP2607310B2 JP2607310B2 JP2339314A JP33931490A JP2607310B2 JP 2607310 B2 JP2607310 B2 JP 2607310B2 JP 2339314 A JP2339314 A JP 2339314A JP 33931490 A JP33931490 A JP 33931490A JP 2607310 B2 JP2607310 B2 JP 2607310B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電界効果トランジスタ及びその製造方法、
特にリセス構造を有する高電子移動度トランジスタ（以
下、HEMTという）やショットキーゲート電界効果トラン
ジスタ（以下、MESFETという）及びその製造方法に関す
る。
特にリセス構造を有する高電子移動度トランジスタ（以
下、HEMTという）やショットキーゲート電界効果トラン
ジスタ（以下、MESFETという）及びその製造方法に関す
る。
［従来の技術］ 金属と半導体との接触から成るショットキー接触をゲ
ートとするMESFETは構造及び製造工程が簡単なため、ゲ
ート長の微細化に適し、特にGaAsを用いて高周波特性の
優れた素子や高速動作の集積回路に用いられている。
ートとするMESFETは構造及び製造工程が簡単なため、ゲ
ート長の微細化に適し、特にGaAsを用いて高周波特性の
優れた素子や高速動作の集積回路に用いられている。
一方、ヘテロ接合界面に形成される２次元電子ガス層
をチャネル層として用いるHEMTは前述のGaAsMESFETの製
造工程にはない、薄膜ヘテロ接合結晶成長技術や、独自
のプロセス技術を確立することが要求されるものの、Ga
AsMESFETを凌ぐ超高速、超高周波、超低雑音デバイスと
して期待されており、実用化のための活発な研究開発が
進められている。
をチャネル層として用いるHEMTは前述のGaAsMESFETの製
造工程にはない、薄膜ヘテロ接合結晶成長技術や、独自
のプロセス技術を確立することが要求されるものの、Ga
AsMESFETを凌ぐ超高速、超高周波、超低雑音デバイスと
して期待されており、実用化のための活発な研究開発が
進められている。
通常、このHEMTを製造するには、半絶縁性GaAs基板結
晶上に高純度のGaAs層（0.5〜１μｍ）及び膜厚0.1μｍ
以下と極めて薄いAlGaAs層を分子線エピタキシャル法
（MBE）により成長する。このAlGaAs層にはSi等のｎ型
ドーパントが高濃度にドーピングされる。そして、この
ｎ型AlGaAs層上にゲート、ソース、ドレイン各電極をAu
/Ge等の金属により形成する。
晶上に高純度のGaAs層（0.5〜１μｍ）及び膜厚0.1μｍ
以下と極めて薄いAlGaAs層を分子線エピタキシャル法
（MBE）により成長する。このAlGaAs層にはSi等のｎ型
ドーパントが高濃度にドーピングされる。そして、この
ｎ型AlGaAs層上にゲート、ソース、ドレイン各電極をAu
/Ge等の金属により形成する。
なお、ゲート電極が形成される領域には所定の耐圧を
得るために所定幅及び深さを有する溝が形成されたリセ
ス構造が採用される場合が多い。
得るために所定幅及び深さを有する溝が形成されたリセ
ス構造が採用される場合が多い。
以下、このリセス構造の製造工程を第３図を用いて説
明する。
明する。
第３図は、従来のリセス構造を有するHEMTの製造工程
を示す一部断面図である。図示しない半絶縁性基板上に
エピタキシャル成長されたアンドープGaAs層10上にn+−
AlGaAs層12がエピタキシャル成長され、更にソース抵抗
低減のためのn+−GaAs層14が堆積される。そして、この
ような構造を有するHEMTのゲート電極を形成する際に
は、まず、第３図（Ａ）に示されるようにゲート電極を
形成すべき領域に開口部を有するようなマスクパターン
をレジスト16にて形成する。
を示す一部断面図である。図示しない半絶縁性基板上に
エピタキシャル成長されたアンドープGaAs層10上にn+−
AlGaAs層12がエピタキシャル成長され、更にソース抵抗
低減のためのn+−GaAs層14が堆積される。そして、この
ような構造を有するHEMTのゲート電極を形成する際に
は、まず、第３図（Ａ）に示されるようにゲート電極を
形成すべき領域に開口部を有するようなマスクパターン
をレジスト16にて形成する。
そして、このレジスト16をマスクパターンとしてH2SO
4＋H2O2等のエッチング液によりn+−GaAs層14を所定量
エッチングし、第３図（Ｂ）に示されるような溝18を形
成する。
4＋H2O2等のエッチング液によりn+−GaAs層14を所定量
エッチングし、第３図（Ｂ）に示されるような溝18を形
成する。
次に、この溝18内にゲート金属を被着すべく、第３図
（Ｃ）に示されるように前述のレジスト16をマスクパタ
ーンに用いてゲート金属、例えばTi/Pt/Auを真空蒸着法
等を用いて全面に被着する。
（Ｃ）に示されるように前述のレジスト16をマスクパタ
ーンに用いてゲート金属、例えばTi/Pt/Auを真空蒸着法
等を用いて全面に被着する。
最後にレジスト16をアセトン等を用いて除去すること
により、第３図（Ｄ）に示されるように溝18内にゲート
20が形成されたリセス構造を有するHEMTが完成すること
となる。
により、第３図（Ｄ）に示されるように溝18内にゲート
20が形成されたリセス構造を有するHEMTが完成すること
となる。
［発明が解決しようとする課題］ しかしながら、このようにリセス構造を採用して高濃
度のn+−GaAs層14とゲート20との間の距離Lgsを大きく
とることにより、ゲート耐圧の低下を防ぐことができる
が、このようにn+−GaAs層14とゲートとの距離Lgsを大
きくとろうとすると、結果的にn+−GaAs層14をより多く
エッチングしなければならず、従ってソース抵抗の増大
を招いてしまう問題があった。
度のn+−GaAs層14とゲート20との間の距離Lgsを大きく
とることにより、ゲート耐圧の低下を防ぐことができる
が、このようにn+−GaAs層14とゲートとの距離Lgsを大
きくとろうとすると、結果的にn+−GaAs層14をより多く
エッチングしなければならず、従ってソース抵抗の増大
を招いてしまう問題があった。
そして、第３図に示されるようなHEMT構造においてそ
の最小雑音指数NFは、 NF＝１＋２πcfCgs｛（Rs＋Rg）/gm｝0.5 k:フィッテイング係数 f:周波数 Cgs:ゲート容量 gm:相互コンダクタンス Rs:ソース寄生抵抗 Rg:ゲート寄生抵抗 と表されるため、このようなソース寄生抵抗Rsの増大は
最小雑音指数NFの増大を招いてしまう問題があった。
の最小雑音指数NFは、 NF＝１＋２πcfCgs｛（Rs＋Rg）/gm｝0.5 k:フィッテイング係数 f:周波数 Cgs:ゲート容量 gm:相互コンダクタンス Rs:ソース寄生抵抗 Rg:ゲート寄生抵抗 と表されるため、このようなソース寄生抵抗Rsの増大は
最小雑音指数NFの増大を招いてしまう問題があった。
本発明は上記従来の課題に鑑みなされたものであり、
その目的はゲート耐圧の低下を防止するとともに、ソー
ス抵抗の増大をも防止することが可能な超高速、超高周
波数、超低雑音FET及びその製造方法を提供することに
ある。
その目的はゲート耐圧の低下を防止するとともに、ソー
ス抵抗の増大をも防止することが可能な超高速、超高周
波数、超低雑音FET及びその製造方法を提供することに
ある。
［課題を解決するための手段］ 上記目的を達成するために、請求項（１）記載のFET
は、半絶縁性基板上の半導体層のゲート電極領域に溝が
形成されたリセス構造を有するFETの製造方法におい
て、前記半導体層上に第１の層及び第２の層を順次積層
する積層工程と、前記第２の層上に表面から第２の層方
向に向かって幅が広くなる逆テーパ状の開口部を有する
第３の層を形成する形成工程と、前記第１の層及び第２
の層にマスクパターンを作成し、このマスクパターンに
より前記半導体層のゲート電極領域にゲート電極用溝を
エッチング形成する第１エッチング工程と、前記第１の
層を選択的にエッチングして前記ゲート電極用溝の溝幅
以上に後退させる選択エッチング工程と、この選択エッ
チング工程にて後退させた第１の層をマスクパターンと
して前記ゲート電極用溝が形成された半導体層をエッチ
ングすることにより前記ゲート電極用溝を含む電極分離
用溝を形成する第２エッチング工程と、前記第３の層を
マスクパターンとして前記ゲート電極用溝にゲート金属
を被着することにより断面形状Ｔ字形のゲート電極を形
成する披着工程と、を含むことを特徴としている。
は、半絶縁性基板上の半導体層のゲート電極領域に溝が
形成されたリセス構造を有するFETの製造方法におい
て、前記半導体層上に第１の層及び第２の層を順次積層
する積層工程と、前記第２の層上に表面から第２の層方
向に向かって幅が広くなる逆テーパ状の開口部を有する
第３の層を形成する形成工程と、前記第１の層及び第２
の層にマスクパターンを作成し、このマスクパターンに
より前記半導体層のゲート電極領域にゲート電極用溝を
エッチング形成する第１エッチング工程と、前記第１の
層を選択的にエッチングして前記ゲート電極用溝の溝幅
以上に後退させる選択エッチング工程と、この選択エッ
チング工程にて後退させた第１の層をマスクパターンと
して前記ゲート電極用溝が形成された半導体層をエッチ
ングすることにより前記ゲート電極用溝を含む電極分離
用溝を形成する第２エッチング工程と、前記第３の層を
マスクパターンとして前記ゲート電極用溝にゲート金属
を被着することにより断面形状Ｔ字形のゲート電極を形
成する披着工程と、を含むことを特徴としている。
又、上記目的を達成するために、請求項（２）記載の
FETの製造方法は、半絶縁性基板上の半導体層のゲート
電極領域に溝が形成されたリセス構造を有するFETの製
造方法において、前記半導体層上に第１の層及び第２の
層を順次積層する積層工程と、この第１の層及び第２の
層にマスクパターンを形成し、このマスクパターンによ
り前記半導体層のゲート電極領域にゲート電極用溝をエ
ッチング形成する第１エッチング工程と、前記第１の層
を選択的にエッチングして前記ゲート電極用溝の溝幅以
上に後退させる選択エッチング工程と、この選択エッチ
ング工程にて後退させた第１の層及び第２の層をマスク
パターンとして前記ゲート電極用溝が形成された半導体
層をエッチングすることにより前記ゲート電極用溝を含
む電極分離用溝を形成する第２エッチング工程と、前記
第２の層をマスクパターンとして前記ゲート金属用溝に
ゲート金属を被着する被着工程を含むことを特徴として
いる。
FETの製造方法は、半絶縁性基板上の半導体層のゲート
電極領域に溝が形成されたリセス構造を有するFETの製
造方法において、前記半導体層上に第１の層及び第２の
層を順次積層する積層工程と、この第１の層及び第２の
層にマスクパターンを形成し、このマスクパターンによ
り前記半導体層のゲート電極領域にゲート電極用溝をエ
ッチング形成する第１エッチング工程と、前記第１の層
を選択的にエッチングして前記ゲート電極用溝の溝幅以
上に後退させる選択エッチング工程と、この選択エッチ
ング工程にて後退させた第１の層及び第２の層をマスク
パターンとして前記ゲート電極用溝が形成された半導体
層をエッチングすることにより前記ゲート電極用溝を含
む電極分離用溝を形成する第２エッチング工程と、前記
第２の層をマスクパターンとして前記ゲート金属用溝に
ゲート金属を被着する被着工程を含むことを特徴として
いる。
［作用］ このように、本発明のFETは従来のように一の溝では
なく、電極分離用溝とこの電極分離用溝内のゲート電極
用溝の２つの溝を用いるものであり、これによりゲート
と半導体層、具体的には高濃度のn+−GaAs層間のエッチ
ング量（電極分離用溝の深さ）をゲート直下のエッチン
グ量（ゲート電極用溝の深さ）より少なくでき、ソース
抵抗の増大を抑えることができる。
なく、電極分離用溝とこの電極分離用溝内のゲート電極
用溝の２つの溝を用いるものであり、これによりゲート
と半導体層、具体的には高濃度のn+−GaAs層間のエッチ
ング量（電極分離用溝の深さ）をゲート直下のエッチン
グ量（ゲート電極用溝の深さ）より少なくでき、ソース
抵抗の増大を抑えることができる。
また、このようなFETを製造するには、半導体層上に
第１の層及び第２の層を積層し、これら２つの層をマス
クとして用いてまずゲート電極用溝を形成する。
第１の層及び第２の層を積層し、これら２つの層をマス
クとして用いてまずゲート電極用溝を形成する。
そして、第１の層の選択的エッチングにより第１の層
を後退させ、この後退させた第１の層をマスクとして再
びエッチングを行うことにより電極分離用溝を形成する
ことにより達成される。さらに、本発明では第３の層を
形成し、この層を用いてゲート金属を被着することで断
面形状Ｔ字形のゲート電極を形成するので、ソース抵抗
のみならずゲート抵抗の低減も図って優れた特性のFET
を得ることができる。
を後退させ、この後退させた第１の層をマスクとして再
びエッチングを行うことにより電極分離用溝を形成する
ことにより達成される。さらに、本発明では第３の層を
形成し、この層を用いてゲート金属を被着することで断
面形状Ｔ字形のゲート電極を形成するので、ソース抵抗
のみならずゲート抵抗の低減も図って優れた特性のFET
を得ることができる。
［実施例］ 以下、図面を用いながら、本発明は係るFET及びその
製造方法の好適な実施例を説明する。
製造方法の好適な実施例を説明する。
第１実施例 第１図は本実施例のFETの製造方法を説明する一部断
面図である。
面図である。
第１図（Ａ）に示される構造は、従来のHEMT構造と同
様であり、図示しない半絶縁性基板上に順次MBE法によ
りアンドープGaAs層10、n+−AlGaAs12がエピタキシャル
成長され、更にn+−GaAs層14が積層される構造である。
様であり、図示しない半絶縁性基板上に順次MBE法によ
りアンドープGaAs層10、n+−AlGaAs12がエピタキシャル
成長され、更にn+−GaAs層14が積層される構造である。
既に述べたように、従来においてはn+−GaAs層14上に
レジストを形成してリセスエッチングを行うことにより
溝を形成したが、本実施例において特徴的なことは、第
１図（Ｂ）に示されるようにこのn+−GaAs層14上に第１
の層22及び第２の層24を順次積層し、後述するようにこ
の二つの層をマスクとして用いて２回のリセスエッチン
グを行うことにある。この第１の層22の材料としては、
例えばSiONを用いることができ、また、第２の層24の材
料としては、SiNを用いることが可能である。
レジストを形成してリセスエッチングを行うことにより
溝を形成したが、本実施例において特徴的なことは、第
１図（Ｂ）に示されるようにこのn+−GaAs層14上に第１
の層22及び第２の層24を順次積層し、後述するようにこ
の二つの層をマスクとして用いて２回のリセスエッチン
グを行うことにある。この第１の層22の材料としては、
例えばSiONを用いることができ、また、第２の層24の材
料としては、SiNを用いることが可能である。
このように、n+−GaAs層14上に第１の層22及び第２の
層24を順次積層した後、第１図（Ｃ）に示されるように
第２の層24上にレジストをスピンコート法等により塗布
し、ゲートが形成されるべき領域に開口部を有するマス
クパターンを作成して第１の層22及び第２の層24をエッ
チング除去する。
層24を順次積層した後、第１図（Ｃ）に示されるように
第２の層24上にレジストをスピンコート法等により塗布
し、ゲートが形成されるべき領域に開口部を有するマス
クパターンを作成して第１の層22及び第２の層24をエッ
チング除去する。
そして、第１図（Ｄ）に示されるように、この第１の
層22及び第２の層24をマスクとしてH2SO4＋H2O2等によ
りn+−GaAs層14の第１回目のリセスエッチングを行いゲ
ート電極用溝26を形成する。
層22及び第２の層24をマスクとしてH2SO4＋H2O2等によ
りn+−GaAs層14の第１回目のリセスエッチングを行いゲ
ート電極用溝26を形成する。
なお、この第１回目のリセスエッチングにおいては、
その工程によって作成されるゲート電極用溝26の深さは
必ずしもn+−AlGaAs層12に達する深さである必要はな
く、例えば数10Å程度でよい。
その工程によって作成されるゲート電極用溝26の深さは
必ずしもn+−AlGaAs層12に達する深さである必要はな
く、例えば数10Å程度でよい。
そして、第１回目のリセスエッチング工程により、ゲ
ート電極用溝26を形成した後、第１図（Ｅ）に示される
ように、第１の層22のみを選択的にエッチングすること
によりこの第１の層22をゲート電極用溝26の溝幅以上に
後退させる。このように選択的に第１の層22をエッチン
グするには、例えば適当な濃度のフッ酸を用いればよ
い。すなわち、フッ酸の濃度を適当に調整することによ
り、第１の層22であるSiONの方を第２の層24であるSiN
よりエッチング速度を大きくすることができ、結果的に
第１の層22のみが選択的にエッチングされ、第１の層22
をゲート電極用溝26の溝幅以上に後退させることができ
る。
ート電極用溝26を形成した後、第１図（Ｅ）に示される
ように、第１の層22のみを選択的にエッチングすること
によりこの第１の層22をゲート電極用溝26の溝幅以上に
後退させる。このように選択的に第１の層22をエッチン
グするには、例えば適当な濃度のフッ酸を用いればよ
い。すなわち、フッ酸の濃度を適当に調整することによ
り、第１の層22であるSiONの方を第２の層24であるSiN
よりエッチング速度を大きくすることができ、結果的に
第１の層22のみが選択的にエッチングされ、第１の層22
をゲート電極用溝26の溝幅以上に後退させることができ
る。
そして、このように第１の層22をゲート電極用溝26の
溝幅以上に後退させた後、第１図（Ｆ）に示されるよう
にH2SO4＋H2O2を用いて第２回目のリセスエッチングを
行い、n+−GaAs層14に電極分離用溝28を形成する。
溝幅以上に後退させた後、第１図（Ｆ）に示されるよう
にH2SO4＋H2O2を用いて第２回目のリセスエッチングを
行い、n+−GaAs層14に電極分離用溝28を形成する。
この時、既に形成したゲート電極用溝26はより深くエ
ッチングされることとなり、n+−GaAs層を越えてエッチ
ングされ、その深さはFETとしての所望の特性を得るた
めの深さに設定される。
ッチングされることとなり、n+−GaAs層を越えてエッチ
ングされ、その深さはFETとしての所望の特性を得るた
めの深さに設定される。
また、電極分離用溝28の溝幅は第１の層22の開口部の
幅とほぼ等しくなるが、この幅は所望のゲート耐圧が得
られる幅に設定される。
幅とほぼ等しくなるが、この幅は所望のゲート耐圧が得
られる幅に設定される。
このように、電極分離用溝28及びこの電極分離用溝28
内にゲート電極用溝26を形成することにより、従来一の
溝が形成されていたゲート領域に深さの異なる２つの溝
が形成されることとなり、この２つの溝によりゲート電
極とn+−GaAs層14との分離及びゲート電極形成を行うこ
とによってゲート耐圧の低下及びソース抵抗の上昇を共
に抑制することが可能となる。すなわち、ゲート電極用
溝26とn+−GaAs14層との距離、すなわち従来におけるL
gsは従来と同一でありながら、リセスエッチング量がゲ
ート直下の領域より少なくなっているため、ソース抵抗
の増加を抑制することが可能となる。
内にゲート電極用溝26を形成することにより、従来一の
溝が形成されていたゲート領域に深さの異なる２つの溝
が形成されることとなり、この２つの溝によりゲート電
極とn+−GaAs層14との分離及びゲート電極形成を行うこ
とによってゲート耐圧の低下及びソース抵抗の上昇を共
に抑制することが可能となる。すなわち、ゲート電極用
溝26とn+−GaAs14層との距離、すなわち従来におけるL
gsは従来と同一でありながら、リセスエッチング量がゲ
ート直下の領域より少なくなっているため、ソース抵抗
の増加を抑制することが可能となる。
最後に、第１図（Ｇ）に示されるように、ゲート電極
用溝26に第２の層24をマスクとしてゲート電極29を被着
することにより、本実施例のFETが実現されることとな
る。
用溝26に第２の層24をマスクとしてゲート電極29を被着
することにより、本実施例のFETが実現されることとな
る。
第２実施例 第２図は本発明の第２実施例におけるFET及びその製
造方法を説明する一部断面図である。
造方法を説明する一部断面図である。
第１実施例とほぼ同様の工程を経ることにより電極分
離用溝及びゲート電極用溝の２つの溝を有するFETが製
造されるが、本実施例において特徴的なことは、ゲート
抵抗の低減をも目的として断面形状Ｔ字形のゲートを作
成することにある。
離用溝及びゲート電極用溝の２つの溝を有するFETが製
造されるが、本実施例において特徴的なことは、ゲート
抵抗の低減をも目的として断面形状Ｔ字形のゲートを作
成することにある。
このため、本実施例においては、第２図（Ａ）〜
（Ｃ）に示されるように第１の層22、第２の層24を積層
してゲート領域に対応する位置をエッチングした後、第
２図（Ｄ）に示されるように第２の層24上に表面から第
２の層24方向に向かって幅が徐々に広くなる逆テーパ状
の開口部を有するレジスト30を形成している。このよう
な逆テーパ状の開口部を形成するためには、例えばイメ
ージリバースホトリソグラフィ法を用いれば良い。
（Ｃ）に示されるように第１の層22、第２の層24を積層
してゲート領域に対応する位置をエッチングした後、第
２図（Ｄ）に示されるように第２の層24上に表面から第
２の層24方向に向かって幅が徐々に広くなる逆テーパ状
の開口部を有するレジスト30を形成している。このよう
な逆テーパ状の開口部を形成するためには、例えばイメ
ージリバースホトリソグラフィ法を用いれば良い。
すなわち、まずポジ型ホトレジストを第２の層24上に
スピンナーによって所定厚さ、例えば１〜２μｍ程度に
回転塗布する。このポジ型ホトレジストは一定の露光量
とリバースベイク条件下で現像液に対する溶解速度を減
少させるような感光剤が添加されているレジストであ
る。
スピンナーによって所定厚さ、例えば１〜２μｍ程度に
回転塗布する。このポジ型ホトレジストは一定の露光量
とリバースベイク条件下で現像液に対する溶解速度を減
少させるような感光剤が添加されているレジストであ
る。
そしてこのポジ型レジスト塗布後、プリベークを行
い、ホトマクスを介して光源からの弱い光でイニシャル
露光を行う。この時、ホトマスクは形成すべき開口部上
部に位置するように配置される。
い、ホトマクスを介して光源からの弱い光でイニシャル
露光を行う。この時、ホトマスクは形成すべき開口部上
部に位置するように配置される。
そして、リバースベークを行い、ポジ型ホトレジスト
のイニシャル露光部分を安定化する。
のイニシャル露光部分を安定化する。
次に、ポジ型ホトレジスト全面へのフラッド露光を行
い、イニシャル露光時の未露光部分のレジストのアルカ
リ現像液に対する溶解速度を増加させる。これは、イニ
シャル露光された部分はアルカリ現像液に対して溶け難
くなる一方、未露光部分のポジ型レジストが溶け易くな
ることによる。
い、イニシャル露光時の未露光部分のレジストのアルカ
リ現像液に対する溶解速度を増加させる。これは、イニ
シャル露光された部分はアルカリ現像液に対して溶け難
くなる一方、未露光部分のポジ型レジストが溶け易くな
ることによる。
そして、アルカリ現像液による現像によって第２の層
24に達する深さの開口部が形成される。
24に達する深さの開口部が形成される。
このとき、前述したようにイニシャル露光された部分
は未露光部分より現像液に対する溶解速度が小さいた
め、形成される開口部は第２図（Ｄ）に示されるように
レジスト表面から第２の層24に向けて幅が徐々に広くな
る逆テーパ状となる。
は未露光部分より現像液に対する溶解速度が小さいた
め、形成される開口部は第２図（Ｄ）に示されるように
レジスト表面から第２の層24に向けて幅が徐々に広くな
る逆テーパ状となる。
そして、第２図（Ｅ）〜（Ｇ）に示されるように第１
実施例と同様な工程を経て電極分離用溝28及びゲート電
極用溝26を形成する。
実施例と同様な工程を経て電極分離用溝28及びゲート電
極用溝26を形成する。
最後に、ゲート電極用溝26にレジスト30をマスクに用
いてゲート金属を被着するが、レジスト30の開口部が逆
テーパ状を有しているため、被着後レジスト30を除去し
てリフトオフすると、第２図（Ｈ）に示されるように断
面形状Ｔ字形のゲート電極31が形成されることとなり、
低ソース抵抗のみならず、低ゲート抵抗も達成すること
ができる。
いてゲート金属を被着するが、レジスト30の開口部が逆
テーパ状を有しているため、被着後レジスト30を除去し
てリフトオフすると、第２図（Ｈ）に示されるように断
面形状Ｔ字形のゲート電極31が形成されることとなり、
低ソース抵抗のみならず、低ゲート抵抗も達成すること
ができる。
［発明の効果］ 以上説明したように、本発明に係るFET及びその製造
方法によれば、高ゲート耐圧及び低ソース抵抗を有する
FETを提供することができ、高周波での雑音特性に優れ
たFETを得ることができる。
方法によれば、高ゲート耐圧及び低ソース抵抗を有する
FETを提供することができ、高周波での雑音特性に優れ
たFETを得ることができる。
第１図は本発明の第１実施例の一部断面説明図、 第２図は本発明の第２実施例の一部断面説明図、 第３図は従来の電界効果トランジスタ及びその製造方法
の一部断面説明図である。 10……GaAs層 12……AlGaAs層 14……n+−GaAs層 22……第１の層 24……第２の層 26……ゲート電極用溝 28……電極分離用溝
の一部断面説明図である。 10……GaAs層 12……AlGaAs層 14……n+−GaAs層 22……第１の層 24……第２の層 26……ゲート電極用溝 28……電極分離用溝
Claims (1)
- 【請求項１】半絶縁性基板上の半導体層のゲート電極領
域に溝が形成されたリセス構造を有する電界効果トラン
ジスタの製造方法において、 前記半導体層上に第１の層及び第２の層を順次積層する
積層工程と、 前記第２の層上に表面から第２の層方向に向かって幅が
広くなる逆テーパ状の開口部を有する第３の層を形成す
る形成工程と、 前記第１の層及び第２の層にマスクパターンを作成し、
このマスクパターンにより前記半導体層のゲート電極領
域にゲート電極用溝をエッチング形成する第１エッチン
グ工程と、 前記第１の層を選択的にエッチングして前記ゲート電極
用溝の溝幅以上に後退させる選択エッチング工程と、 この選択エッチング工程にて後退させた第１の層をマス
クパターンとして前記ゲート電極用溝が形成された半導
体層をエッチングすることにより前記ゲート電極用溝を
含む電極分離用溝を形成する第２エッチング工程と、 前記第３の層をマスクパターンとして前記ゲート電極用
溝にゲート金属を被着することにより断面形状Ｔ字形の
ゲート電極を形成する被着工程と、 を含むことを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339314A JP2607310B2 (ja) | 1990-11-30 | 1990-11-30 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339314A JP2607310B2 (ja) | 1990-11-30 | 1990-11-30 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206936A JPH04206936A (ja) | 1992-07-28 |
| JP2607310B2 true JP2607310B2 (ja) | 1997-05-07 |
Family
ID=18326287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2339314A Expired - Lifetime JP2607310B2 (ja) | 1990-11-30 | 1990-11-30 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2607310B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218778A (ja) * | 1983-05-27 | 1984-12-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US4616400A (en) * | 1984-12-21 | 1986-10-14 | Texas Instruments Incorporated | Process for fabricating a double recess channel field effect transistor |
| JPH01223771A (ja) * | 1988-03-02 | 1989-09-06 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPH02140942A (ja) * | 1988-11-22 | 1990-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0828380B2 (ja) * | 1989-03-03 | 1996-03-21 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-11-30 JP JP2339314A patent/JP2607310B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04206936A (ja) | 1992-07-28 |
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