JPS59218778A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は半導体装置、特に特性の経時変化が防止されか
つゲート耐圧の向上等によってリニア増幅素子及び集積
回路素子に適するヘテロ接合型電界効果トランジスタ及
びその製造方法に関する。

（ｂ）　　技術の背景 情報処理装置などの能力及びコストパフォーマンスの一
層の向上を志向して、半導体装置の高速化及び低消費電
力化が推進されており、キャリアの移動度がシリコン（
Ｓｌ）よシ遥に大きい砒化ガリウム（ＧａＡｓ　）など
の化合物半導体を用いるトランジスタが多数提案されて
いる。

これらの化合物半導体トランジスタのうちに、空間分離
型ドーピング、′６子の界面量子化によって構造上から
もキャリア移動度の増大を実現しているヘテロ接合型電
界効果トランジスタ（以下へテロ接合Ｆ’ＥＴと略称す
る）があυ、現在知られている最も高速の半導体装置と
してその速やかな実用化が期待されている。

さらにヘテロ接合ＦＥＴはデジタル回路のみではなく、
アナログ回路用のトランジスタと（〜でも期待されてお
り、耐圧の向上などのアナログ用トランジスタとしての
特性改善が要望されている。

（ｃ）　　従来技術と問題点 従来知られているヘテロ接合ＦＥＴの例を断面図により
第１図に示す０ 第１図において、１は半絶縁性ＧａＡｓ基板、２はノン
ドープのＧａＡｓ層、　３はｎ型の砒化アルミニウム・
ガリウム（Ａｔｘ　Ｇａ１−ｘ　Ａｓ　）層でアルミニ
ウム（Ａｔ）の組成比又は例えば０．３である。４はＡ
ｒ１ｘ　Ｇａ１−ｘ　Ａｓ層でｐ、ｔの組成比Ｘは前記
層３との界面においては層３に等しく、上方Ｖこ向って
次第に減少してｚ＝Ｑとなる。５はｎ型ＧａＡｓ層であ
る。なお６はノンドープのＧａＡｓ層２のＡｔＧａＡｓ
層３とのへテロ接合界面近傍に形成される２次元電子ガ
スである。また７はソース電極、８はドレイン成極、９
はゲート１１１極である。

前記構造のへテロ接合Ｆ　Ｅ　Ｔにおいて、不純物ばれ
、ＱａＡｓＪ響２よ少電子親和力が小であるためにこの
層からＧａＡｓ層２へ遷移した電子によってヘテロ接合
界面の近傍に前記２次元電子ガス６が形成される。この
２次元電子ガス６がヘテロ接合ＦＥＴのゲートチャネル
として機能し、ゲー）ＴＩＥ極９に印加される電圧によ
って２次元電子面濃度が、すなわちソース電極７とドレ
イン成極８との間のインピーダンスが制御される。

前記のへテロ接合ＦＥＴにおいて、ｎ＋型ＧａＡ　ｓ層
５はソース電極７及びドレイン電極８の半棉体基体との
接触抵抗を低減することを目的として設けられたもので
あり、半導体基体とシ冒ットキ接触するゲート電極９は
ＡｔＣｒａ　Ａ　ｓ層４に接して設けられる。多くは更
にゲート閾値電圧をＡｔＧａＡｓ層４の厚さによって調
整している〇 この構造を実現するために、ヘテロ接合ＦＥＴの製造工
程において従来は第２図に示す如く、ソース電極７及び
ドレイン成極８が設けられた半導体基体上にゲートパタ
ーンマスク１０を設けて、ｎ中型ＧａＡｓ層５及び一部
のＡｔＧａＡｓ層４が選択的に除去されたリセスを通常
ウェットエツチング法によって形成している。

前記構造の従来のへテロ接合ＦＥＴにおいては、その特
性に経時変化を生ずる。すなわち例えばソース−ドレイ
ン間電流の飽和値Ｉｄ　ｓｓ及び伝達コンダクタンスｆ
ｍが初期値に比較して次第に低下する。またゲートのシ
叢ットキ耐圧も次第に低下する。

前記のソース−ドレイン間電流Ｉｄｓｓ及び伝達コンダ
クタンスｆｍの低下は２次元電子ガス６の電子面濃度の
減少によって生じている。この電子面濃度の減少はゲー
ト電極９の周辺の最上層の半導体がＡｔＧａＡｓであっ
てＡｔが酸素（０，）と結合し易く、酸素が半導体層に
取込まれるに伴ってトラップが形成され、ノンドープの
ＧａＡｓ１ｔｆ２に遷移する電子の数が減少することに
起因すると考えられる。

またゲートのシ嘗ットキ剛圧の低下もゲート電極９の周
辺の半導体層の前記の変化によるものと考えられる。

以上説明しまた如き現状に対処して特性の経時変化が防
止され信頼性が向上１．たヘテｒ２接合ＦＥＴが提供さ
れることが安望されている。

（ｄ）　　発明の目的 本発明は半導体装置、特に前述の如き経時変化が防止さ
れて、良好で安定した特性を有するペテロ老合ＦＥＴ及
びその製造方法を提供することを目的とする。

（ｅ）　　発明の構成 木＠明の目的とする半導体装置は、半絶縁性の砒化ガリ
ウム基板」−に、ノンドープの第１の砒化ガリウム層と
、ドナー不純物を含む砒化アルミニウム・ガリウム層と
、第２の砒化ガリウム層とを順次接層し、前記第１の砒
化ガリウム層の前記砒化アルミニウム・ガリウム層との
へテロ接合界面近傍に２次元電子ガスとを備え、前記第
２の砒化ガリウム層の厚さをゲート電極近傍で薄くシ、
且つゲート電極ｉｆ下にて切除して表出する該砒化アル
ミニウム・ガリウム層を該ゲート電極で完全に覆ってな
る半導体装置によって提供される。

度のドナー不純物を含む第４の′砒化ガリウム層とによ
り構成され、前記ゲート電極が該第３の砒化ガリウム層
とのみ接する構造の半導体装置があげられる。

また前記半導体装置は半絶縁性の砒化ガリウム基板上に
、ノンドープの第１の砒化ガリウム層と、ドナー不純物
を含む砒化アルミニウム・ガリウム層と、第２の砒化ガ
リウム層とを成長し、選択された第１の領域において前
記第２の砒化ガリウム層を選択された深さまで除去し、
次いで前記第１の領域内の第２の領域において前記第２
の砒化ガリウム層を除去し、前記第２の全領域において
前記砒化アルミニウム・ガリウム層に接し、かつ前記第
１の領域内で終端するゲー）！極を形成する工程を含む
製造方法によって製造することが可能である。

、前記製造方法の特に容易な実施方法として、前記第２
の砒化ガリウム層上にゲートパターンマスクを形成し、
前記第１の領域に対して等方性エツチングを実施し、次
いで前記第２の領域の砒化ガリウム層に選択的に異方性
エツチングを実施し、次いでゲート金属を被着して前記
ゲート電極を形成し、しかる後に前記ゲートパターンマ
スクを除去する工程を含む製造方法が好ましい。

（ｆ）　　発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。

第３図（ａ）乃至（ｇ）は本発明の実施例について、そ
の主要製造工程における状態を示す断面図である。

第３図（ａ）参照 半絶縁性ＧａＡｓ基板２１上に、ノンドープのＧａＡｓ
層２２を厚さ例えば０．３乃至３〔μｍ’−程度に、例
えばＡｔの組成比Ｘを０．３とし、シリコン（Ｓｌ）を
２　Ｘ　１０”（ｃｍ　”〕程度にドープしたｎ型Ａｔ
ｘＧａ＋−ｘＡｓ　ＩＮ！　２３を厚さ例えば３０１１
ｎｍ）程度に、次いで前記層２３と同様に不純物がドー
プされ、Ａｔの組成比Ｘが前記層２３との界面において
は層２３に等しく、次第に減少してｘ＝０となるｎ型Ａ
ｔｘＧａ＋−ｘＡｓ層２４を厚さ例えば３０　［ｎｍ）
程度に、更に例えばｓｉを２　Ｘ　１０　”乃至７　Ｘ
　１０”　（ｃｍ−３Ｅ程度にドープしたｎ型ＧａＡｓ
層２５を厚さ例えば５０（ｎｍ）程度に、例えばＳｌを
ｌＸｌ０１８乃至４　Ｘ　１０’＠Ｃｃｍ”３程度にド
ープしたｎ＋型ＧａＡｓ層２６を厚さ例えば１０１００
（ｎ程度に、連続してエピタキシャル成長する。以上の
半導体層形成に伴なって、ノンドープのＧａＡ　ｓ層２
２のｎ型ＡＡｘＧａ、−ｘＡｓＡｌＢ１２へテロ接合界
面近傍に２次元電子ガス２７が形成される。なお本実施
例においては分子線結晶成長方法によって前記成長を実
施している。

前記ノンドープのＧａＡｓＪｉｉｆ２２とｎ型ＡｔｘＧ
ａ＋−ｘＡ８層２３との間にノンドープのＡｔｘＧａ＋
−ｘＡｓ層を挿入することもしばしば行なわれる。また
ＧａＡｓ層２５及び２６の不純物ドーピングは次に述べ
るソース電極及びドレイン電極の低抵抗性接続を確保す
るための手段であって、後に述べる如く他の手段によっ
て代替してもよいがｎ”ＧａＡｓ層２６を設ける本実施
例の構造が最も実際的である。

第３図（ｂ）参照 前記半導体基体について素子間分離のためのメサエッチ
ング或いは高抵抗領域の形成などを行なう。（図示省略
） 次いでソース′亀優２８及びドレイン電極２９を例えば
金・ゲルマニウム（ＡｕＧｅ（Ｇｅ１２　■％）　）及
び金（Ａｕ）を連続蒸着しノくターニングを行なって配
設し、合金化処理を施して低抵抗性接触を形成する。

第３図（ｃ）参照 電子ビームレジシト例えば富士通製ポジ型レジストＣＭ
Ｒ−１００を半導体基体上に塗布して加熱し、電子ビー
ム直接露光及び現像処理を行なって、ゲートパターンマ
スク３０を得る。

第３図（ｄ）参照 ウニシトエツチング法によって、弗酸（ＨＦ’）系エツ
チング液などを用いてｎ＋型ＧａＡｓ層２６をエツチン
グ除去する。通常はこのエツチングはｎ型ＧａＡｓ層２
５にも及ぼす。すなわちエツチング中にソース−ドレイ
ン′成流を測定してｎ型ＧａＡｓ層２５のほぼ中間位置
でエツチングを終止するＯ第３図（ｅ）参照 リアクティブイオンエツチング法によって、第２のエツ
チング処理を行なう。本実施例においては、ジクロロジ
フルオロメタン（ＣＣ４Ｆ２　）”ヘリウム（Ｈｅ　）
＝　１　：　１の流量比、圧力５（Ｐａ′３Ａ％＆のガ
ス中で、周波数１３．５６（■（ｚ］、ノくワー密度約
０．１８　［Ｗ／ｆｆ１）の電力を印加して、前記のウ
ェットリセス領域内で選択的にｎ型ＧａＡａ１４２５を
除去し、ｎ型ＡｔｘＧａｌ−ｘＡｓ　Ｈ２４に及はして
処理を停止する。ＡｔＧａＡｓ層２４のエツチング速度
は、ＣａＡｇ層の１／２００程度と十分な選択性がある
ためにエツチング終止の制御は容易であり、更にエツチ
ング面は良好な平面となるＯ この第２のエツチング処理はゲートノ（ターンマスク３
０のパターンに忠実に半導体基体面にほぼ垂直に進行す
るために、図示の如くリセスの形状は２段になる。

第３図（ｆ）参照 、例えばアルミニウム（Ａｔ）等のゲート金属を真空中
で半導体基体面に対し垂直方向からゲートパターンマス
ク３０を介して半導体基体に約５００〜ｇｏｏ（ｎｍ）
被着する。この結果図に例示する如くゲー）　′ｔ＋ｉ
　３１が形成される。この方法によってゲート電極３１
を形成すれば、に型ＡｔＧａＡｓ層２４の表出面は完全
にゲート′砥極３１によって被覆され、しかもゲート電
極３１がｎ型ＧａＡｓ層２６ＶＣ＃：することはない。

第３図（ｇｌ参照 ゲートパターンマスク３０を剥離除去することによって
不要のゲート金属３２がリフトオフされて、ヘテロ接合
ＦＥＴ素子が完成する。

従来例と本発明の実施例の電気的特性は従来例では室温
１００時間放置における特性はソース、ドレイン電極間
の飽和電流、ならびに伝達コンダクタンスが１０〜３０
％減少し、ソース、ゲート電極間の直列抵抗は１０〜３
０％程度増加する。又シ。

ットキ耐圧は１０〜４０％減少する。又加熱による加速
試験では短時間で径時変化が発生する。以上の従来例に
比ｑｔし本発明の実施例の前記特性の変動はいずれも数
ヂ以内である。加熱による加速試験ではＧａＡａＭＥＳ
ＦＥＴ並みであり高（ｉ頼なヘテロ接合ＦＥＴ素子が得
られる。

尚、上記の実施例では、図面ではデプリーシ。

ンタイプを示しているが、ゲート下のＡｔＧａＡｓ層が
２　Ｘ　１０”オーダーのとき３０［：ｎｒｎ’１以上
あればデフ゛リーシ、ンタイフ゛であり、１０〜１５（
ｎｍ３以下のときエンハンスメントタイプとなる。

以上の説明によって明らかにされたとおり、従来のへテ
ロ接合ＦＥＴにおいてはゲー　ト屯極の周囲にＡｔＧａ
Ａｓ層が表出していたのに対して、本発明のへテロ接合
ＦＥＴにおいてはＡｔＧａＡｓ層の従来表出していた領
域がＧａＡｓ層に被覆されており、先に説明した従来構
造における特性の経時変ち伝達コンダクタンスｆｍが増
大する効果が得られる。

前記のゲート電極の周囲のＣａＡｇ層のキーＹリア濃、
度が、例えばオーミック接触に適するＩ×１０１８乃至
４×１０〔ｃｒｎ−１〕程朕でちる場合にはショットキ
耐圧の低下、寄生容量の増大などを招く。特にゲート耐
圧の低下はデジタル回路より高耐圧が必要であるアナロ
グ回路用のリニア増曙素子としては重大な問題である。

この点を考慮して前記実施例においてはＡｔＧａＡｓ層
２４上にギヤリア濃度を異にするｎｌ’！ＧａＡｓ層２
５とｎ　型ＧａＡｓ１２６とを櫃層形成し、ｎ＋型Ｇａ
Ａｓ２６をオーミック接触電極形成に適する前記キャリ
ア濃度に、ｎ型ＧａＡｓ層２５をゲート耐圧を所要の５
〔Ｖ〕程度以上に保つことが可能な５　Ｘ　１０Ｉ７Ｃ
ｍ−３）程度以下のキャリア濃度としている。

ゲート＋＋７　極周辺については前記ＧａＡｓ層はキャ
リアｅ度が低い方がゲート耐圧及び寄生容量などの点に
ついて有利である。前記実施例の＋Ｊ！！ＧａＡｓＪ苔
２５のキャリア濃度を２Ｘ１０′７［ご３〕程度以上に
選択しているのは、先に述べた如くソース電極２８及び
ドレイン電極２９と２次元電子ガス２７との間の低抵抗
性接続奢得るためであって、これらのオーミック接続頭
載に対して例えばイオン注入或いは選択的エピタキシャ
ル成長等の方法によって選択的に不純物を導入すること
を前提として、ＧａＡｇ層２５のキャリア濃度を前記実
施例より低減するならばゲート耐圧の向上、寄生容量の
減少ガどの効果が得られる。また前記手段を前提とし”
’Ｃｎ　”型ＧａＡ　ｓ　Ｈａ　２６を省略することも
可能である。

本発明においてはゲート電極のＡｔａａＡｓ）ｆＪとの
ショットキ接触面と前記のＧａＡａ被覆層とを先に述べ
た如く２段のリセス構造によって設けている。

この２面のうちＡｔＧａＡａ層面はへテロ接合ＦＥＴの
特性を大きく支配するが、本発明の製造方法によれば平
面性の良好な面を再現性良く形成することができる。

（ｇ）　　発明の詳細 な説明した如く本発明により、ＧａＡｇ−ＡμｈＡａ系
へテロ接合ＦＥＴにおいて、ＡｔＧａＡｓ層をＧａＡｓ
層によって被覆して２段リセス構造上にゲート電極を設
けることによって、その特性の経時変化が防止され、更
に伝達コンダクタンスの増大が達成される０更に前記Ｇ
ａＡｓ層の不純物濃度を選択することが可能であって、
ゲート耐圧の向上、寄生容゛計の減少を達成することが
できる。このゲート耐圧の向上は特にリニア増幅用へテ
ロ接合用ＦＥＴに効果がある。

寸た本発明の製造方法によって前記へテロ接合ＦＥＴを
製造することによって、活性層領域を均一に再現性良く
形成することが容易であって、前記へテロ接合ＦＥＴの
実用化に大きく寄与する。

【図面の簡単な説明】

第１図はへテロ接合ＦＥＴの従来例を示す断面図、第２
図は前記従来例についてリセスを形成する製造方法の例
を示す断面図、第３図（ａ）乃至（ロ））は本発明の実
施例について主要製造工程における状態を示す断面図で
ある。 図１において、２１は半絶縁性ＧａＡｓ基板、２２はノ
ンドーグのＧａＡｓ層、２３及び２４はｎ型ＡｔｘＧａ
ｌ−ｘＡｓ層、２５はｎ型ＧａＡａ層、２６はｎ＋型Ｇ
ａＡｓ層、２７は２次元電子ガス、２８はソース電極、
　２９はドレイン電極、３０はゲートパターンマスク、
３１はゲート電極を示す。 臀　ｌ　酊 峯？閃 １、　　ｙ　閃

Claims (4)

【特許請求の範囲】
1. （１）半絶縁性の砒化ガリウム基板上に、ノンドープの
   第１の砒化ガリウム層と、ドナー不純物を含む砒化アル
   ミニウム・ガリウム層と、第２の砒化ガリウム層とを順
   次積Ｊ脅し、前記第１の砒化ガリウム層の前記砒化アル
   ミニウム・ガリウム層とのへテロ接合界面近傍に２次元
   電子ガスとを備え、前記第２の砒化ガリウム層の厚さを
   ゲート電極近傍で薄くシ、且つゲート電極直下にて切除
   して表出する該砒化アルミニウム・ガリウム層を該ゲー
   ト電極で完全に覆ってなることを特徴とする半導体装置
   。
2. （２）前記？ＡＴＪ２の砒化ガリウム層が、第３の砒化
   ガリウム層と、該第３の砒化ガリウム層よシ高濃度のド
   ナー不純物を含む第４の砒化ガリウム層とにより構成さ
   れ、前記ゲートｔａ極が該第３の砒化ガリウム層とのみ
   接することを特徴とする特許請求の範囲第１項記載の半
   導体装置。
3. （３）半絶縁性の砒化ガリウム基板上に、ノンドープの
   第１の砒化ガリウム層と、ドナー不磨１１物を含む砒化
   アルミニウム・ガリウム層と、第２の砒化ガリウム層と
   を成長し、前記第２の砒化ガリウム層の厚さを減少させ
   て第１の領域を形成し、次いで該第１の領域内において
   前記第２の砒化ガリウム層を除去して第２の領域を形成
   し、該第２の全領域において前記砒化アルミニウム・ガ
   リウム層に接し、かつ前記第１の領域内で終端するゲー
   ト電極を形成する工程を含んでなることを特徴とする半
   導体装置の製造方法。
4. （４）前記第２の砒化ガリウム層上にゲートパターンマ
   スクを形成し、前記第１の領域に対して背方性エツチン
   グを実施し、次いで前記第２の領域の砒化ガリウム層に
   選択的に異方性エツチングを実施し、次いでゲート金属
   を被着して前記ゲートを極を形成し、しかる後に前記ゲ
   ートパターンマスクを除去する工程を含んでなることを
   特徴とする特許請求の範囲第３項記載の半導体装置の製
   造方法。