JPS59188978A - シヨツトキゲ−ト型fetの製造方法 - Google Patents

シヨツトキゲ−ト型fetの製造方法

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Publication number
JPS59188978A
JPS59188978A JP6218783A JP6218783A JPS59188978A JP S59188978 A JPS59188978 A JP S59188978A JP 6218783 A JP6218783 A JP 6218783A JP 6218783 A JP6218783 A JP 6218783A JP S59188978 A JPS59188978 A JP S59188978A
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JP
Japan
Prior art keywords
insulator
electrode film
gate electrode
drain
source
Prior art date
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Pending
Application number
JP6218783A
Other languages
English (en)
Inventor
Hideyuki Hosoe
細江 英之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP6218783A priority Critical patent/JPS59188978A/ja
Publication of JPS59188978A publication Critical patent/JPS59188978A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Drying Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [技術分野] この発明は、ショットキゲート型FET (MESFE
T)の製造技術、特に、セルフアライメント構造のガリ
ウムひ素MESFETの製造に利用して有効な技術に関
するものである。
[背景技術] ガリウムひ素(GaAs)はシリコンに代わる次世代の
半導体材料であるといわれている。それは、Q a A
 sの電子移動度がシリコンに比べて大きく、しかもG
aAs自体が半絶縁性で素子間分離が容易であるなどと
いう材料面での利点を有しているからである。
G a A sを基板とした集積回路においては、ME
SFET構造が主として用いられる。高速なMESFE
Tを得ようとする場合、ゲート・ソース間およびゲート
・ドレイン間の寄生直列抵抗が問題となる。
この寄生直列抵抗を低減しFETを高速化するには、ゲ
ートとソースおよびドレインとの間を自己整合的に形成
することが有効である。
[発明の目的] この発明の目的は、MESFETにおける、ゲートとソ
ースおよびドレインとの間を自己整合的に形成しうるセ
ルファライン技術を提供することにある。
この発明の前記ならびにそのほかの目的と新−規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。
[発明の概要コ この出願において開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。
すなわち、この発明では、半絶縁性基板の一面の半導体
活性層の表面にゲート電極膜を部分的しこ形成した後、
シリコンナイトライドなどの絶縁物層の被覆性と、反応
性イオンエツチングなどのエツチング指向性の高い方向
性エツチングとを利用することによって、前記ゲート電
極膜の側部のみに絶縁物を残し、その絶縁物をゲート、
ソース、1り゛レインの各電極間の分離用として用b)
る。
前記ゲート電極膜および側部の絶縁物を形成した後、ソ
ースおよびドレインを形成する方法としては、選択結晶
成長あるいはイオン打込みの各方法が有効である。
[実施例] (第1図を参照して) まず、半絶縁性Ga’As基板1上に、シリコンのイオ
ン打込みあるいは分子線蒸着法(MBE)kこよって半
導体活性層となるN−型領域2を形成する。ついで、N
−型領域2の表面に、公知の方法によってゲート電極膜
3を部分的に形成する。このゲート電極膜3の材料とし
ては、チタンタングステン(Tie)などの高融点のも
のが良い。
(第2図を参照して) ゲート電極膜3を形成した後、ゲート電極膜3を含む領
域2の表面全体にシリコンナイトライド等の絶縁物4を
堆積する。この絶縁物4は、ゲート電極膜3の上部、側
部および領域2の露出面全体にわたって一様の厚さをも
つことが望ましく。
絶縁物りの堆積法としては、たとえばプラスマ化学的気
相成長法が好適である。また、絶縁物4の厚さについて
は5次に行なう全面エツチングとの関係から、ゲート電
極膜3よりは薄く (たとえば0.5μm)する。
(第3図を参照し0 次に、反応性イオンエツチング等の方向性エツチングに
よって、絶縁物4を蒸着した厚さ分だけ全体的に取り除
く。すると、エツチングの指向性からゲート電極膜3の
側部のみに絶縁物4を残すことができる。この場合、側
部の絶縁物4の厚さはほとんど蒸着したときのままであ
る。
(第4図を参照して) その後、GaAsの選択結晶成長により、ゲート電極膜
3の両側にのみN+型のソース5およびドレイン6を形
成する。こわらゲート電極膜3とソース5およびドレイ
ン6とは、絶縁物4を介在して互いに隣り合うこととな
り、絶縁物4の膜厚のみの微小間隔で分離される。なお
、ソース電極7およびドレイン電極8、ならびにパッシ
ベーション膜9の形成は公知の方法によって行なう。
[他の実施例] 上述した実施例では、ソース5およびドレイン6を選択
結晶成長によって行なっているが、それを第5図に示す
ようにイオン打込みによって行なうことができる。この
場合、ゲート電極膜3およびその側部の絶縁物4が、イ
オン打込みに対するマスクとして機能するため、ソース
、ドレインの横方向拡散によるゲート・ソース、ゲート
・ドレイン間のショートをも有効に防止できる。また、
安定なしきい値電圧や電流−電圧特性を有するMESF
ETを再現性よく形成できる。GaAs中では不純物の
拡散が非常に速く、たとえばSi基板中の不純物の拡散
と比較して、拡散係数が数倍〜数ト倍であって、拡散速
度が1ケタ大きい。したがって、この実施例によれば、
不純物がチャネル領域に与える影響を低減できる。
[効果] この発明によれば、MESFETのゲートとソースおよ
びドレインとの間を自己整合的に微細加工可能となるの
で、■前記寄生直列抵抗を大幅に(1,/10程度に)
低減することができ、デバイスの高速化を図ることがで
きる、■素子を小面積で形成できるので、集積度の向上
が図れる、■ゲート形成のためのマスクが不要であるか
らホトリソグラフィ工程の簡略化が可能である、などの
効果を得ることができる。
以上この発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
[利用分野] この発明は、MESFETのセルファライン技術として
広範に利用することができる。
【図面の簡単な説明】
第1図〜第4図はこの発明の一実施例を工程順に示す断
面図、 第5図はこの発明の他の実施例を示す断面図である。 1・・・半@縁性基板、2・・・半導体活性層(N−型
領域)、3・・・ゲート電極膜、4・・・絶縁物、5・
・・ソース、6・・・ドレイン、7・・・ソース電極、
第  1  図 δ 第  2 図 第3図 第  4 図

Claims (1)

  1. 【特許請求の範囲】 1、次の各工程からなる、ショットキゲート型FETの
    製造方法。 (A)半絶縁性基板の一面の半導体活性層の表面にゲー
    ト電極膜を部分的に形成する工程。 (B)前記ゲート電極膜を含む半導体活性層の表面全体
    に絶縁物を堆積することによって、そのゲート電極膜の
    上部、側部および半導体活性層の露出面に、前記ゲート
    電極膜よりも薄い絶縁物層を形成する工程。 (C)エツチング指向性の高い方向性エツチングで前記
    絶縁物層をエツチングすることによって、前記ゲート電
    極膜の側部のみに絶縁物を残す工程。 (D)前記ゲート電極膜の両側に位置する部分に、ソー
    スおよびドレインを形成する工程。 2、(D)工程におけるソース、ドレインの形成は、選
    択結晶成長により、前記半導体活性層よりも高不純物一
    度の半導体を、前記ゲート電極膜側部の絶縁物を挟んで
    前記半導体活性層の表面に・形成することによって行な
    う、特許請求の範囲第1項に記載のショットキゲート型
    FETの製造方法。 3、(D)工程におけるソース、ドレインの形成は。 前記ゲート電極膜およびその側部の絶縁物をマスクとし
    て、イオン打込み法で前記半導体活性層中に不純物を導
    入することによって行なう、特許請求の範囲第1項に記
    載のショットキゲート型FETの製造方法。
JP6218783A 1983-04-11 1983-04-11 シヨツトキゲ−ト型fetの製造方法 Pending JPS59188978A (ja)

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