JPS59188978A - シヨツトキゲ−ト型ｆｅｔの製造方法 - Google Patents
シヨツトキゲ−ト型ｆｅｔの製造方法Info
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- JPS59188978A JPS59188978A JP6218783A JP6218783A JPS59188978A JP S59188978 A JPS59188978 A JP S59188978A JP 6218783 A JP6218783 A JP 6218783A JP 6218783 A JP6218783 A JP 6218783A JP S59188978 A JPS59188978 A JP S59188978A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 230000005669 field effect Effects 0.000 title 1
- 239000012212 insulator Substances 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- 238000002161 passivation Methods 0.000 abstract description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、ショットキゲート型ＦＥＴ （ＭＥＳＦＥ
Ｔ）の製造技術、特に、セルフアライメント構造のガリ
ウムひ素ＭＥＳＦＥＴの製造に利用して有効な技術に関
するものである。
Ｔ）の製造技術、特に、セルフアライメント構造のガリ
ウムひ素ＭＥＳＦＥＴの製造に利用して有効な技術に関
するものである。
［背景技術］
ガリウムひ素（ＧａＡｓ）はシリコンに代わる次世代の
半導体材料であるといわれている。それは、Ｑ ａ Ａ
ｓの電子移動度がシリコンに比べて大きく、しかもＧ
ａＡｓ自体が半絶縁性で素子間分離が容易であるなどと
いう材料面での利点を有しているからである。
半導体材料であるといわれている。それは、Ｑ ａ Ａ
ｓの電子移動度がシリコンに比べて大きく、しかもＧ
ａＡｓ自体が半絶縁性で素子間分離が容易であるなどと
いう材料面での利点を有しているからである。
Ｇ ａ Ａ ｓを基板とした集積回路においては、ＭＥ
ＳＦＥＴ構造が主として用いられる。高速なＭＥＳＦＥ
Ｔを得ようとする場合、ゲート・ソース間およびゲート
・ドレイン間の寄生直列抵抗が問題となる。
ＳＦＥＴ構造が主として用いられる。高速なＭＥＳＦＥ
Ｔを得ようとする場合、ゲート・ソース間およびゲート
・ドレイン間の寄生直列抵抗が問題となる。
この寄生直列抵抗を低減しＦＥＴを高速化するには、ゲ
ートとソースおよびドレインとの間を自己整合的に形成
することが有効である。
ートとソースおよびドレインとの間を自己整合的に形成
することが有効である。
［発明の目的］
この発明の目的は、ＭＥＳＦＥＴにおける、ゲートとソ
ースおよびドレインとの間を自己整合的に形成しうるセ
ルファライン技術を提供することにある。
ースおよびドレインとの間を自己整合的に形成しうるセ
ルファライン技術を提供することにある。
この発明の前記ならびにそのほかの目的と新−規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。
は、この明細書の記述および添付図面から明らかになる
であろう。
［発明の概要コ
この出願において開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、この発明では、半絶縁性基板の一面の半導体
活性層の表面にゲート電極膜を部分的しこ形成した後、
シリコンナイトライドなどの絶縁物層の被覆性と、反応
性イオンエツチングなどのエツチング指向性の高い方向
性エツチングとを利用することによって、前記ゲート電
極膜の側部のみに絶縁物を残し、その絶縁物をゲート、
ソース、１り゛レインの各電極間の分離用として用ｂ）
る。
活性層の表面にゲート電極膜を部分的しこ形成した後、
シリコンナイトライドなどの絶縁物層の被覆性と、反応
性イオンエツチングなどのエツチング指向性の高い方向
性エツチングとを利用することによって、前記ゲート電
極膜の側部のみに絶縁物を残し、その絶縁物をゲート、
ソース、１り゛レインの各電極間の分離用として用ｂ）
る。
前記ゲート電極膜および側部の絶縁物を形成した後、ソ
ースおよびドレインを形成する方法としては、選択結晶
成長あるいはイオン打込みの各方法が有効である。
ースおよびドレインを形成する方法としては、選択結晶
成長あるいはイオン打込みの各方法が有効である。
［実施例］
（第１図を参照して）
まず、半絶縁性Ｇａ’Ａｓ基板１上に、シリコンのイオ
ン打込みあるいは分子線蒸着法（ＭＢＥ）ｋこよって半
導体活性層となるＮ−型領域２を形成する。ついで、Ｎ
−型領域２の表面に、公知の方法によってゲート電極膜
３を部分的に形成する。このゲート電極膜３の材料とし
ては、チタンタングステン（Ｔｉｅ）などの高融点のも
のが良い。
ン打込みあるいは分子線蒸着法（ＭＢＥ）ｋこよって半
導体活性層となるＮ−型領域２を形成する。ついで、Ｎ
−型領域２の表面に、公知の方法によってゲート電極膜
３を部分的に形成する。このゲート電極膜３の材料とし
ては、チタンタングステン（Ｔｉｅ）などの高融点のも
のが良い。
（第２図を参照して）
ゲート電極膜３を形成した後、ゲート電極膜３を含む領
域２の表面全体にシリコンナイトライド等の絶縁物４を
堆積する。この絶縁物４は、ゲート電極膜３の上部、側
部および領域２の露出面全体にわたって一様の厚さをも
つことが望ましく。
域２の表面全体にシリコンナイトライド等の絶縁物４を
堆積する。この絶縁物４は、ゲート電極膜３の上部、側
部および領域２の露出面全体にわたって一様の厚さをも
つことが望ましく。
絶縁物りの堆積法としては、たとえばプラスマ化学的気
相成長法が好適である。また、絶縁物４の厚さについて
は５次に行なう全面エツチングとの関係から、ゲート電
極膜３よりは薄く （たとえば０．５μｍ）する。
相成長法が好適である。また、絶縁物４の厚さについて
は５次に行なう全面エツチングとの関係から、ゲート電
極膜３よりは薄く （たとえば０．５μｍ）する。
（第３図を参照し０
次に、反応性イオンエツチング等の方向性エツチングに
よって、絶縁物４を蒸着した厚さ分だけ全体的に取り除
く。すると、エツチングの指向性からゲート電極膜３の
側部のみに絶縁物４を残すことができる。この場合、側
部の絶縁物４の厚さはほとんど蒸着したときのままであ
る。
よって、絶縁物４を蒸着した厚さ分だけ全体的に取り除
く。すると、エツチングの指向性からゲート電極膜３の
側部のみに絶縁物４を残すことができる。この場合、側
部の絶縁物４の厚さはほとんど蒸着したときのままであ
る。
（第４図を参照して）
その後、ＧａＡｓの選択結晶成長により、ゲート電極膜
３の両側にのみＮ＋型のソース５およびドレイン６を形
成する。こわらゲート電極膜３とソース５およびドレイ
ン６とは、絶縁物４を介在して互いに隣り合うこととな
り、絶縁物４の膜厚のみの微小間隔で分離される。なお
、ソース電極７およびドレイン電極８、ならびにパッシ
ベーション膜９の形成は公知の方法によって行なう。
３の両側にのみＮ＋型のソース５およびドレイン６を形
成する。こわらゲート電極膜３とソース５およびドレイ
ン６とは、絶縁物４を介在して互いに隣り合うこととな
り、絶縁物４の膜厚のみの微小間隔で分離される。なお
、ソース電極７およびドレイン電極８、ならびにパッシ
ベーション膜９の形成は公知の方法によって行なう。
［他の実施例］
上述した実施例では、ソース５およびドレイン６を選択
結晶成長によって行なっているが、それを第５図に示す
ようにイオン打込みによって行なうことができる。この
場合、ゲート電極膜３およびその側部の絶縁物４が、イ
オン打込みに対するマスクとして機能するため、ソース
、ドレインの横方向拡散によるゲート・ソース、ゲート
・ドレイン間のショートをも有効に防止できる。また、
安定なしきい値電圧や電流−電圧特性を有するＭＥＳＦ
ＥＴを再現性よく形成できる。ＧａＡｓ中では不純物の
拡散が非常に速く、たとえばＳｉ基板中の不純物の拡散
と比較して、拡散係数が数倍〜数ト倍であって、拡散速
度が１ケタ大きい。したがって、この実施例によれば、
不純物がチャネル領域に与える影響を低減できる。
結晶成長によって行なっているが、それを第５図に示す
ようにイオン打込みによって行なうことができる。この
場合、ゲート電極膜３およびその側部の絶縁物４が、イ
オン打込みに対するマスクとして機能するため、ソース
、ドレインの横方向拡散によるゲート・ソース、ゲート
・ドレイン間のショートをも有効に防止できる。また、
安定なしきい値電圧や電流−電圧特性を有するＭＥＳＦ
ＥＴを再現性よく形成できる。ＧａＡｓ中では不純物の
拡散が非常に速く、たとえばＳｉ基板中の不純物の拡散
と比較して、拡散係数が数倍〜数ト倍であって、拡散速
度が１ケタ大きい。したがって、この実施例によれば、
不純物がチャネル領域に与える影響を低減できる。
［効果］
この発明によれば、ＭＥＳＦＥＴのゲートとソースおよ
びドレインとの間を自己整合的に微細加工可能となるの
で、■前記寄生直列抵抗を大幅に（１，／１０程度に）
低減することができ、デバイスの高速化を図ることがで
きる、■素子を小面積で形成できるので、集積度の向上
が図れる、■ゲート形成のためのマスクが不要であるか
らホトリソグラフィ工程の簡略化が可能である、などの
効果を得ることができる。
びドレインとの間を自己整合的に微細加工可能となるの
で、■前記寄生直列抵抗を大幅に（１，／１０程度に）
低減することができ、デバイスの高速化を図ることがで
きる、■素子を小面積で形成できるので、集積度の向上
が図れる、■ゲート形成のためのマスクが不要であるか
らホトリソグラフィ工程の簡略化が可能である、などの
効果を得ることができる。
以上この発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
具体的に説明したが、この発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
［利用分野］
この発明は、ＭＥＳＦＥＴのセルファライン技術として
広範に利用することができる。
広範に利用することができる。
第１図〜第４図はこの発明の一実施例を工程順に示す断
面図、 第５図はこの発明の他の実施例を示す断面図である。 １・・・半＠縁性基板、２・・・半導体活性層（Ｎ−型
領域）、３・・・ゲート電極膜、４・・・絶縁物、５・
・・ソース、６・・・ドレイン、７・・・ソース電極、
第 １ 図 δ 第 ２ 図 第３図 第 ４ 図
面図、 第５図はこの発明の他の実施例を示す断面図である。 １・・・半＠縁性基板、２・・・半導体活性層（Ｎ−型
領域）、３・・・ゲート電極膜、４・・・絶縁物、５・
・・ソース、６・・・ドレイン、７・・・ソース電極、
第 １ 図 δ 第 ２ 図 第３図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、次の各工程からなる、ショットキゲート型ＦＥＴの
製造方法。 （Ａ）半絶縁性基板の一面の半導体活性層の表面にゲー
ト電極膜を部分的に形成する工程。 （Ｂ）前記ゲート電極膜を含む半導体活性層の表面全体
に絶縁物を堆積することによって、そのゲート電極膜の
上部、側部および半導体活性層の露出面に、前記ゲート
電極膜よりも薄い絶縁物層を形成する工程。 （Ｃ）エツチング指向性の高い方向性エツチングで前記
絶縁物層をエツチングすることによって、前記ゲート電
極膜の側部のみに絶縁物を残す工程。 （Ｄ）前記ゲート電極膜の両側に位置する部分に、ソー
スおよびドレインを形成する工程。 ２、（Ｄ）工程におけるソース、ドレインの形成は、選
択結晶成長により、前記半導体活性層よりも高不純物一
度の半導体を、前記ゲート電極膜側部の絶縁物を挟んで
前記半導体活性層の表面に・形成することによって行な
う、特許請求の範囲第１項に記載のショットキゲート型
ＦＥＴの製造方法。 ３、（Ｄ）工程におけるソース、ドレインの形成は。 前記ゲート電極膜およびその側部の絶縁物をマスクとし
て、イオン打込み法で前記半導体活性層中に不純物を導
入することによって行なう、特許請求の範囲第１項に記
載のショットキゲート型ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218783A JPS59188978A (ja) | 1983-04-11 | 1983-04-11 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218783A JPS59188978A (ja) | 1983-04-11 | 1983-04-11 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188978A true JPS59188978A (ja) | 1984-10-26 |
Family
ID=13192880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6218783A Pending JPS59188978A (ja) | 1983-04-11 | 1983-04-11 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188978A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59222965A (ja) * | 1983-06-02 | 1984-12-14 | Nec Corp | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
| JPS6055671A (ja) * | 1983-09-06 | 1985-03-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS6077468A (ja) * | 1983-10-04 | 1985-05-02 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS6239076A (ja) * | 1985-08-14 | 1987-02-20 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS6260269A (ja) * | 1985-09-10 | 1987-03-16 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
| JPH07254810A (ja) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | 高周波回路構造 |
-
1983
- 1983-04-11 JP JP6218783A patent/JPS59188978A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59222965A (ja) * | 1983-06-02 | 1984-12-14 | Nec Corp | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
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| JPH033932B2 (ja) * | 1983-09-06 | 1991-01-21 | Fujitsu Ltd | |
| JPS6077468A (ja) * | 1983-10-04 | 1985-05-02 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH0326537B2 (ja) * | 1983-10-04 | 1991-04-11 | Nippon Electric Co | |
| JPS6239076A (ja) * | 1985-08-14 | 1987-02-20 | Nec Corp | 電界効果トランジスタの製造方法 |
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| JPH0329302B2 (ja) * | 1986-01-22 | 1991-04-23 | Sumitomo Electric Industries | |
| JPH07254810A (ja) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | 高周波回路構造 |
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