JPS6038882A - シヨツトキゲ−ト型fetの製造方法 - Google Patents
シヨツトキゲ−ト型fetの製造方法Info
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- JPS6038882A JPS6038882A JP14631883A JP14631883A JPS6038882A JP S6038882 A JPS6038882 A JP S6038882A JP 14631883 A JP14631883 A JP 14631883A JP 14631883 A JP14631883 A JP 14631883A JP S6038882 A JPS6038882 A JP S6038882A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
この発明は、ショットキグー1−型FET(MESFE
T)の製造技術、特に、セルフアライメント構造のガリ
ウムひ素M E S FE Tの製造に利用して有効な
技術に関するものである。
T)の製造技術、特に、セルフアライメント構造のガリ
ウムひ素M E S FE Tの製造に利用して有効な
技術に関するものである。
[背景技術]
ガリウムひ素(G a A s )はシリコンに代わる
次世代の半導体材料であるといわれている。それは、G
a A sの電子移動度がシリコンに比べて大きく、し
かもG a A s自体が半絶縁性で素子間分離が容易
であるなどという材料面での利点を有しているからであ
る。
次世代の半導体材料であるといわれている。それは、G
a A sの電子移動度がシリコンに比べて大きく、し
かもG a A s自体が半絶縁性で素子間分離が容易
であるなどという材料面での利点を有しているからであ
る。
G a A sを基板とした集積回路においては、ME
SFET構造が主として用いられる。高速なMES F
E Tを得ようとする場合、ゲー1へ・ソース間およ
びゲー1へ・ドレイン間の寄生直列抵抗が問題となる。
SFET構造が主として用いられる。高速なMES F
E Tを得ようとする場合、ゲー1へ・ソース間およ
びゲー1へ・ドレイン間の寄生直列抵抗が問題となる。
この寄生直列抵抗を低減しFETを高速化するには、ゲ
ートとソースおよびドレインとの間を自己整合的に形成
することが有効である。自己整合技術の一例として、ゲ
ート先行型GaAsM E S FE Tのa’Jia
方法がある。しかし、そのものでは、ゲーj−電極をマ
スクとしてソースおよびドレインの各領域を形成するの
で、熱処理でソース、ドレインが横方向に拡がり、グー
1〜電極との間にショー1〜が生じたり、あるいは耐圧
が劣化するという問題を生じるおそれがある(以上、た
とえば、「日経エレクトロニクス」、1982年11月
8日号、p105〜127、特にP120〜122参照
)。
ートとソースおよびドレインとの間を自己整合的に形成
することが有効である。自己整合技術の一例として、ゲ
ート先行型GaAsM E S FE Tのa’Jia
方法がある。しかし、そのものでは、ゲーj−電極をマ
スクとしてソースおよびドレインの各領域を形成するの
で、熱処理でソース、ドレインが横方向に拡がり、グー
1〜電極との間にショー1〜が生じたり、あるいは耐圧
が劣化するという問題を生じるおそれがある(以上、た
とえば、「日経エレクトロニクス」、1982年11月
8日号、p105〜127、特にP120〜122参照
)。
[発明の目的コ
この発明の目的は、以」二のような耐圧劣化の問題をも
考慮し、M E S F E’I”における、ゲートと
ソースおよびドレインとの間を自己整合的に形成しうる
セルファライン技術を提供することにある。
考慮し、M E S F E’I”における、ゲートと
ソースおよびドレインとの間を自己整合的に形成しうる
セルファライン技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。
、この明細書の記述および添付図面から明らかになるで
あろう。
[発明の概要コ
この出願において開示さ4しる発明のうち代表的なもの
の概要を簡単に説明すれば、下記のどおりである。
の概要を簡単に説明すれば、下記のどおりである。
すなわち、まず通常のホ1へリンクラフィおよびイオン
打込みの各技術によって基板表面にソースおよびトレイ
ンの各領域を形成した後、不純物導入のための窓部分に
半絶縁性のG a A sを選択的にエピタキシャル成
長させる。そして、その成長させたG a A sをマ
スクとして利用してグー1〜電極をセルファラインで形
成している。したがって、Ga A sの選択的なエピ
タキシャル成長を制御することによって、前記したショ
ートおよび耐圧劣化の問題を解決することができる。
打込みの各技術によって基板表面にソースおよびトレイ
ンの各領域を形成した後、不純物導入のための窓部分に
半絶縁性のG a A sを選択的にエピタキシャル成
長させる。そして、その成長させたG a A sをマ
スクとして利用してグー1〜電極をセルファラインで形
成している。したがって、Ga A sの選択的なエピ
タキシャル成長を制御することによって、前記したショ
ートおよび耐圧劣化の問題を解決することができる。
[実施例]
(第1−図を参照して)
まず、半絶縁性G a A s基板1上に、絶縁膜3を
通してのシリコンの選択的なイオン打込みあるいは分子
線前m法(MBE法)によって半導体活性層となるN型
領域2を形成する。ついで、基板1の上を被う二酸化シ
リコン等の絶縁膜3に刻し、ソースおよびトレイン形成
用の窓4をパターニングする。そして、窓4を通してN
型不純物たとえばシリコンをイオン打込み、ついで熱処
理することにより、N+型のソースおよびドレインの各
領域5を形成する。
通してのシリコンの選択的なイオン打込みあるいは分子
線前m法(MBE法)によって半導体活性層となるN型
領域2を形成する。ついで、基板1の上を被う二酸化シ
リコン等の絶縁膜3に刻し、ソースおよびトレイン形成
用の窓4をパターニングする。そして、窓4を通してN
型不純物たとえばシリコンをイオン打込み、ついで熱処
理することにより、N+型のソースおよびドレインの各
領域5を形成する。
(第2図殻参照して)
ソースおよびドレインの各領域5を形成した後、選択気
相成長によって半絶縁材料であるGa A s 6をエ
ピタキシャル成長させる。G a A s 6は窓4の
部づ)の基板1.」二にのみ選択的に成長するが、この
とき、成長するG a A s 6の周縁6aが絶縁膜
3の上面に達するようにし、次に形成するゲート電極7
がソースおよびドレインの各領域5と接しないようにす
る。
相成長によって半絶縁材料であるGa A s 6をエ
ピタキシャル成長させる。G a A s 6は窓4の
部づ)の基板1.」二にのみ選択的に成長するが、この
とき、成長するG a A s 6の周縁6aが絶縁膜
3の上面に達するようにし、次に形成するゲート電極7
がソースおよびドレインの各領域5と接しないようにす
る。
(第3図を参照して)
前記G a A s 6をマスクとして利用して絶縁膜
:3をエツチングすることによって、ゲート用の窓8を
あける。ついで、基板1の全面に白金あるいは白金シリ
サイド等のグー1〜用金属を堆積し、ホトリソグラフィ
によってゲート電極7を形成する。
:3をエツチングすることによって、ゲート用の窓8を
あける。ついで、基板1の全面に白金あるいは白金シリ
サイド等のグー1〜用金属を堆積し、ホトリソグラフィ
によってゲート電極7を形成する。
(第4図を参照して)
グー1〜電極7を形成した後、基板1の上面全体に二酸
化シリコン等のパシベーション用絶縁膜9を堆積する。
化シリコン等のパシベーション用絶縁膜9を堆積する。
そして、パシベーション用絶縁膜9に対し、ソースおよ
びドレインの各電極用の窓10を形成し、再度N型不純
物たとえばシリコンのイオン打込みを行なうことによっ
て、ソースおよびドレインの各領域5に苅する電気的な
導通をとる。この場合、窓10をグー1−電極7から離
れた位置に設けることを要するが、それには通マルのマ
スク合わせて充分対応することができる。したがって、
窓10を通して行なわれる不純物の導入は、グー1〜電
極7から離れた個所で部分的に行なわれ、ソースおよび
ドレインの各領域5はそれら部分的な領域11を通して
導通がとられることになる。なお、図示しないが、この
後は蒸着およびバターニングによって所定の配線が形成
される。
びドレインの各電極用の窓10を形成し、再度N型不純
物たとえばシリコンのイオン打込みを行なうことによっ
て、ソースおよびドレインの各領域5に苅する電気的な
導通をとる。この場合、窓10をグー1−電極7から離
れた位置に設けることを要するが、それには通マルのマ
スク合わせて充分対応することができる。したがって、
窓10を通して行なわれる不純物の導入は、グー1〜電
極7から離れた個所で部分的に行なわれ、ソースおよび
ドレインの各領域5はそれら部分的な領域11を通して
導通がとられることになる。なお、図示しないが、この
後は蒸着およびバターニングによって所定の配線が形成
される。
[効果]
■ソースおよびドレインの各領域5とグー1〜電極7と
をセルファラインで形成しているため、セルファライン
による寄生抵抗の低減という利点を得ることができる。
をセルファラインで形成しているため、セルファライン
による寄生抵抗の低減という利点を得ることができる。
実際上、セルファラインを用いない場合に比べて、寄生
抵抗は1/3程度になる。
抵抗は1/3程度になる。
■選択気相成長によるG a A s 6の成長度合を
制御することによって、グー1〜電極7とソースおよび
ドレインの各領域5との距離をわずかながらでも確実に
とることができるので、前記したショー1〜あるいは耐
圧劣化を有効に回避することができる。
制御することによって、グー1〜電極7とソースおよび
ドレインの各領域5との距離をわずかながらでも確実に
とることができるので、前記したショー1〜あるいは耐
圧劣化を有効に回避することができる。
以上この発明を実施例に基づき具体的に説明したが、こ
の発明はそれに限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。たとえば、選択成長させる半絶縁性材料6を基板1
と異なる材料とすることができる。半絶縁性材料6とし
ては、通常の状態では絶縁物として機能するが、不純物
の導入によって導電性を有するものを選ぶことが必要で
ある。また、グー1〜電極の材料としてはタングステン
またはタングステンシリサイ1〜等を用いてもよい。ま
たN型不純物としてシリコン以外のものも用いることが
できる。
の発明はそれに限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。たとえば、選択成長させる半絶縁性材料6を基板1
と異なる材料とすることができる。半絶縁性材料6とし
ては、通常の状態では絶縁物として機能するが、不純物
の導入によって導電性を有するものを選ぶことが必要で
ある。また、グー1〜電極の材料としてはタングステン
またはタングステンシリサイ1〜等を用いてもよい。ま
たN型不純物としてシリコン以外のものも用いることが
できる。
[利用分野]
この発明は、G a A sデバイスに限らすMESF
ETのセルファライン技術として広範に利用することが
できる。
ETのセルファライン技術として広範に利用することが
できる。
第1図〜第4図はこの発明の一実施例を工程順に示した
断面図である。 1・・・半絶縁性基板、2・・・半導体活性m。 3・・・絶縁膜、4,8.10・・・窓、5・・・ソー
ス。 ドレイン、6・・・半絶縁性材料、7・・・ゲート電極
、9・・・パシベーション用絶縁11L −1−1・・
・導通領域。 代理人 弁理士 高 橋 明 大−g 第 1 図 第 2 図 第 3 図 第 4 図
断面図である。 1・・・半絶縁性基板、2・・・半導体活性m。 3・・・絶縁膜、4,8.10・・・窓、5・・・ソー
ス。 ドレイン、6・・・半絶縁性材料、7・・・ゲート電極
、9・・・パシベーション用絶縁11L −1−1・・
・導通領域。 代理人 弁理士 高 橋 明 大−g 第 1 図 第 2 図 第 3 図 第 4 図
Claims (1)
- 【特許請求の範囲】 1、次の各工程からなる、ショツ1−キゲート型FET
の製造方法。 (A)半絶縁性基板の一面の半導体活性層の上を被う絶
縁膜に対し、ソースおよびドレインのパターニングを行
ない、パターニングによる窓を通して前記基板表面に選
択的に不純物を導入し、ソースおよびドレインの各領域
を形成する工程。 (B)前記窓の部分に、半絶縁性材料を選択的に成長さ
せる工程。 (C)(B)工程で成長させた半絶縁性材料をマスクと
して利用することによって、前記絶縁膜のうちゲート電
極を形成すべき部分を選択的に除去する工程。 (D)(C)工程で選択的に除去した部分にゲート電極
を形成した後、前記半絶縁性材料を部分的に導通化する
ことによって、前記ソースおよびドレインに対する導通
をとる工程。 2、(B)工程での半絶縁性材料は、その周縁が前記絶
縁膜の上まで達している、特許請求の範囲第1項に記載
のショットキゲ−1・型F E Tの製造方法。 3、前記半絶縁性基板および半ila 縁性材料は、ど
もにガリウムひ素からなる、特許請求の範囲第1−項あ
るいは第2項に記載のショッ1−キゲート型FETの製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14631883A JPS6038882A (ja) | 1983-08-12 | 1983-08-12 | シヨツトキゲ−ト型fetの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14631883A JPS6038882A (ja) | 1983-08-12 | 1983-08-12 | シヨツトキゲ−ト型fetの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6038882A true JPS6038882A (ja) | 1985-02-28 |
Family
ID=15404955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14631883A Pending JPS6038882A (ja) | 1983-08-12 | 1983-08-12 | シヨツトキゲ−ト型fetの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6038882A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07273318A (ja) * | 1994-03-29 | 1995-10-20 | Nec Corp | 化合物半導体装置及びその製造方法 |
-
1983
- 1983-08-12 JP JP14631883A patent/JPS6038882A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07273318A (ja) * | 1994-03-29 | 1995-10-20 | Nec Corp | 化合物半導体装置及びその製造方法 |
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