JPH07273318A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- JPH07273318A JPH07273318A JP8221794A JP8221794A JPH07273318A JP H07273318 A JPH07273318 A JP H07273318A JP 8221794 A JP8221794 A JP 8221794A JP 8221794 A JP8221794 A JP 8221794A JP H07273318 A JPH07273318 A JP H07273318A
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Abstract
(57)【要約】
【目的】 低いゲート・ソース間抵抗Rsを高精度で実
現し、高性能の化合物半導体電界効果トランジスタを高
歩留りで製造し得るようにする。 【構成】 ゲート電極を挟んで一対の高不純物濃度n型
半導体層が形成されており、該高不純物濃度n型半導体
層が上部に向かってゲート電極との間隔が広がる順テー
パ状に形成されている化合物半導体装置であり、その製
法は、具体的には図1に示すように、GaAs基板1上に高
純度GaAsバッファ層2、n型AlGaAs電子供給層3を成長さ
せた後、その上にシリコン酸化膜からなるダミーゲート
(図示せず)を形成する。このダミーゲートをマスクとし
てn型GaAsコンタクト層4、シリコン窒化膜7を成長させ
る。ダミーゲートを除去し、ゲート電極6を形成する。
シリコン窒化膜7に窓明けを行った後、ソース電極8、ド
レイン電極9を形成する。
現し、高性能の化合物半導体電界効果トランジスタを高
歩留りで製造し得るようにする。 【構成】 ゲート電極を挟んで一対の高不純物濃度n型
半導体層が形成されており、該高不純物濃度n型半導体
層が上部に向かってゲート電極との間隔が広がる順テー
パ状に形成されている化合物半導体装置であり、その製
法は、具体的には図1に示すように、GaAs基板1上に高
純度GaAsバッファ層2、n型AlGaAs電子供給層3を成長さ
せた後、その上にシリコン酸化膜からなるダミーゲート
(図示せず)を形成する。このダミーゲートをマスクとし
てn型GaAsコンタクト層4、シリコン窒化膜7を成長させ
る。ダミーゲートを除去し、ゲート電極6を形成する。
シリコン窒化膜7に窓明けを行った後、ソース電極8、ド
レイン電極9を形成する。
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、化合物半導体装置及び
その製造方法に関し、特に、電界効果トランジスタを含
む半導体装置及びその製造方法に関する。
その製造方法に関し、特に、電界効果トランジスタを含
む半導体装置及びその製造方法に関する。
【0002】
【従来の技術】GaAs等の化合物半導体を用いた電界効果
トランジスタは、化合物半導体中の電子移動度がSi内の
それの5倍程度と大きく、かつドリフト速度も大きいた
め、高速・高周波化に適したデバイスとして重要視され
ている。特に、ヘテロ接合界面に2次元電子ガスを形成
し、その電子濃度を制御電極(ゲート電極)に印加され
た電圧によって制御して、制御電極を挟んで形成された
一対のオーミック電極(ソース電極、ドレイン電極)間
の電流を制御するトランジスタは、高利得、低消費電
力、低ノイズのデバイスとして盛んに研究開発が進めら
れている。
トランジスタは、化合物半導体中の電子移動度がSi内の
それの5倍程度と大きく、かつドリフト速度も大きいた
め、高速・高周波化に適したデバイスとして重要視され
ている。特に、ヘテロ接合界面に2次元電子ガスを形成
し、その電子濃度を制御電極(ゲート電極)に印加され
た電圧によって制御して、制御電極を挟んで形成された
一対のオーミック電極(ソース電極、ドレイン電極)間
の電流を制御するトランジスタは、高利得、低消費電
力、低ノイズのデバイスとして盛んに研究開発が進めら
れている。
【0003】この種電界効果トランジスタにおいて、ソ
ース電極とゲート電極間の直列抵抗Rsは、ゲート電極
とそれに隣接する高濃度半導体層との距離が大きいほど
増大する。そして、素子の性能を決める相互コンダクタ
ンスgmを向上させるためには、Rsは極力小さいこと
が望ましく、そのためゲート電極と高濃度半導体層との
間の距離を小さくすることが求められている。
ース電極とゲート電極間の直列抵抗Rsは、ゲート電極
とそれに隣接する高濃度半導体層との距離が大きいほど
増大する。そして、素子の性能を決める相互コンダクタ
ンスgmを向上させるためには、Rsは極力小さいこと
が望ましく、そのためゲート電極と高濃度半導体層との
間の距離を小さくすることが求められている。
【0004】また、ゲート電極と高濃度半導体層は、側
面での接触面積を極力小さくする必要がある。それは、
ゲートリーク電流の発生及びこれによる論理回路の動作
余裕度の低下を防止するために必要なことである。
面での接触面積を極力小さくする必要がある。それは、
ゲートリーク電流の発生及びこれによる論理回路の動作
余裕度の低下を防止するために必要なことである。
【0005】この種半導体装置の製造方法としては、例
えば「電子通信学会論文集 電子デバイス89−133、29
頁」に記載された方法が知られている。(以下この方法
を“第1の従来法”という。)この第1の従来法につい
て図4を参照して説明する。なお、図4は、第1の従来
法を説明する図であって、工程A〜Dよりなる工程順断
面図である。
えば「電子通信学会論文集 電子デバイス89−133、29
頁」に記載された方法が知られている。(以下この方法
を“第1の従来法”という。)この第1の従来法につい
て図4を参照して説明する。なお、図4は、第1の従来
法を説明する図であって、工程A〜Dよりなる工程順断
面図である。
【0006】第1の従来法では、まず、半絶縁性半導体
基板(図示せず)上に、高純度GaAs層12、n型AlGaAs電子
供給層13、n型GaAsコンタクト層14をこの順にエピタキ
シャル成長させ、その上にシリコン酸化膜15を形成した
後、シリコン酸化膜15に、後に形成されるゲート電極の
形状の開口を形成する(図4工程A)。高純度GaAs層12
の、n型AlGaAs電子供給層13とのヘテロ接合の近傍には
2次元電子ガス16が形成される。
基板(図示せず)上に、高純度GaAs層12、n型AlGaAs電子
供給層13、n型GaAsコンタクト層14をこの順にエピタキ
シャル成長させ、その上にシリコン酸化膜15を形成した
後、シリコン酸化膜15に、後に形成されるゲート電極の
形状の開口を形成する(図4工程A)。高純度GaAs層12
の、n型AlGaAs電子供給層13とのヘテロ接合の近傍には
2次元電子ガス16が形成される。
【0007】次いで、等方性結晶選択ドライエッチング
法によりn型GaAsコンタクト層14をエッチングしてAlGa
As電子供給層13の表面を一部露出させる(図4工程B)。
次に、金属膜17(17a)を被着し(図4工程C)、シリコン
酸化膜15と共にリフトオフしてゲート電極17aを形成す
る。その後、n型GaAsコンタクト層14上にソース電極1
8、ドレイン電極19を形成して第1の従来法による電界
効果トランジスタの製造を完了する(図4工程D)。
法によりn型GaAsコンタクト層14をエッチングしてAlGa
As電子供給層13の表面を一部露出させる(図4工程B)。
次に、金属膜17(17a)を被着し(図4工程C)、シリコン
酸化膜15と共にリフトオフしてゲート電極17aを形成す
る。その後、n型GaAsコンタクト層14上にソース電極1
8、ドレイン電極19を形成して第1の従来法による電界
効果トランジスタの製造を完了する(図4工程D)。
【0008】他の電界効果トランジスタの形成方法とし
て、ダミーゲートを用いてその両側に選択成長層を形成
する、特開平2−237041号公報に記載された手法が知ら
れている。(以下この手法を“第2の従来法”という。)
この第2の従来法について、図5を参照して説明する。
なお、図5は、第2の従来法を説明する図であって、工
程A〜Dよりなる工程順断面図である。
て、ダミーゲートを用いてその両側に選択成長層を形成
する、特開平2−237041号公報に記載された手法が知ら
れている。(以下この手法を“第2の従来法”という。)
この第2の従来法について、図5を参照して説明する。
なお、図5は、第2の従来法を説明する図であって、工
程A〜Dよりなる工程順断面図である。
【0009】第2の従来法では、まず、半絶縁性半導体
基板20の表面に活性層を形成するためにn型ドーパント
のイオン注入を行って、イオン注入活性層21を形成した
後、低圧気相成長(LPCVD)法によりシリコン酸化膜22を4
000オングストロームの膜厚に形成する。その上にフォ
トリソグラフィ法を適用してダミーゲート形成領域上に
フォトレジスト膜23を形成し、これをマスクにウエット
エッチング法によりシリコン酸化膜22を4500オングスト
ローム相当分エッチングする。これによりフォトレジス
ト膜23の下に両側からサイドエッチが4500オングストロ
ーム相当分入り、酸化膜による台形状のダミーゲート22
aが形成される(図5工程A)。
基板20の表面に活性層を形成するためにn型ドーパント
のイオン注入を行って、イオン注入活性層21を形成した
後、低圧気相成長(LPCVD)法によりシリコン酸化膜22を4
000オングストロームの膜厚に形成する。その上にフォ
トリソグラフィ法を適用してダミーゲート形成領域上に
フォトレジスト膜23を形成し、これをマスクにウエット
エッチング法によりシリコン酸化膜22を4500オングスト
ローム相当分エッチングする。これによりフォトレジス
ト膜23の下に両側からサイドエッチが4500オングストロ
ーム相当分入り、酸化膜による台形状のダミーゲート22
aが形成される(図5工程A)。
【0010】次に、フォトレジスト膜23を除去し、ダミ
ーゲート22aを利用したセルフアラインプロセスにより
n型ドーパントのイオン注入を行って、イオン注入コン
タクト層24を形成する。その後、キャップレスアニール
を実施し、イオン注入コンタクト層24上にGaAsを有機金
属気相成長法により8000オングストロームの膜厚に選択
的に成長させると、逆台形状のn型GaAs層25が形成され
る。次に、シリコン酸化膜22、ダミーゲート22aをエッ
チング除去し、Alを2000オングストローム程度の厚さ
に蒸着すると、n型GaAs層25に挟まれた活性層21上にゲ
ート電極26aが、他の領域上にAl層26が形成される
(図5工程B)。
ーゲート22aを利用したセルフアラインプロセスにより
n型ドーパントのイオン注入を行って、イオン注入コン
タクト層24を形成する。その後、キャップレスアニール
を実施し、イオン注入コンタクト層24上にGaAsを有機金
属気相成長法により8000オングストロームの膜厚に選択
的に成長させると、逆台形状のn型GaAs層25が形成され
る。次に、シリコン酸化膜22、ダミーゲート22aをエッ
チング除去し、Alを2000オングストローム程度の厚さ
に蒸着すると、n型GaAs層25に挟まれた活性層21上にゲ
ート電極26aが、他の領域上にAl層26が形成される
(図5工程B)。
【0011】次に、気相成長法によりシリコン酸化膜27
を2000オングストロームの膜厚に形成し、リアクティブ
イオンエッチング法により全面的にエッチバックしてA
l層26の表面を露出させる(図5工程C)。
を2000オングストロームの膜厚に形成し、リアクティブ
イオンエッチング法により全面的にエッチバックしてA
l層26の表面を露出させる(図5工程C)。
【0012】次いで、ホットリン酸による処理を行って
露出したAl層26を除去し、続いてフッ酸によりシリコ
ン酸化膜27を除去し、その後、新たに膜厚2000オングス
トロームのシリコン酸化膜28を形成する。フォトレジス
ト膜によってマスクを形成した後、フッ酸にて処理を行
ってn型GaAs層25の表面の電極形成領域を露出させ、最
後に、オーミック金属を蒸着し、フォトリソグラフィ法
によりこれをパターニングしてソース電極29、ドレイン
電極30を形成する(図5工程D)。
露出したAl層26を除去し、続いてフッ酸によりシリコ
ン酸化膜27を除去し、その後、新たに膜厚2000オングス
トロームのシリコン酸化膜28を形成する。フォトレジス
ト膜によってマスクを形成した後、フッ酸にて処理を行
ってn型GaAs層25の表面の電極形成領域を露出させ、最
後に、オーミック金属を蒸着し、フォトリソグラフィ法
によりこれをパターニングしてソース電極29、ドレイン
電極30を形成する(図5工程D)。
【0013】
【発明が解決しようとする課題】前述の「電子通信学会
論文集」に記載された第1の従来法では、図4工程Bに
示したゲート電極形成のための等方性結晶選択エッチン
グ工程において、GaAsコンタクト層14とゲート電極17a
との重なりを避けるために、開口部のAlGaAs電子供給層
13が露出した後もしばらくの間、いわゆるオーバエッチ
ングを行って、GaAsコンタクト層14をサイドエッチング
する。
論文集」に記載された第1の従来法では、図4工程Bに
示したゲート電極形成のための等方性結晶選択エッチン
グ工程において、GaAsコンタクト層14とゲート電極17a
との重なりを避けるために、開口部のAlGaAs電子供給層
13が露出した後もしばらくの間、いわゆるオーバエッチ
ングを行って、GaAsコンタクト層14をサイドエッチング
する。
【0014】この場合、GaAsコンタクト層14の膜厚が厚
くなるほど、このコンタクト層と後に形成されるゲート
電極の加工精度が落ちるため、サイドエッチング量は増
加する。而して、GaAsコンタクト層14の膜厚は、直列抵
抗Rs低減のために500オングストローム以上は必要で
あり、Rs低減のためにこの膜厚を増加させた場合には
ゲート電極とGaAsコンタクト層間の距離が長くなるた
め、Rsは却って増加する。また、この第1の従来法で
は、GaAsコンタクト層14のサイドエッチング量のばらつ
きが200オングストローム以上となるため、相互コンダ
クタンスgm等の素子特性のばらつきが大きくなる。
くなるほど、このコンタクト層と後に形成されるゲート
電極の加工精度が落ちるため、サイドエッチング量は増
加する。而して、GaAsコンタクト層14の膜厚は、直列抵
抗Rs低減のために500オングストローム以上は必要で
あり、Rs低減のためにこの膜厚を増加させた場合には
ゲート電極とGaAsコンタクト層間の距離が長くなるた
め、Rsは却って増加する。また、この第1の従来法で
は、GaAsコンタクト層14のサイドエッチング量のばらつ
きが200オングストローム以上となるため、相互コンダ
クタンスgm等の素子特性のばらつきが大きくなる。
【0015】一方、特開平2−237041号公報に記載され
た第2の従来法では、ゲート電極26aとコンタクト層
(n型GaAs層25)との距離は、n型GaAs層25の選択成長前
に形成するダミーゲート22aのサイドエッチング量で決
まる(図5参照)。この場合、エッチングはウエット法で
あるため、サイドエッチング量はシリコン酸化膜22の膜
厚と同程度の4000オングストローム程度となる。
た第2の従来法では、ゲート電極26aとコンタクト層
(n型GaAs層25)との距離は、n型GaAs層25の選択成長前
に形成するダミーゲート22aのサイドエッチング量で決
まる(図5参照)。この場合、エッチングはウエット法で
あるため、サイドエッチング量はシリコン酸化膜22の膜
厚と同程度の4000オングストローム程度となる。
【0016】従って、この第2の従来法においても直列
抵抗Rsを十分に低減化することができず、相互コンダ
クタンスgmを大きくすることができなかった。また、
この第2の従来法では、ダミーゲートがウエット法によ
って形成されるため、その寸法のばらつきが大きく、そ
の結果としてゲート電極とコンタクト層との距離のばら
つきが大きくなり、Rs値の再現性が低かった。
抵抗Rsを十分に低減化することができず、相互コンダ
クタンスgmを大きくすることができなかった。また、
この第2の従来法では、ダミーゲートがウエット法によ
って形成されるため、その寸法のばらつきが大きく、そ
の結果としてゲート電極とコンタクト層との距離のばら
つきが大きくなり、Rs値の再現性が低かった。
【0017】本発明は、これらの点に鑑み成されたもの
であって、その第1の目的は、ゲート電極とGaAsコンタ
クト層との距離を極力小さくすることであり、そのこと
により、ソース−ゲート間の直列抵抗Rsを低減化して
相互コンダクタンスgmの向上を図ることである。ま
た、本発明の第2の目的は、ゲート電極とGaAsコンタク
ト層との距離のばらつきを少なくして、素子特性のばら
つきを抑え再現性を向上させることである。
であって、その第1の目的は、ゲート電極とGaAsコンタ
クト層との距離を極力小さくすることであり、そのこと
により、ソース−ゲート間の直列抵抗Rsを低減化して
相互コンダクタンスgmの向上を図ることである。ま
た、本発明の第2の目的は、ゲート電極とGaAsコンタク
ト層との距離のばらつきを少なくして、素子特性のばら
つきを抑え再現性を向上させることである。
【0018】
【課題を解決するための手段】上記目的を達成するため
の本発明による化合物半導体装置は、ゲート電極に隣接
乃至近接して一対の高不純物濃度n型半導体層が、上に
向かってゲート電極から離れる形状に形成されているこ
とを特徴としており、そして、この構造を得るための製
造方法は、半導体活性層上にダミーゲートをマスクとし
て高不純物濃度半導体を成長させ、ダミーゲートを除去
した後、そこにゲート電極を形成することを特徴として
いる。
の本発明による化合物半導体装置は、ゲート電極に隣接
乃至近接して一対の高不純物濃度n型半導体層が、上に
向かってゲート電極から離れる形状に形成されているこ
とを特徴としており、そして、この構造を得るための製
造方法は、半導体活性層上にダミーゲートをマスクとし
て高不純物濃度半導体を成長させ、ダミーゲートを除去
した後、そこにゲート電極を形成することを特徴として
いる。
【0019】即ち、本発明の化合物半導体装置は、「半
導体活性層上にゲート電極が形成され、該ゲート電極に
隣接乃至近接して該ゲート電極を挟んで前記半導体活性
層上に一対の高不純物濃度n型半導体層が形成されてい
る化合物半導体装置において、前記高不純物濃度n型半
導体層のゲート電極寄りの端面は上部に向かってゲート
電極との間隔が広がるように順テーパ状に形成されてい
ることを特徴とする化合物半導体装置。」を要旨とす
る。
導体活性層上にゲート電極が形成され、該ゲート電極に
隣接乃至近接して該ゲート電極を挟んで前記半導体活性
層上に一対の高不純物濃度n型半導体層が形成されてい
る化合物半導体装置において、前記高不純物濃度n型半
導体層のゲート電極寄りの端面は上部に向かってゲート
電極との間隔が広がるように順テーパ状に形成されてい
ることを特徴とする化合物半導体装置。」を要旨とす
る。
【0020】また、本発明の化合物半導体装置の製造方
法は、「(1) 半導体活性層上に形成すべきゲート電極の
形状に絶縁物からなるダミーゲートを形成する工程、
(2) 前記半導体活性層上に前記ダミーゲートをマスクと
して半導体を成長させ高不純物濃度n型半導体層を形成
する工程、(3) 前記高不純物濃度n型半導体層上に前記
ダミーゲートをマスクとして該ダミーゲートとは異なる
材料からなる絶縁膜を成長させる工程、(4) 前記ダミー
ゲートをエッチング除去する工程、(5) 金属膜を堆積
し、これをパターニングしてゲート電極を形成する工
程、を含み、前記高不純物濃度n型半導体層は、そのダ
ミーゲート寄りの端面が上に向かって該ダミーゲートか
ら離れる形状に形成されることを特徴とする化合物半導
体装置の製造方法。」を要旨とする。
法は、「(1) 半導体活性層上に形成すべきゲート電極の
形状に絶縁物からなるダミーゲートを形成する工程、
(2) 前記半導体活性層上に前記ダミーゲートをマスクと
して半導体を成長させ高不純物濃度n型半導体層を形成
する工程、(3) 前記高不純物濃度n型半導体層上に前記
ダミーゲートをマスクとして該ダミーゲートとは異なる
材料からなる絶縁膜を成長させる工程、(4) 前記ダミー
ゲートをエッチング除去する工程、(5) 金属膜を堆積
し、これをパターニングしてゲート電極を形成する工
程、を含み、前記高不純物濃度n型半導体層は、そのダ
ミーゲート寄りの端面が上に向かって該ダミーゲートか
ら離れる形状に形成されることを特徴とする化合物半導
体装置の製造方法。」を要旨とする。
【0021】
【作用】本発明による製造方法では、ダミーゲートをマ
スクとしてコンタクト層となる高不純物濃度n型半導体
層を成長させ、そのダミーゲートのあった個所にゲート
電極を形成しているため、ゲート電極をコンタクト層に
セルフアラインさせて形成することができ、ソースコン
タクト層とゲート電極間の距離を高い精度でゼロに近づ
けることができる。そして、ゲート電極とコンタクト層
との間の距離はサイドエッチング量により規定されるも
のではないので、ゲート長のばらつきを極めて低く抑え
ることができる。
スクとしてコンタクト層となる高不純物濃度n型半導体
層を成長させ、そのダミーゲートのあった個所にゲート
電極を形成しているため、ゲート電極をコンタクト層に
セルフアラインさせて形成することができ、ソースコン
タクト層とゲート電極間の距離を高い精度でゼロに近づ
けることができる。そして、ゲート電極とコンタクト層
との間の距離はサイドエッチング量により規定されるも
のではないので、ゲート長のばらつきを極めて低く抑え
ることができる。
【0022】実際、本発明により、ゲート電極からコン
タクト層まで距離を0.002μm以下に、またそのばらつ
き(最大値)を0.04μmから0.001μmにまでさげること
ができた。また、ゲート長Lgのばらつき(最大値)を0.
05μmから0.01μm以下とすることができた。
タクト層まで距離を0.002μm以下に、またそのばらつ
き(最大値)を0.04μmから0.001μmにまでさげること
ができた。また、ゲート長Lgのばらつき(最大値)を0.
05μmから0.01μm以下とすることができた。
【0023】さらに、半導体結晶方位に対してゲート長
方向を選択することにより、コンタクト層を上に向かっ
てゲート電極から離れる構造に形成することができるた
め、ゲート電極とソース、ドレインとの間のリーク電流
を抑制することができ半導体装置の信頼性を向上させる
ことができる。また、コンタクト層を厚くすることによ
ってゲート電極の精度低下等の不都合が生じることがな
いので、これを十分に厚く形成することができ、この面
においてもRsを低下させることができる。
方向を選択することにより、コンタクト層を上に向かっ
てゲート電極から離れる構造に形成することができるた
め、ゲート電極とソース、ドレインとの間のリーク電流
を抑制することができ半導体装置の信頼性を向上させる
ことができる。また、コンタクト層を厚くすることによ
ってゲート電極の精度低下等の不都合が生じることがな
いので、これを十分に厚く形成することができ、この面
においてもRsを低下させることができる。
【0024】
【実施例】次に、本発明の実施例について図1〜図3を
参照して説明する。なお、図1及び図2は本発明の実施
例1を、図3は同実施例2を説明するための図である。
参照して説明する。なお、図1及び図2は本発明の実施
例1を、図3は同実施例2を説明するための図である。
【0025】(実施例1)図1は、本発明の実施例1を
示す電界効果トランジスタの断面図である。本実施例1
では、図1に示すように、半絶縁性GaAs基板1の(100)
面上に、高純度GaAsバッファ層2、n型AlGaAs電子供給
層3及びn型GaAsコンタクト層4がこの順に積層されて
いる。n型AlGaAs電子供給層3におけるAlAsの組成比は
0.25である。高純度GaAsバッファ層2とn型AlGaAs電子
供給層3とによって形成されるへテロ接合に隣接した、
電子親和力の大なる高純度GaAsバッファ層2側の部分に
電子の蓄積が生じ、2次元電子ガス5が形成される。
示す電界効果トランジスタの断面図である。本実施例1
では、図1に示すように、半絶縁性GaAs基板1の(100)
面上に、高純度GaAsバッファ層2、n型AlGaAs電子供給
層3及びn型GaAsコンタクト層4がこの順に積層されて
いる。n型AlGaAs電子供給層3におけるAlAsの組成比は
0.25である。高純度GaAsバッファ層2とn型AlGaAs電子
供給層3とによって形成されるへテロ接合に隣接した、
電子親和力の大なる高純度GaAsバッファ層2側の部分に
電子の蓄積が生じ、2次元電子ガス5が形成される。
【0026】n型AlGaAs電子供給層3上に、これとショ
ットキー接合を形成するWSiからなるゲート電極6が設
けられている。ここで、ゲート電極6は、電子の走行方
向が(0−1−1)(ここで、記号“−”は、その直後の数字
上に上線が引かれていることを示す、以下同じ)面に垂
直になる向きに形成されている。ゲート電極長は、低消
費電力で高速動作ができるように、0.4μmに形成され
ている。
ットキー接合を形成するWSiからなるゲート電極6が設
けられている。ここで、ゲート電極6は、電子の走行方
向が(0−1−1)(ここで、記号“−”は、その直後の数字
上に上線が引かれていることを示す、以下同じ)面に垂
直になる向きに形成されている。ゲート電極長は、低消
費電力で高速動作ができるように、0.4μmに形成され
ている。
【0027】ゲート電極6の両側には、膜厚1000オング
ストロームのn型GaAsコンタクト層4が形成されてい
る。n型GaAsコンタクト層4は、底面でゲート電極6に
隣接しており、上に行くほどゲート電極との距離が離れ
る順テーパ形状に形成されている。その傾斜面は水平面
と125°16′の角度をなしており、n型GaAsコンタクト
層4の最上部ではゲート電極との距離は600オングスト
ローム程度となっている。
ストロームのn型GaAsコンタクト層4が形成されてい
る。n型GaAsコンタクト層4は、底面でゲート電極6に
隣接しており、上に行くほどゲート電極との距離が離れ
る順テーパ形状に形成されている。その傾斜面は水平面
と125°16′の角度をなしており、n型GaAsコンタクト
層4の最上部ではゲート電極との距離は600オングスト
ローム程度となっている。
【0028】このゲートの両側に分離されて形成された
n型GaAsコンタクト層4上にはシリコン窒化膜7が堆積
されており、このシリコン窒化膜には窓明けがなされ、
その窓明け部にはn型GaAsコンタクト層にオーミック接
触するAuGeNiからなるソース電極8及びドレイン電極9
が形成されている。これらの電極は、熱処理によってコ
ンタクト層4とその一部が合金化されている。このソー
ス電極とゲート電極の距離は0.3μm程度になされてい
る。
n型GaAsコンタクト層4上にはシリコン窒化膜7が堆積
されており、このシリコン窒化膜には窓明けがなされ、
その窓明け部にはn型GaAsコンタクト層にオーミック接
触するAuGeNiからなるソース電極8及びドレイン電極9
が形成されている。これらの電極は、熱処理によってコ
ンタクト層4とその一部が合金化されている。このソー
ス電極とゲート電極の距離は0.3μm程度になされてい
る。
【0029】シリコン窒化膜7は、ダミーゲートの形状
にゲート電極を形成するために設けたものであり、最終
的にはこれを除去することもできる。ゲート電極6に印
加されるバイアス電圧によって、ソース電極8とドレイ
ン電極との間のチャネルとなる2次元電子ガス5の電子
濃度を変調し、ソース電極−ドレイン電極間の電流を制
御する。
にゲート電極を形成するために設けたものであり、最終
的にはこれを除去することもできる。ゲート電極6に印
加されるバイアス電圧によって、ソース電極8とドレイ
ン電極との間のチャネルとなる2次元電子ガス5の電子
濃度を変調し、ソース電極−ドレイン電極間の電流を制
御する。
【0030】本実施例1の電界効果トランジスタにおい
ては、ソース電極とゲート電極間の直列抵抗Rsは従来
の0.4±0.2Ω・mm程度から0.3±0.04Ω・mmと、平
均値で0.1Ω・mm低減され、かつそのばらつきは大幅
に改善された。その結果、トランジスタの相互コンダク
タンスgmが向上し、製造上の歩留りも著しく改善され
た。また、ゲート電極6とn型GaAsコンタクト層4は、
側面で接触することがないため、ゲートリーク電流の発
生は抑制され、ゲート耐圧を高く維持することができ
た。
ては、ソース電極とゲート電極間の直列抵抗Rsは従来
の0.4±0.2Ω・mm程度から0.3±0.04Ω・mmと、平
均値で0.1Ω・mm低減され、かつそのばらつきは大幅
に改善された。その結果、トランジスタの相互コンダク
タンスgmが向上し、製造上の歩留りも著しく改善され
た。また、ゲート電極6とn型GaAsコンタクト層4は、
側面で接触することがないため、ゲートリーク電流の発
生は抑制され、ゲート耐圧を高く維持することができ
た。
【0031】次に、上記実施例1の電界効果トランジス
タの製造方法について、図2「その製造方法を説明する
図であって、工程A〜Dよりなる工程順断面図」を参照
して説明する。まず、図2工程Aに示すように、半絶縁
性GaAs基板1の(100)面上に厚さ5000オングストローム
のアンドープの高純度GaAsバッファ層2、厚さ350オン
グストロームでSiドープ(Nd=2×1018cm-3)のn型AlG
aAs電子供給層3を、それぞれ有機金属気相成長(MOCVD)
法によりエピタキシャル成長させる。
タの製造方法について、図2「その製造方法を説明する
図であって、工程A〜Dよりなる工程順断面図」を参照
して説明する。まず、図2工程Aに示すように、半絶縁
性GaAs基板1の(100)面上に厚さ5000オングストローム
のアンドープの高純度GaAsバッファ層2、厚さ350オン
グストロームでSiドープ(Nd=2×1018cm-3)のn型AlG
aAs電子供給層3を、それぞれ有機金属気相成長(MOCVD)
法によりエピタキシャル成長させる。
【0032】次に、図2工程Bに示すように、n型AlGa
As電子供給層3上に、珪フッ化水素酸にシリカ粉末を溶
解しこれにアルミニウムを投入して得たシリカ過飽和溶
液を用いた液相成長法によりシリコン酸化膜を5000オン
グストロームの膜厚に成長させ、フォトリソグラフィ法
及びドライエッチング法を適用して、0.4μm×5.0μm
のサイズのダミーゲート10を形成する。ここで、ゲート
の向きを、電子の走行方向(図の左右方向)が結晶の(0−
1−1)面と垂直になるように形成する。
As電子供給層3上に、珪フッ化水素酸にシリカ粉末を溶
解しこれにアルミニウムを投入して得たシリカ過飽和溶
液を用いた液相成長法によりシリコン酸化膜を5000オン
グストロームの膜厚に成長させ、フォトリソグラフィ法
及びドライエッチング法を適用して、0.4μm×5.0μm
のサイズのダミーゲート10を形成する。ここで、ゲート
の向きを、電子の走行方向(図の左右方向)が結晶の(0−
1−1)面と垂直になるように形成する。
【0033】次に、図2工程Cに示すように、ダミーゲ
ート10をマスクとして、再び有機金属気相成長法により
SiドープGaAsを選択的にエピタキシャル成長させて、膜
厚1000オングストロームのn型GaAsコンタクト層4を形
成する。このとき、n型GaAsコンタクト層4は、GaとAs
の基板面方位による成長速度の違いにより、(0−11)面
に垂直の方向からみたときに、図2工程Cに示すよう
に、底面ではゲート電極と近接し、上部へ行くほどゲー
ト電極との間隔が広がる順テーパ状に成長する。このn
型GaAsコンタクト層4の傾斜面は水平面と125°16′の
角度をなしており、最上部ではゲートとの距離は600オ
ングストローム程度に広がっている。
ート10をマスクとして、再び有機金属気相成長法により
SiドープGaAsを選択的にエピタキシャル成長させて、膜
厚1000オングストロームのn型GaAsコンタクト層4を形
成する。このとき、n型GaAsコンタクト層4は、GaとAs
の基板面方位による成長速度の違いにより、(0−11)面
に垂直の方向からみたときに、図2工程Cに示すよう
に、底面ではゲート電極と近接し、上部へ行くほどゲー
ト電極との間隔が広がる順テーパ状に成長する。このn
型GaAsコンタクト層4の傾斜面は水平面と125°16′の
角度をなしており、最上部ではゲートとの距離は600オ
ングストローム程度に広がっている。
【0034】次に、図2工程Dに示すように、プラズマ
CVD法によりn型GaAsコンタクト層4上にシリコン窒化
膜7を4500オングストロームの膜厚に成長させ、続い
て、バッファードHFを用いてダミーゲート10をエッチ
ング除去する。形成されたゲート開口部に、WSi、Wをス
パッタ蒸着して、W(4000オングストローム)/WSi(1500
オングストローム)構造の電極金属を形成し、フォトリ
ソグラフィ法及びRIE(Reactive Ion Etching)法を適用
してゲート電極6を形成する(図1参照)。
CVD法によりn型GaAsコンタクト層4上にシリコン窒化
膜7を4500オングストロームの膜厚に成長させ、続い
て、バッファードHFを用いてダミーゲート10をエッチ
ング除去する。形成されたゲート開口部に、WSi、Wをス
パッタ蒸着して、W(4000オングストローム)/WSi(1500
オングストローム)構造の電極金属を形成し、フォトリ
ソグラフィ法及びRIE(Reactive Ion Etching)法を適用
してゲート電極6を形成する(図1参照)。
【0035】シリコン酸化膜からなるダミーゲートをマ
スクに用いてGaAsコンタクト層をエピタキシャル成長さ
せる理由は、ダミーゲートを用いずに金属ゲートをマス
クにGaAsをエピタキシャル成長させた場合には、金属ゲ
ート上にもGaAsが成長してリーク電流の増大を招くこと
になるのに対し、シリコン酸化膜をマスクとした場合に
はその上にはGaAsは成長することがなく、また、バッフ
ァードHFにより容易に除去することができるからであ
る。そして、ダミーゲートを除去した後のゲート開口部
にゲート電極を形成する工程を採用することにより、Ga
Asコンタクト層にセルフアラインされた正確な形状のゲ
ート電極を形成することがきる。
スクに用いてGaAsコンタクト層をエピタキシャル成長さ
せる理由は、ダミーゲートを用いずに金属ゲートをマス
クにGaAsをエピタキシャル成長させた場合には、金属ゲ
ート上にもGaAsが成長してリーク電流の増大を招くこと
になるのに対し、シリコン酸化膜をマスクとした場合に
はその上にはGaAsは成長することがなく、また、バッフ
ァードHFにより容易に除去することができるからであ
る。そして、ダミーゲートを除去した後のゲート開口部
にゲート電極を形成する工程を採用することにより、Ga
Asコンタクト層にセルフアラインされた正確な形状のゲ
ート電極を形成することがきる。
【0036】なお、本実施例1では、半絶縁性GaAs基板
1の面方位を(100)に選び、電子の走行方向が結晶の(0
−1−1)面と垂直になるようにゲートの向きを選んだ
が、本発明による化合物半導体装置はこの面方位に限定
されるものではなく、ダミーゲート寄り端面が順テーパ
状に形成される他の面方位の組合せを選択することがで
きる。
1の面方位を(100)に選び、電子の走行方向が結晶の(0
−1−1)面と垂直になるようにゲートの向きを選んだ
が、本発明による化合物半導体装置はこの面方位に限定
されるものではなく、ダミーゲート寄り端面が順テーパ
状に形成される他の面方位の組合せを選択することがで
きる。
【0037】ゲート電極6を形成した後、フォトリソグ
ラフィ法によりシリコン窒化膜7に窓明けを行い、続い
て、シリコン酸化膜を堆積しこれをパターニングした後
AuGeNi膜を真空蒸着法により形成し、不要部の金属膜を
シリコン酸化膜と共に除去してソース電極8、ドレイン
電極9を形成する。最後に、H2雰囲気中にて400℃の熱
処理を行ってAuGeNiをn型GaAsコンタクト層4と合金化
させれば、前記図1に示す電界効果トランジスタを得る
ことができる。
ラフィ法によりシリコン窒化膜7に窓明けを行い、続い
て、シリコン酸化膜を堆積しこれをパターニングした後
AuGeNi膜を真空蒸着法により形成し、不要部の金属膜を
シリコン酸化膜と共に除去してソース電極8、ドレイン
電極9を形成する。最後に、H2雰囲気中にて400℃の熱
処理を行ってAuGeNiをn型GaAsコンタクト層4と合金化
させれば、前記図1に示す電界効果トランジスタを得る
ことができる。
【0038】(実施例2)図3は、本発明の実施例2を
説明する図であって、そのうち(A)は、実施例2を示す
電界効果トランジスタの断面図であり、(B)は、その製
造工程を説明するための中間工程段階における断面図で
ある。
説明する図であって、そのうち(A)は、実施例2を示す
電界効果トランジスタの断面図であり、(B)は、その製
造工程を説明するための中間工程段階における断面図で
ある。
【0039】本実施例2の電界効果トランジスタは、図
3(A)に示すように、(100)面を主面とする半絶縁性GaA
s基板1の表面領域内には、イオン注入によりn型活性
層1a(ドーパント:Si、ドーピング濃度:2×1017c
m-3、活性層の厚さ:3000オングストローム)及びオー
ミック層1b(ドーパント:Si、ドーピング濃度:2×1
018cm-3、活性層の厚さ:2000オングストローム)が形
成されている。
3(A)に示すように、(100)面を主面とする半絶縁性GaA
s基板1の表面領域内には、イオン注入によりn型活性
層1a(ドーパント:Si、ドーピング濃度:2×1017c
m-3、活性層の厚さ:3000オングストローム)及びオー
ミック層1b(ドーパント:Si、ドーピング濃度:2×1
018cm-3、活性層の厚さ:2000オングストローム)が形
成されている。
【0040】n型活性層1a上には、Au(3500オングス
トローム)/Pt(110オングストローム)/TiN(900オング
ストローム)構造のゲート電極6が形成されている。ゲ
ート電極6は、その向きが電子の走行方向が結晶の(0−
1−1)方向と垂直となるように形成されている。また、
ゲート電極6の側面は、膜厚約300オングストローム
の、シリコン酸化膜からなる側壁膜11で覆われている。
トローム)/Pt(110オングストローム)/TiN(900オング
ストローム)構造のゲート電極6が形成されている。ゲ
ート電極6は、その向きが電子の走行方向が結晶の(0−
1−1)方向と垂直となるように形成されている。また、
ゲート電極6の側面は、膜厚約300オングストローム
の、シリコン酸化膜からなる側壁膜11で覆われている。
【0041】オーミック層1b上には、膜厚約1000オン
グストロームのn型GaAsコンタクト層4が形成されてい
る。このn型GaAsコンタクト層4は、底面では、側壁膜
11を隔ててゲート電極6と近接し、上部へ行くほどゲー
ト電極との間隔が広がる順テーパ状の形状に形成されて
いる。n型GaAsコンタクト層4の傾斜面は水平面と125
°16′の角度をなしており、その最上部ではゲート電極
からの距離は900オングストロームとなっている。
グストロームのn型GaAsコンタクト層4が形成されてい
る。このn型GaAsコンタクト層4は、底面では、側壁膜
11を隔ててゲート電極6と近接し、上部へ行くほどゲー
ト電極との間隔が広がる順テーパ状の形状に形成されて
いる。n型GaAsコンタクト層4の傾斜面は水平面と125
°16′の角度をなしており、その最上部ではゲート電極
からの距離は900オングストロームとなっている。
【0042】ゲート電極の両側に形成されたn型GaAsコ
ンタクト層4上にはシリコン窒化膜7が4500オングスト
ロームの厚さに堆積されており、このシリコン窒化膜7
に形成された窓明け部にn型GaAsコンタクト層4にオー
ミック接触するAuGeNiからなるソース電極8及びドレイ
ン電極9が形成されている。これらの電極8、9は熱処
理によってコンタクト層4と一部合金化されている。こ
のソース電極8とゲート電極9の距離は0.4μm程度に
なされている。本実施例2の場合にも、前記実施例1と
同様、ゲート電極形成後にシリコン窒化膜7及び側壁膜
11を除去することができる
ンタクト層4上にはシリコン窒化膜7が4500オングスト
ロームの厚さに堆積されており、このシリコン窒化膜7
に形成された窓明け部にn型GaAsコンタクト層4にオー
ミック接触するAuGeNiからなるソース電極8及びドレイ
ン電極9が形成されている。これらの電極8、9は熱処
理によってコンタクト層4と一部合金化されている。こ
のソース電極8とゲート電極9の距離は0.4μm程度に
なされている。本実施例2の場合にも、前記実施例1と
同様、ゲート電極形成後にシリコン窒化膜7及び側壁膜
11を除去することができる
【0043】本実施例2では、ゲート電極6に印加され
るバイアス電圧によって、ゲート電極から伸びる空乏層
を変化させ、ソース電極8−ドレイン電極9間の電流を
制御する。本実施例2の電界効果トランジスタにおいて
は、ソース電極8とゲート電極9間の直列抵抗Rsは従
来の0.4±0.2Ω・mm程度から0.3±0.04Ω・mmと、
平均値で0.1Ω・mm低減され、かつそのばらつきは大
幅に改善された。
るバイアス電圧によって、ゲート電極から伸びる空乏層
を変化させ、ソース電極8−ドレイン電極9間の電流を
制御する。本実施例2の電界効果トランジスタにおいて
は、ソース電極8とゲート電極9間の直列抵抗Rsは従
来の0.4±0.2Ω・mm程度から0.3±0.04Ω・mmと、
平均値で0.1Ω・mm低減され、かつそのばらつきは大
幅に改善された。
【0044】その結果、トランジスタの相互コンダクタ
ンスgmが向上し、製造上の歩留りも著しく改善され
た。また、ゲート電極6とn型GaAsコンタクト層4は、
側壁膜11により隔てられているため、先の実施例1の場
合と比較してゲートリーク電流をさらに減少させ、ゲー
ト耐圧を一層向上させることができた。
ンスgmが向上し、製造上の歩留りも著しく改善され
た。また、ゲート電極6とn型GaAsコンタクト層4は、
側壁膜11により隔てられているため、先の実施例1の場
合と比較してゲートリーク電流をさらに減少させ、ゲー
ト耐圧を一層向上させることができた。
【0045】次に、図3(B)を参照して、上記実施例2
の電界効果トランジスタの製造方法について説明する。
まず、半絶縁性GaAs基板1の(100)面にSiイオンを注入
して、ドーピング濃度:2×1017cm-3、活性層の厚
さ:3000オングストローム程度のn型活性層1aを形成
する。
の電界効果トランジスタの製造方法について説明する。
まず、半絶縁性GaAs基板1の(100)面にSiイオンを注入
して、ドーピング濃度:2×1017cm-3、活性層の厚
さ:3000オングストローム程度のn型活性層1aを形成
する。
【0046】続いて、液相成長法によりシリコン酸化膜
を5000オングストロームの膜厚に堆積し、フォトリソグ
ラフィ法及びドライエッチング法を適用して0.4μm×
3.0μmのサイズのダミーゲート10を形成する。ここ
で、ゲートの向きを、電子の走行方向(図の左右方向)が
結晶の(0−1−1)面と垂直になるように形成する。
を5000オングストロームの膜厚に堆積し、フォトリソグ
ラフィ法及びドライエッチング法を適用して0.4μm×
3.0μmのサイズのダミーゲート10を形成する。ここ
で、ゲートの向きを、電子の走行方向(図の左右方向)が
結晶の(0−1−1)面と垂直になるように形成する。
【0047】次に、ダミーゲート10をマスクとして、Si
をイオン注入し、ドーピング濃度:2×1018cm-3、活
性層の厚さ:2000オングストロームのオーミック層1b
を形成する。次いで、ダミーゲート10をマスクとして、
有機金属気相成長法を用いてSiドープGaAsを選択的にエ
ピタキシャル成長させて、膜厚1000オングストロームの
n型GaAsコンタクト層4を形成する。
をイオン注入し、ドーピング濃度:2×1018cm-3、活
性層の厚さ:2000オングストロームのオーミック層1b
を形成する。次いで、ダミーゲート10をマスクとして、
有機金属気相成長法を用いてSiドープGaAsを選択的にエ
ピタキシャル成長させて、膜厚1000オングストロームの
n型GaAsコンタクト層4を形成する。
【0048】このとき、n型GaAsコンタクト層4は、Ga
とAsの基板面方位による成長速度の違いにより、(0−1
1)面に垂直の方向からみたときに、図3(B)に示すよう
に、底面ではゲート電極と近接し、上部へ行くほどゲー
ト電極との間隔が広がる順テーパ状に成長する。このn
型GaAsコンタクト層4の傾斜面は水平面と125°16′の
角度をなしており、最上部ではダミーゲートとの距離は
600オングストローム程度に広がっている。次に、プラ
ズマCVD法によりn型GaAsコンタクト層4上にシリコン
窒化膜7を4500オングストロームの膜厚に成長させ(図
3(B)参照)、続いて、バッファードHFを用いてダミ
ーゲート10をエッチング除去する。
とAsの基板面方位による成長速度の違いにより、(0−1
1)面に垂直の方向からみたときに、図3(B)に示すよう
に、底面ではゲート電極と近接し、上部へ行くほどゲー
ト電極との間隔が広がる順テーパ状に成長する。このn
型GaAsコンタクト層4の傾斜面は水平面と125°16′の
角度をなしており、最上部ではダミーゲートとの距離は
600オングストローム程度に広がっている。次に、プラ
ズマCVD法によりn型GaAsコンタクト層4上にシリコン
窒化膜7を4500オングストロームの膜厚に成長させ(図
3(B)参照)、続いて、バッファードHFを用いてダミ
ーゲート10をエッチング除去する。
【0049】以下図3(A)を参照して説明すると、気相
成長法により平面での膜厚が1000オングストロームのシ
リコン酸化膜を堆積し、ECRプラズマを用いたドライエ
ッチングによりゲート部を再び開口して、シリコン窒化
膜7の側壁に膜厚300オングストロームの側壁膜11を形
成する。形成されたゲート開口部に、TiN、Pt、Auをそ
れぞれ、900、110、3500オングストロームの膜厚にスパ
ッタ蒸着し、フォトリソグラフィ法及びRIE法を用い、
パターニングしてAu/Pt/TiN構造のゲート電極6を形
成する。
成長法により平面での膜厚が1000オングストロームのシ
リコン酸化膜を堆積し、ECRプラズマを用いたドライエ
ッチングによりゲート部を再び開口して、シリコン窒化
膜7の側壁に膜厚300オングストロームの側壁膜11を形
成する。形成されたゲート開口部に、TiN、Pt、Auをそ
れぞれ、900、110、3500オングストロームの膜厚にスパ
ッタ蒸着し、フォトリソグラフィ法及びRIE法を用い、
パターニングしてAu/Pt/TiN構造のゲート電極6を形
成する。
【0050】その後、フォトリソグラフィ法によりシリ
コン窒化膜7に窓明けを行い、続いて、シリコン酸化膜
を堆積しこれをパターニングした後、AuGeNi膜を真空蒸
着法により形成し、不要部の金属膜をシリコン酸化膜と
共に除去してソース電極8、ドレイン電極9を形成す
る。最後に、H2 雰囲気中にて400℃の熱処理を行ってA
uGeNiをn型GaAsコンタクト層4と合金化させれば、前
記した図3(A)に示す電界効果トランジスタを得ること
ができる。
コン窒化膜7に窓明けを行い、続いて、シリコン酸化膜
を堆積しこれをパターニングした後、AuGeNi膜を真空蒸
着法により形成し、不要部の金属膜をシリコン酸化膜と
共に除去してソース電極8、ドレイン電極9を形成す
る。最後に、H2 雰囲気中にて400℃の熱処理を行ってA
uGeNiをn型GaAsコンタクト層4と合金化させれば、前
記した図3(A)に示す電界効果トランジスタを得ること
ができる。
【0051】本実施例2によれば、前述したように、先
の実施例1の場合よりもゲート耐圧を高くすることがで
きるほか、フォトリソグラフィ法の解像度の限界以上に
微小な長さのゲート電極を高い精度で形成することがで
きる。なお、本発明は、個別デバイスのみならず集積回
路装置等の半導体装置にも適用が可能なものである。
の実施例1の場合よりもゲート耐圧を高くすることがで
きるほか、フォトリソグラフィ法の解像度の限界以上に
微小な長さのゲート電極を高い精度で形成することがで
きる。なお、本発明は、個別デバイスのみならず集積回
路装置等の半導体装置にも適用が可能なものである。
【0052】
【発明の効果】以上説明したように、本発明による化合
物半導体装置は、活性層上に設けられたダミーゲートを
マスクとしてコンタクト層となる高不純物濃度n型半導
体層を成長させ、そのダミーゲートのあった個所にゲー
ト電極を形成したものであるので、ゲート電極をコンタ
クト層にセルフアラインさせて、ばらつきのない形状に
形成することができ、ソースコンタクト層とゲート電極
間の距離を高い精度でゼロに近づけることができる。
物半導体装置は、活性層上に設けられたダミーゲートを
マスクとしてコンタクト層となる高不純物濃度n型半導
体層を成長させ、そのダミーゲートのあった個所にゲー
ト電極を形成したものであるので、ゲート電極をコンタ
クト層にセルフアラインさせて、ばらつきのない形状に
形成することができ、ソースコンタクト層とゲート電極
間の距離を高い精度でゼロに近づけることができる。
【0053】従って、本発明によれば、直列抵抗Rsを
低く抑えて相互コンダクタンスgmを向上させることが
できると共に特性にばらつきの少ないデバイスを提供す
ることができる。また、コンタクト層が上に向かってゲ
ート電極からの距離が広がる構造に形成されているた
め、ゲート電極とソース間のリーク電流を抑制すること
ができ半導体装置の信頼性を向上させることができる。
さらに、本発明によれば、ゲート電極の精度低下を招く
ことなくコンタクト層の膜厚を厚くすることができるの
で、直列抵抗Rsを一層低減化することができる。
低く抑えて相互コンダクタンスgmを向上させることが
できると共に特性にばらつきの少ないデバイスを提供す
ることができる。また、コンタクト層が上に向かってゲ
ート電極からの距離が広がる構造に形成されているた
め、ゲート電極とソース間のリーク電流を抑制すること
ができ半導体装置の信頼性を向上させることができる。
さらに、本発明によれば、ゲート電極の精度低下を招く
ことなくコンタクト層の膜厚を厚くすることができるの
で、直列抵抗Rsを一層低減化することができる。
【図1】本発明の実施例1を示す電界効果トランジスタ
の断面図。
の断面図。
【図2】図1に示す電界効果トランジスタの製造方法を
説明する図であって、工程A〜Dよりなる工程順断面
図。
説明する図であって、工程A〜Dよりなる工程順断面
図。
【図3】本発明の実施例2を説明する図であって、(A)
は実施例2の電界効果トランジスタの断面図、(B)はそ
の製造工程を説明するための中間工程段階における断面
図。
は実施例2の電界効果トランジスタの断面図、(B)はそ
の製造工程を説明するための中間工程段階における断面
図。
【図4】第1の従来法を説明する図であって、工程A〜
Dよりなる工程順断面図。
Dよりなる工程順断面図。
【図5】第2の従来法を説明する図であって、工程A〜
Dよりなる工程順断面図。
Dよりなる工程順断面図。
1 半絶縁性GaAs基板 1a n型活性層 1b オーミック層 2 高純度GaAsバッファ層 3 n型AlGaAs電子供給層 4 n型GaAsコンタクト層 5 2次元電子ガス 6 ゲート電極 7 シリコン窒化膜 8 ソース電極 9 ドレイン電極 10 ダミーゲート 11 側壁膜 12 高純度GaAs層 13 n型AlGaAs電子供給層 14 n型GaAsコンタクト層 15 シリコン酸化膜 16 2次元電子ガス 17 金属膜 17a ゲート電極 18 ソース電極 19 ドレイン電極 20 半絶縁性半導体基板 21 イオン注入活性層 22 シリコン酸化膜 22a ダミーゲート 23 フォトレジスト膜 24 イオン注入コンタクト層 25 n型GaAs層 26 Al層 26a ゲート電極 27、28 シリコン酸化膜 29 ソース電極 30 ドレイン電極
Claims (8)
- 【請求項1】 半導体活性層上にゲート電極が形成さ
れ、該ゲート電極に隣接乃至近接して該ゲート電極を挟
んで前記半導体活性層上に一対の高不純物濃度n型半導
体層が形成されている化合物半導体装置において、前記
高不純物濃度n型半導体層のゲート電極寄りの端面は上
部に向かってゲート電極との間隔が広がるように順テー
パ状に形成されていることを特徴とする化合物半導体装
置。 - 【請求項2】 前記半導体活性層が電子供給層として機
能し、該半導体活性層下には2次元電子ガスが形成され
ていることを特徴とする請求項1記載の化合物半導体装
置。 - 【請求項3】 前記高不純物濃度n型半導体層下の前記
半導体活性層の表面領域内には、n型高不純物濃度拡散
層が形成されていることを特徴とする請求項1記載の化
合物半導体装置。 - 【請求項4】 (1) 半導体活性層上に形成すべきゲート
電極の形状に絶縁物からなるダミーゲートを形成する工
程、(2) 前記半導体活性層上に前記ダミーゲートをマス
クとして半導体を成長させ高不純物濃度n型半導体層を
形成する工程、(3) 前記高不純物濃度n型半導体層上に
前記ダミーゲートをマスクとして該ダミーゲートとは異
なる材料からなる絶縁膜を成長させる工程、(4) 前記ダ
ミーゲートをエッチング除去する工程、(5) 金属膜を堆
積し、これをパターニングしてゲート電極を形成する工
程、を含み、前記高不純物濃度n型半導体層は、そのダ
ミーゲート寄りの端面が上に向かって該ダミーゲートか
ら離れる形状に形成されることを特徴とする化合物半導
体装置の製造方法。 - 【請求項5】 前記第(4)工程と前記第(5)工程との間
に、前記絶縁膜の側壁に側壁膜を形成する工程が挿入さ
れることを特徴とする請求項4記載の化合物半導体装置
の製造方法。 - 【請求項6】 前記第(1)工程において、前記ダミーゲ
ートは前記半導体活性層の(100)面上にそのゲート長方
向が(0−1−1)(記号“−”はその直後の数字上に上線
が引かれていることを示す)面と直交するように形成さ
れることを特徴とする請求項4記載の化合物半導体装置
の製造方法。 - 【請求項7】 前記第(5)工程の後に、前記絶縁膜又は
前記絶縁膜及び前記側壁膜を除去する工程が付加されて
いることを特徴とする請求項4又は5記載の化合物半導
体装置の製造方法。 - 【請求項8】 前記第(1)工程と前記第(2)工程との間
に、前記ダミーゲートをマスクとして前記半導体活性層
内に不純物を導入してn型拡散層を形成する工程が挿入
されることを特徴とする請求項4記載の化合物半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06082217A JP3125574B2 (ja) | 1994-03-29 | 1994-03-29 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
---|---|
JPH07273318A true JPH07273318A (ja) | 1995-10-20 |
JP3125574B2 JP3125574B2 (ja) | 2001-01-22 |
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ID=13768257
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JP06082217A Expired - Fee Related JP3125574B2 (ja) | 1994-03-29 | 1994-03-29 | 化合物半導体装置の製造方法 |
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JP (1) | JP3125574B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005243727A (ja) * | 2004-02-24 | 2005-09-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2006351762A (ja) * | 2005-06-15 | 2006-12-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-03-29 JP JP06082217A patent/JP3125574B2/ja not_active Expired - Fee Related
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JP3125574B2 (ja) | 2001-01-22 |
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