JPH1074775A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板のチャネル層表面の損傷やストレ
スを低減し、半導体基板のチャネル層表面付近に発生す
る負電荷や準位の発生を抑制することによって、特性の
安定した半導体装置およびその製造方法を提供するもの
である。 【解決手段】 本発明によるＦＥＴは、表面保護膜を形
成する際に、半導体基板表面に損傷を与えないようなプ
ロセスを採用するとともに、その表面保護膜の材質も、
半導体基板表面の電気的特性を安定させるような材料を
用いることを特徴のひとつとする。さらに、本発明によ
るＦＥＴは、チャネル層の表面の電子密度を上げること
によって半導体基板表面の準位を電気的に中性化して安
定させることを特徴のひとつとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。より具体的には、定格動作電流
値が５ｍＡ以下であるような低消費電流の電界効果型ト
ランジスタとしての半導体装置およびその製造方法に関
する。

【０００２】

【従来の技術】化合物半導体、特にガリウム砒素（Ｇａ
Ａｓ）を用いた電界効果型トランジスタ（以下、「ＦＥ
Ｔ」と略す。）は、高密度の情報を高速で処理できる半
導体装置である。そして、これらのＦＥＴは、高速コン
ピュータ、携帯電話、衛星通信システムや各種放送シス
テムなどを実現するための基本デバイスである。しかし
ながら、これらの各種用途において、充分な性能を得る
ためには、ＦＥＴの高速化と消費電流の低減を進める必
要がある。

【０００３】以下では、従来のＦＥＴの一例として、Ｇ
ａＡｓを用いたＦＥＴを例に挙げて説明する。

【０００４】図７は、従来のＧａＡｓＦＥＴの断面構造
を表す概略断面図である。ＧａＡｓＦＥＴ５０は、半絶
縁性ＧａＡｓ基板５２の表面にｎ型のドーパントを混入
したチャネル層５４を形成し、その表面にゲート電極５
６、ソース電極６０およびドレイン電極６２を併置した
構造を有する。そして、チャネル層５４とゲート電極５
６の表面は、表面保護膜５８によって被われている。

【０００５】チャネル層５４のｎ型ドーパントとして
は、例えばＳｉが用いられる。また、ゲート電極５６の
材料としては、ＧａＡｓとショットキー接合を形成する
ような金属が用いられ、例えば、タングステンを用いる
ことができる。また、ソース電極６０とドレイン電極６
２の材料としては、ｎ型ＧａＡｓとオーミック接合を形
成するような金属が用いられ、例えば、金・ゲルマニウ
ム合金（ＡｕＧｅ合金）を用いることができる。また、
表面保護膜５８としては、窒化シリコン膜が用いられ
る。

【０００６】このようなＧａＡｓＦＥＴ５０は、ゲート
電極５６に印加する電圧によってチャネル層５４内の空
乏層厚を変化させ、ドレイン電極６２からソース電極６
０に向かって流れる電流を制御するものである。

【０００７】図８（ａ）〜（ｆ）は、このような従来技
術によるＧａＡｓＦＥＴの製造工程を説明する工程断面
図である。ＧａＡｓＦＥＴの製造に際しては、基板とし
て、半絶縁性のＧａＡｓ基板５２を用意する。このよう
な半絶縁性基板としては、例えば、鉄（Ｆｅ）と酸素
（Ｏ）がドープされたＧａＡｓ基板を用いることができ
る。この半絶縁性ＧａＡｓ基板５２を洗浄処理した後
に、まず、図８（ａ）に示したように、イオン注入法等
により、その表面にＦＥＴのチャネルとなる層５４を形
成する。イオン注入するドーパントとしては、例えばシ
リコン（Ｓｉ）を用いることができる。また、イオン注
入の際の加速電圧やイオン電流値などの条件は、チャネ
ル層の厚さや電子密度の設定値に応じて適宜、決めるこ
とができる。次に、ＧａＡｓ基板５２に注入されたＳｉ
などのドーパントを電気的に活性化するとともに、イオ
ン損傷により劣化した基板５２の結晶性を回復するため
に、所定の温度でアニール処理を施す。

【０００８】次に、図８（ｂ）に示したように、ＧａＡ
ｓ基板５２の全面に、ＦＥＴのゲート電極となる金属５
６をスパッタ法などによって堆積する。このようなゲー
ト金属としては、例えば、タングステンを用いることが
できる。さらに、レジストなどによってゲート電極の形
状を有するマスクパターン６４を形成する。

【０００９】次に、ドライエッチング法により、図８
（ｃ）に示したように、レジストをマスクにしてゲート
金属をエッチングして、所定のパターンのゲート電極を
形成する。このようなエッチング方法としては、一般的
には、いわゆるウェットエッチング法もある。しかし、
特性の均一なＦＥＴを安定して製造するためには、ゲー
ト電極の形状を正確、且つ再現性良く形成しなければな
らない。しかし、ウェットエッチング法では、エッチン
グ速度やサイドエッチ量の制御性が必ずしも充分に高く
ない。そこで、ＦＥＴのゲート電極の形成工程において
は、ドライエッチング法が用いられる。ここで、ドライ
エッチング法としては、例えば、反応性イオン・エッチ
ング法（ＲＩＥ法）、イオン・ミリング法、ケミカル・
ドライ・エッチング法（ＣＤＥ法）などを用いることが
できる。

【００１０】次に、図８（ｄ）に示したように、マスク
パターン６４を除去する。

【００１１】さらに、図８（ｅ）に示したように、プラ
ズマ化学気相成長法（ＰＣＶＤ法）により、基板全面に
表面保護膜５８を堆積する。表面保護膜５８の材質とし
ては、窒化シリコン（ＳｉＮｘ）が用いられる。ここ
で、プラズマ化学気相成長法とは、数１０〜数１００ｈ
Ｐａの減圧下で、プラズマを発生させ、原料ガスを分解
して所定の薄膜を堆積する方法である。

【００１２】次に、フォトリソグラフィ・プロセスによ
り、窒化シリコン膜５８の一部を除去する。さらに、Ｆ
ＥＴのソース電極およびドレイン電極となる金属を基板
全面に堆積し、レジストなどのマスクパターンによっ
て、所定の形状を有するソース電極とドレイン電極を形
成して、図８（ｆ）に示したようにＦＥＴが完成する。

【００１３】

【発明が解決しようとする課題】前述したような、Ｇａ
Ａｓなどの化合物半導体を材料としたＦＥＴは、高周波
領域で用いられることが多い。また、特に、携帯用の通
信機器などに使用するためには、消費電流を低減するこ
とが必要とされている。つまり、動作周波数を高周波化
し、消費電力を低減することが望まれている。そして、
定格動作電流値が５ｍＡ以下であるような超低消費電流
型ＦＥＴを製造する場合は、その動作電流を減少させる
ために、ＦＥＴ内で実質的に電流が流れるチャネル層を
薄くして、電流を制限することが必要とされる。つま
り、イオン注入する前の基板表面付近のキャリア濃度が
充分に低く、且つ、そのような基板表面の低キャリア濃
度領域に薄いチャネル層を確実に形成しなければならな
い。

【００１４】このようなチャネル層の厚さとしては、例
えば、基板表面から５０ｎｍの深さにおいてキャリア濃
度のピーク値が５〜９Ｅ１６ｃｍ^−３であることが望ま
しい。すなわち、超低消費電流型ＦＥＴでは、電流を制
限するために、チャネル層の厚さを薄く、またそのキャ
リア濃度を低く設定することが必要とされる。

【００１５】しかし、このような低消費電流型ＦＥＴで
は、チャネル層の厚さを薄くした結果として、基板表面
近傍を電流が流れるために、基板表面のストレスによる
負電荷や、結晶欠陥等により生じる準位の影響を受けや
すく、安定した特性を得ることが困難であった。

【００１６】例えば、ＦＥＴの製造に際しては、図８
（ｃ）に関して説明したように、ゲート電極の加工性を
向上するために、ＲＩＥ法などのドライエッチング法が
用いられる。しかし、このようなドライエッチング法で
は、エッチング中に生ずるイオンやプラズマなどによっ
て基板のチャネル層５４の表面が損傷を受けやすい。

【００１７】さらに、図８（ｅ）に関して説明したよう
な表面保護膜５８を形成する工程では、プラズマＣＶＤ
法が用いられるために、チャネル層５８の表面がプラズ
マによる損傷を受ける。

【００１８】また、このような窒化シリコン膜は、化合
物半導体、特にＧａＡｓに対して、その熱膨張率の差に
起因した、引っ張り方向のストレスを生じさせる。そし
てこの引っ張り方向のストレスは、基板であるＧａＡｓ
の物性に起因して、チャネル層表面に負の電荷を生じさ
せる。

【００１９】以上、説明したように、従来のＦＥＴで
は、その構造および製造方法に起因して、チャネル層表
面にストレスやイオン損傷などによる負電荷や準位が生
じやすかった。そして、これらの負電荷や準位などは、
チャネル層の表面付近を流れる電流に影響を与える。従
って、ＦＥＴの消費電流を低減するために、チャネル層
を薄くすると、電流はチャネル層の表面近傍に制限され
るために、このような負電荷や準位の影響をより受けや
すくなる。その結果として、トランスコンダクタンスｇ
ｍなどの諸特性がばらつくこととなる。このために、従
来のＦＥＴでは、消費電流を低減させようとすると、安
定した特性を再現性良く得ることが困難であった。

【００２０】本発明は、かかる点に鑑みてなされたもの
である。すなわち、本発明の目的は、半導体基板のチャ
ネル層表面の損傷やストレスを低減し、半導体基板のチ
ャネル層表面付近に発生する負電荷や準位の発生を抑制
することによって、特性の安定した半導体装置およびそ
の製造方法を提供するものである。

【００２１】

【課題を解決するための手段】すなわち、本発明による
半導体装置は、半導体層上にゲート電極を載せ、そのゲ
ート電極の両側におけるソース・ドレイン領域間に挟ま
れた、この半導体層の表面部分をチャネルとして用いる
ようにした半導体装置であって、前記半導体層の表面の
うちの少なくとも外部に露呈した部分を被う、プラズマ
ＣＶＤ以外のプロセスを用いて得られるＳｉＯ₂ 等のシ
リコンの酸化物による保護膜を備えることを特徴とする
構成を有する。

【００２２】また、本発明による半導体装置の製造方法
は、半導体層上にゲート電極を載せ、そのゲート電極の
両側におけるソース・ドレイン領域間に挟まれた、この
半導体層の表面部分をチャネルとして用いるようにした
半導体装置の製造方法であって、前記半導体層の表面の
うちの少なくとも外部に露呈した部分を、プラズマＣＶ
Ｄ以外のプロセスを用いてＳｉＯ₂ 等のシリコンの酸化
物で被ったことを特徴とする構成を有する。

【００２３】

【発明の実施の形態】本発明によるＦＥＴは、表面保護
膜を形成する際に、半導体基板表面に損傷を与えないよ
うなプロセスを採用するとともに、その表面保護膜の材
質も、半導体基板表面の電気的特性を安定させるような
材料を用いることを特徴のひとつとする。さらに、本発
明によるＦＥＴは、チャネル層の表面の電子密度を上げ
ることによって半導体基板表面の準位を電気的に中性化
して安定させることを特徴のひとつとする。

【００２４】以下に図面を参照しながら、本発明の実施
の形態について説明する。図１は、本発明によるＦＥＴ
の断面構造を表す概略断面図である。本発明によるＦＥ
Ｔ１０は、例えば、ＧａＡｓからなる半絶縁性の化合物
半導体基板１２上に形成される。基板１２の表面には、
Ｓｉなどのドーパントを混入したチャネル層１４が形成
されている。そして、チャネル層１４の中央付近には、
タングステンなどの金属からなるゲート電極１６が形成
され、そのゲート電極１６とその周囲のチャネル層１４
の表面は、表面保護膜１８により被われている。また、
ゲート電極１６の両側には、所定の間隔をもってソース
電極２０とドレイン電極２２とが形成されている。

【００２５】ここで、本発明によるＦＥＴでは、表面保
護膜１８として、常圧ＣＶＤ法による酸化シリコン膜が
用いられる。酸化シリコン膜は、化合物半導体、特にＧ
ａＡｓに対してその熱膨張率の差から圧縮方向のストレ
スを生ずる。このために、チャネル層１４の表面には、
正の電荷が誘起される。この正の電荷は、ゲート電極の
形成の際のドライエッチングに伴う損傷によって引き起
こされる負の電荷を打ち消す。このために、チャネル層
１４の表面が電気的に安定となり、特性の安定したＦＥ
Ｔが得られることとなる。

【００２６】図２（ａ）〜（ｆ）は、本発明によるＦＥ
Ｔの製造工程を説明する工程断面図である。すなわち、
まず、図２（ａ）に示したように、例えば、ＧａＡｓ半
絶縁性基板１２上に、イオン注入法によって、Ｓｉイオ
ンを注入する。このときのイオン注入条件は、例えば加
速電圧を５０ｋｅＶとすることができる。さらに、半導
体基板１２を所定の温度でアニールして、基板１２の結
晶性を回復させるとともに、注入されたＳｉを活性化さ
せ、チャネル層１４を形成する。アニールの条件として
は、例えばアルシン（ＡｓＨ₃ ）雰囲気中で、８００℃
で３０分間行うことができる。また、ＧａＡｓの表面を
被覆した、いわゆるキャップ・アニールを行うこともで
きる。さらに、赤外線輻射により、いわゆるフラッシュ
・アニールを行うこともできる。

【００２７】次に、図２（ｂ）に示したように、チャネ
ル層１４の表面にＦＥＴのゲート電極となる金属１６を
堆積する。ゲート金属としては、例えば、タングステン
（Ｗ）や、タングステン・シリサイド（ＷＳｉ）、窒化
タングステン（ＷＮ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）などを用いることができる。また、その堆積法
としては、スパッタ法や電子ビーム真空蒸着法などを用
いることができる。さらに、レジストなどにより、ゲー
ト電極の形状を有するマスクパターン２４を形成する。

【００２８】次に、図２（ｃ）に示したように、ドライ
エッチング法により、レジストをマスクにして、ゲート
金属１６をエッチングし、所定のパターンのゲート電極
１６を形成する。ドライエッチング法としては、例え
ば、反応性イオン・エッチング法（ＲＩＥ法）やイオン
・ミリング法、ケミカル・ドライ・エッチング法（ＣＤ
Ｅ法）などを用いることができる。

【００２９】次に、図２（ｄ）に示したように、レジス
トなどのマスクパターン２４を除去する。

【００３０】次に、図２（ｅ）に示したように、基板全
面に表面保護膜１８を堆積する。ここで、図７に示した
ような従来のＦＥＴとは異なり、本発明によるＦＥＴで
は、表面保護膜１８として酸化シリコンを用いる。ま
た、その堆積法も、従来のプラズマＣＶＤ法とは異な
り、常圧ＣＶＤ法を用いる。ここで、常圧ＣＶＤ法と
は、大気圧に近い圧力のもとで、原料ガスを熱分解する
ことにより、基板上に所定の薄膜を堆積させる方法であ
る。このように、本発明によるＦＥＴでは、表面保護膜
の形成方法として常圧ＣＶＤ法を用いるので、チャネル
層１４の表面にプラズマによる損傷が加わることが全く
無い。すなわち、従来のＦＥＴと比べて、チャネル層１
４の表面が電気的に安定する。その結果として、トラン
スコンダクタンスなどのＦＥＴの諸特性が安定する。

【００３１】次に、フォトリソグラフィ・プロセスによ
って酸化シリコン膜１８の一部を除去する。さらに、Ｆ
ＥＴのソース電極およびドレイン電極となる金属を堆積
して、所定の形状を有するソース電極２０とドレイン電
極２２を形成する。

【００３２】このようにして、図２（ｆ）に示したよう
にＦＥＴが完成する。

【００３３】次に、本発明による他のＦＥＴについて説
明する。図３は、本発明による他のＦＥＴの構造を表す
概略断面構造図である。このＦＥＴは、より良好な耐湿
性を確保するために、酸化シリコンの表面保護膜の上に
窒化シリコン膜を積層した構造を有する。すなわち、Ｇ
ａＡｓなどの化合物半導体の半絶縁性基板１２の表面
に、Ｓｉイオンなどを注入したチャネル層１４が設けら
れている。そして、チャネル層１４表面の中央付近には
ゲート電極１６が設けられ、そのゲート電極１６と周囲
のチャネル層１４の表面上に、第１の表面保護膜として
酸化シリコン膜１８が堆積されている。さらに、その酸
化シリコン膜１８の上に、第２の表面保護膜として、窒
化シリコン膜２８が堆積されている。ここで、第１の酸
化シリコン膜１８は、前述したように、常圧ＣＶＤ法に
より堆積する。このように、常圧ＣＶＤ法を用いること
により、チャネル層１４の表面に損傷を与えることが無
い。さらに、窒化シリコン膜２８を積層することによ
り、ＦＥＴの耐湿性を改善することができる。すなわ
ち、酸化シリコンは、その膜質が必ずしも緻密でない場
合があるが、その上に、膜質の緻密な窒化シリコン膜を
積層することにより、全体として耐湿性を向上すること
ができる。

【００３４】ここで、このような第２の表面保護膜とし
ての窒化シリコン膜の堆積方法としては、緻密な膜質が
得られるプラズマＣＶＤ法を用いることが望ましい。図
３に示したＦＥＴでは、第１の表面保護膜が既に形成さ
れているので、従来のＦＥＴと異なり、プラズマＣＶＤ
法を用いても、チャネル層１４の表面がプラズマなどで
損傷を受けることが無い。

【００３５】図３に示したような、第１および第２の表
面保護膜を有するＦＥＴでは、それぞれの表面保護膜の
厚さを適宜選択して、所定の特性を得ることができる。
すなわち、ＦＥＴの耐湿性を特に改善する場合は、第１
の表面保護膜である酸化シリコン１８の膜厚を薄く、第
２の表面保護膜である窒化シリコン膜２８を厚く形成す
ることが望ましい。また、基板１２に加わるストレスを
特に低減する場合は、酸化シリコン膜１８と窒化シリコ
ン膜２８がそれぞれが基板に加える、圧縮方向および引
っ張り方向のストレスが釣り合ってキャンセルするよう
に、それぞれの膜厚を決めることが望ましい。さらに、
チャネル層１４の表面での負の電荷を特に打ち消す必要
がある場合は、酸化シリコン１８の膜厚を相対的に厚く
形成することが望ましい。

【００３６】次に、本発明による他のＦＥＴについて説
明する。図４は、本発明による他のＦＥＴの構造を表す
概略断面図である。このＦＥＴは、ゲート電極抵抗の低
減のために、ゲート電極１６上に低抵抗金属３０を積層
した構造を有する。このような低抵抗金属３０として
は、例えば金（Ａｕ）を用いることができる。ここで、
ゲート抵抗値は、ＦＥＴを高周波動作させた場合の雑音
指数に密接に関連している。そして、雑音指数を低下す
るためには、ゲート抵抗値を下げることが必要である。
しかし、一般に、ゲート金属として用いられるタングス
テンなどの金属は、固くて脆いために、ＧａＡｓ上に厚
く形成するとクラックやはがれが生じやすい。従って、
その膜厚を薄くする必要があり、ゲート電極のシート抵
抗値が高くなりやすかった。そこで、金などの低抵抗金
属を積層して、ゲート電極のシート抵抗値を低下させる
ことが必要とされる。このように、ゲート電極のシート
抵抗値を低下させることにより、ゲート抵抗値を低下さ
せ、高周波動作時のＦＥＴの雑音指数を下げることがで
きる。

【００３７】次に、本発明による他のＦＥＴについて説
明する。図５（ａ）、（ｂ）は、本発明による他のＦＥ
Ｔの構造を示す概略断面図およびそのチャネル層におけ
る深さ方向の電子濃度のプロファイル図である。このＦ
ＥＴは、電流が流れるチャネル層の表面側の電子濃度が
それよりも深い部分よりも高くされた構造を有する。す
なわち、同図（ａ）に示したように、半導体基板１２の
表面部に形成されたチャネル層１４は、表面側に位置す
るチャネル層１４Ａと、その下に位置するチャネル層１
４Ｂとからなる。ここで、チャネル層１４Ａの層厚は、
およそ２５ｎｍである。

【００３８】図５（ｂ）は、同図（ａ）のａ−ｂ断面に
おけるチャネル層１４の電子濃度分布を表すプロファイ
ル図である。同図（ｂ）から分かるように、チャネル層
１４Ａに対応する、表面から２５ｎｍまでの領域の電子
濃度は、それより深い領域の電子濃度よりも高くされて
いる。このような電子濃度分布は、イオン注入の条件を
変えて、２回に分けてイオン注入することにより得られ
る。すなわち、例えば加速電圧を５０ｋｅＶとして、Ｓ
ｉイオンを注入することにより、基板の表面から深い位
置までＳｉを注入してチャネル層１４Ｂを形成する。さ
らに、加速電圧を２５ｋｅＶとして、Ｓｉイオンを注入
することにより、基板の表面付近の電子濃度を上げてチ
ャネル層１４Ａを形成することができる。

【００３９】チャネル層１４の表面には、前述したよう
に、ドライエッチング時の損傷などによって電気的に活
性な準位が形成され、ＦＥＴの特性を劣化させる原因と
なっている。しかし、図５に示したように、ＦＥＴのチ
ャネル層１４の表面側に電子濃度の高い層１４Ａを設け
ることによって、チャネル層１４の表面に生じた準位を
その電子で終端し、その準位を電気的に中性化させて安
定した表面を得ることができる。その結果として、特性
の安定したＦＥＴが得られる。

【００４０】なお、本発明によるＦＥＴは、図示された
ものには限定されない。その他のＦＥＴとしては、例え
ば、図５（ａ）に示したような構造のチャネル層を有
し、且つ、図３に示したような積層構造の表面保護膜を
有するものが挙げられる。さらに、そのようなＦＥＴに
おいて、図４に示したような積層構造のゲート電極を有
するものも挙げられる。このように、本発明の特徴を組
み合わせることにより、上述したそれぞれの効果をまと
めて得ることができる。

【００４１】本発明者は、本発明によるＦＥＴの効果を
定量的に調べるための試作実験を行った。すなわち、図
７に示したような従来の構造を有するＦＥＴと、図５
（ａ）に示したような本発明によるＦＥＴとを、それぞ
れ試作し、その特性を評価して試作ロットごとのＦＥＴ
の歩留まりを求めた。

【００４２】図６は、このような試作実験によって得ら
れた歩留まりを表すグラフである。ここで、各試作ロッ
トは、それぞれ２０枚のウェーハからなる。そして、試
作したＦＥＴのトランスコンダクタンスｇｍを測定し
て、規格値と比較し、ウェーハ毎の歩留まりを算出し
た。各ウェーハ同図から分かるように、従来の構造のＦ
ＥＴでは、試作ロットＢにおいて８０〜９０％の歩留ま
りが得られているが、試作ロットＡおよびＣにおいて
は、歩留まりが２５〜５０％と低く、全体として歩留ま
りがばらついている。一方、本発明によるＦＥＴの試作
ロットＤ、ＥおよびＦにおいては、いずれも８５〜９５
％の歩留まりが安定して得られている。また、ばらつき
も少ない。すなわち、本発明によるＦＥＴは、トランス
コンダクタンスが安定しており、高い歩留まりを確保で
きることが分かった。

【００４３】

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に説明する効果を奏する。

【００４４】まず、本発明によれば、従来と異なり、表
面保護膜の形成方法として常圧ＣＶＤ法を用いるので、
チャネル層表面がプラズマなどによって損傷を受けるこ
とが無い。従って、ＦＥＴの消費電流を低減するため
に、チャネル層を薄くして電流が基板表面付近を流れる
ようにした場合でも、プラズマの損傷による界面準位な
どの影響を受けることがなく、ＦＥＴの特性が安定す
る。

【００４５】また、本発明によれば、表面保護膜として
酸化シリコンを用いる。この酸化シリコンは、化合物半
導体基板、特にＧａＡｓ基板に対して、圧縮方向にスト
レスを生じさせる。従って、基板表面に正の電荷が誘起
され、ゲート電極形成時のドライエッチングの際のダメ
ージによって引き起こされる負の電荷を打ち消す。この
ために、チャネル層の表面が電気的に中性化し、得られ
るＦＥＴの特性が安定する。

【００４６】さらに、本発明によれば、チャネル層の表
面側の電子濃度をそれより深い所より高くすることによ
って、チャネル層の表面近傍に生じた準位をその電子で
終端し、電気的に中性化して、ＦＥＴの特性を安定させ
ることができる。

【００４７】以上、説明したような本発明の奏する効果
は、特に、ＦＥＴの消費電流を低減するためにチャネル
層を薄くして、電流が基板表面を流れるようにした場合
に、顕著となる。すなわち、本発明によれば、高速動作
が可能で、且つ超低消費電流のＦＥＴを、高い歩留まり
で安定して製造することができるようになり、産業上の
メリットは多大である。

【図面の簡単な説明】

【図１】本発明によるＦＥＴの断面構造を表す概略断面
図である。

【図２】本発明によるＦＥＴの製造工程を説明する工程
断面図である。

【図３】本発明による他のＦＥＴの構造を表す概略断面
構造図である。

【図４】本発明による他のＦＥＴの構造を表す概略断面
図である。

【図５】（ａ）は、本発明による他のＦＥＴの構造を示
す概略断面図であり、（ｂ）はそのチャネル層における
深さ方向の電子濃度のプロファイル図である。

【図６】本発明によるＦＥＴの効果を調べるための試作
実験によって得られた歩留まりを表すグラフである。

【図７】従来のＧａＡｓＦＥＴの断面構造を表す概略断
面図である。

【図８】従来技術によるＧａＡｓＦＥＴの製造工程を説
明する工程断面図である。

【符号の説明】

１０ ＦＥＴ １２ 半導体基板 １４、１４Ａ、１４Ｂ チャネル層 １６ ゲート電極 １８ 表面保護膜 ２０ ソース電極 ２２ ドレイン電極 ２４ マスクパターン ２８ 第２の表面保護膜 ３０ 低抵抗金属 ５０ ＦＥＴ ５２ 半導体基板 ５４ チャネル層 ５６ ゲート電極 ５８ 表面保護膜 ６０ ソース電極 ６２ ドレイン電極 ６４ マスクパターン

Claims (8)

【特許請求の範囲】
1. 【請求項１】半導体層上にゲート電極を載せ、そのゲー
   ト電極の両側におけるソース・ドレイン領域間に挟まれ
   た、この半導体層の表面部分をチャネルとして用いるよ
   うにした半導体装置であって、 前記半導体層の表面のうちの少なくとも外部に露呈した
   部分を被う、プラズマＣＶＤ以外のプロセスを用いて得
   られるＳｉＯ₂ 等のシリコンの酸化物による保護膜を備
   えることを特徴とする半導体装置。
2. 【請求項２】前記シリコンの酸化物を、これよりも少な
   くとも耐湿性に優れたＳｉＮ等の保護膜でさらに被っ
   た、請求項１記載の半導体装置。
3. 【請求項３】前記半導体層の前記チャネルの表面部分の
   電子濃度を、それよりも下の部分の電子濃度よりも高く
   設定した、請求項１または２に記載の半導体装置。
4. 【請求項４】前記半導体層は、化合物半導体基板に対し
   て不純物を混入することによって得られるものである、
   請求項１〜３のいずれか１つに記載の半導体装置。
5. 【請求項５】半導体層上にゲート電極を載せ、そのゲー
   ト電極の両側におけるソース・ドレイン領域間に挟まれ
   た、この半導体層の表面部分をチャネルとして用いるよ
   うにした半導体装置の製造方法であって、 前記半導体層の表面のうちの少なくとも外部に露呈した
   部分を、プラズマＣＶＤ以外のプロセスを用いてＳｉＯ
   ₂ 等のシリコンの酸化物で被ったことを特徴とする半導
   体の製造方法。
6. 【請求項６】化合物半導体基板に対してイオンを導入す
   ることにより前記半導体層を得る導入工程を備える、請
   求項５記載の方法。
7. 【請求項７】前記導入工程は、前記イオンの導入を１回
   だけ行う、請求項６記載の方法。
8. 【請求項８】前記導入工程は、前記イオンの導入を２回
   行い、前記半導体層を下側の下側半導体層と、それより
   も電子濃度の高い上側の上側半導体層の２層構造の半導
   体層を得るようにした、請求項６記載の方法。