JPS60231366A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS60231366A JPS60231366A JP8510384A JP8510384A JPS60231366A JP S60231366 A JPS60231366 A JP S60231366A JP 8510384 A JP8510384 A JP 8510384A JP 8510384 A JP8510384 A JP 8510384A JP S60231366 A JPS60231366 A JP S60231366A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 25
- 239000002184 metal Substances 0.000 abstract description 3
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は２次元状態に分布する高移動度の電子の流量
を、電界によって制御するタイプの電界効果トランジス
タに関するものである。
を、電界によって制御するタイプの電界効果トランジス
タに関するものである。
（従来技術の説明）
先ず、この発明の説明に先立ち、従来提案されているこ
の種の電界効果トランジスタ（以下、単にＦＥＴと称す
ることもある）につき説明する。
の種の電界効果トランジスタ（以下、単にＦＥＴと称す
ることもある）につき説明する。
不純物無添加（アンドープ）の１０００ Ａ程度の厚ｎ
−ｋｌ ｏ、３ Ｇａ ｏ 、 ７ Ａｓ層、５はこ
のｎ −Ａｌ、、Ｇａ、７Ａｓ層４北に設けた不純物無
添加（アンドープ）の１．０ＯＯＡ程度の厚さのＧａＡ
ｓ層であってｎ−Ａｌｏ、。
−ｋｌ ｏ、３ Ｇａ ｏ 、 ７ Ａｓ層、５はこ
のｎ −Ａｌ、、Ｇａ、７Ａｓ層４北に設けた不純物無
添加（アンドープ）の１．０ＯＯＡ程度の厚さのＧａＡ
ｓ層であってｎ−Ａｌｏ、。
Ｇａ ｏ 、７ Ａｓ層４よりも電子親和力が大きい第
二半導体層である。６はこのＧａＡｓ層５．１：に部分
的に設けられた１００八程度の厚さのｎ−ＧａＡｓ層、
７と８はＡｕ−Ｇｅ ／ Ｎｉ ／ Ａｕから成るソー
ス電極とドレイン電極であって部分的に設けられたｎ−
ＧａＡｓ層６上に設けられている。９はＴｉから成るゲ
ート電極であって、とのｎ−ＧａＡｓ層６を介挿せずし
て不純物無添加のＧａ、Ａｓ層層上上直接設けられてい
る。１０はＧａＡｓ層５内に形成されたチャンネル層と
しての２次元電子層である。このような構造のｎ −Ａ
ｌｏ、ａ Ｇａｏ、７ Ａｓ層４・内の電子が電子親和
力のよこのようなＦＥＴ構造の場合、エンハンスメント
モードでの動作はＧａＡｓ層の厚さを約１．０ＯＯＡと
した場合にのみ可能と々るにすぎず、実用上好ましくな
い。又、トランスコンダクタンスｇｍはＧａＡｓ層５の
厚さを薄くすることにより大きくすることが可能である
が、このような構造のＦＥＴにおいてはＧａＡｓ層５の
厚さを約１０００ Ａ以下の厚さに薄くできないため、
より高い１ｍ値を得ることができないという欠点があっ
た。又ＧａＡｓ層５が１・０００Ａと厚く、ｎ−ＧａＡ
ｓ層６が１００ Ｘ程度と薄いため、ソース電極７とゲ
ート電極９との間の抵抗値が大きくなるという欠点があ
った。これら小さなｐｍ値及び大きなソース・ゲート間
抵抗のだめに、電界効果トランジスタが高速作動しない
という欠点があった。
二半導体層である。６はこのＧａＡｓ層５．１：に部分
的に設けられた１００八程度の厚さのｎ−ＧａＡｓ層、
７と８はＡｕ−Ｇｅ ／ Ｎｉ ／ Ａｕから成るソー
ス電極とドレイン電極であって部分的に設けられたｎ−
ＧａＡｓ層６上に設けられている。９はＴｉから成るゲ
ート電極であって、とのｎ−ＧａＡｓ層６を介挿せずし
て不純物無添加のＧａ、Ａｓ層層上上直接設けられてい
る。１０はＧａＡｓ層５内に形成されたチャンネル層と
しての２次元電子層である。このような構造のｎ −Ａ
ｌｏ、ａ Ｇａｏ、７ Ａｓ層４・内の電子が電子親和
力のよこのようなＦＥＴ構造の場合、エンハンスメント
モードでの動作はＧａＡｓ層の厚さを約１．０ＯＯＡと
した場合にのみ可能と々るにすぎず、実用上好ましくな
い。又、トランスコンダクタンスｇｍはＧａＡｓ層５の
厚さを薄くすることにより大きくすることが可能である
が、このような構造のＦＥＴにおいてはＧａＡｓ層５の
厚さを約１０００ Ａ以下の厚さに薄くできないため、
より高い１ｍ値を得ることができないという欠点があっ
た。又ＧａＡｓ層５が１・０００Ａと厚く、ｎ−ＧａＡ
ｓ層６が１００ Ｘ程度と薄いため、ソース電極７とゲ
ート電極９との間の抵抗値が大きくなるという欠点があ
った。これら小さなｐｍ値及び大きなソース・ゲート間
抵抗のだめに、電界効果トランジスタが高速作動しない
という欠点があった。
（発明の目的）
の電界効果トランジスタを提供することにある。
電界効果トランジスタによれば、半導体基板のＬ側にド
ナー型の不純物が添加されている第一半導体層と、該第
−半導体層よりも電子親和力が大きい不純物無添加の第
二半導体層とを具え、これら第一半導体層と第二半導体
層の界面の第二半導体層側に電子を蓄積してチャンネル
層とし、さらに該第二半導体層の上側にソース電極、ド
レイン電極及びゲート電極を具える電界効果トランジス
タにおいて、前記第二半導体層トにドナー型の不純物が
添加されている第三半導体層を具え、該第三半導体層り
に前記ソース電極、ドレイン電極及びゲート電極を設け
、該ゲート電極直下の前記第三半導体層の部分を該部分
が空乏層となる程度の厚さとし、かつ、該ゲート電極直
下以外の前記第三半導体層の残部を該残部が電子の良導
層となる程度の厚さとしたことを特徴とする。
ナー型の不純物が添加されている第一半導体層と、該第
−半導体層よりも電子親和力が大きい不純物無添加の第
二半導体層とを具え、これら第一半導体層と第二半導体
層の界面の第二半導体層側に電子を蓄積してチャンネル
層とし、さらに該第二半導体層の上側にソース電極、ド
レイン電極及びゲート電極を具える電界効果トランジス
タにおいて、前記第二半導体層トにドナー型の不純物が
添加されている第三半導体層を具え、該第三半導体層り
に前記ソース電極、ドレイン電極及びゲート電極を設け
、該ゲート電極直下の前記第三半導体層の部分を該部分
が空乏層となる程度の厚さとし、かつ、該ゲート電極直
下以外の前記第三半導体層の残部を該残部が電子の良導
層となる程度の厚さとしたことを特徴とする。
１図（Ａｌ及び（Ｂ）に示した構成成分と同一の構成成
分には同一符号を付して、その詳細な説明を省略する。
分には同一符号を付して、その詳細な説明を省略する。
先ず第２図（Ａ）及び（Ｂｌに示す実施例につき説明す
る。この実施例では第二半導体層である不純物無添加の
ＧａＡｓ層５上にドナー型の不純物を添加しだ第三半導
体層１２としてｎ−ＧａＡｓ層を被着形成し、このｎ−
ＧａＡｓ層１ｚのゲート電極９の直下の部分１２ａを、
この部分］、 ２ ａが空乏化して空乏層を形成出来る
程度の厚さに形成し、又、このゲート電極９の直下以外
の残部１２ｂ 、すなわち、ソース及びドレイン電極７
及び８側の残部１２ｂを、この残部１２ｂが空乏化しな
い程度の厚さとした構造となっている。さらに、この構
造では、ゲート電極９と、２次電子層１０との距離は、
第二半導体層であるＧａＡｓ層５を従来よりも可成り薄
く出来るため、従来の距離よりも短かくなっている。
る。この実施例では第二半導体層である不純物無添加の
ＧａＡｓ層５上にドナー型の不純物を添加しだ第三半導
体層１２としてｎ−ＧａＡｓ層を被着形成し、このｎ−
ＧａＡｓ層１ｚのゲート電極９の直下の部分１２ａを、
この部分］、 ２ ａが空乏化して空乏層を形成出来る
程度の厚さに形成し、又、このゲート電極９の直下以外
の残部１２ｂ 、すなわち、ソース及びドレイン電極７
及び８側の残部１２ｂを、この残部１２ｂが空乏化しな
い程度の厚さとした構造となっている。さらに、この構
造では、ゲート電極９と、２次電子層１０との距離は、
第二半導体層であるＧａＡｓ層５を従来よりも可成り薄
く出来るため、従来の距離よりも短かくなっている。
ｎ−ＧａＡｓ層１．２のエネルギーレベルは放物線的に
’二茨にこの構造の電界効果トランジスタの動作に：１
゜ ５き説明する。ソース及びドレイン電極７及び８に所定
の電圧を印加し、ゲート電極９に制御電圧レイン電極８
へと流れる。この場合、ｎ−ＧａＡｓ層１２が厚く形成
されていると、ソース電極７とゲート電極９との間の電
子の流通路が２次元電子層ｌＯ及びｎ−ＧａＡｓ層１２
の２経路となるだめ、抵抗値が小さくなる。ゲート電極
９の直下のｎ −Ｇａ、Ａｓ層の部分１２ａが空乏層と
なる厚さの範囲でこの層の部分１２ ａを厚くすると、
ＦＥＴをディプレッションモードで動作させることが出
来、又、この層の部分１２ａを薄くするとＦＥＴをエン
・・ンスメントモードで動作させることが可能と力る。
’二茨にこの構造の電界効果トランジスタの動作に：１
゜ ５き説明する。ソース及びドレイン電極７及び８に所定
の電圧を印加し、ゲート電極９に制御電圧レイン電極８
へと流れる。この場合、ｎ−ＧａＡｓ層１２が厚く形成
されていると、ソース電極７とゲート電極９との間の電
子の流通路が２次元電子層ｌＯ及びｎ−ＧａＡｓ層１２
の２経路となるだめ、抵抗値が小さくなる。ゲート電極
９の直下のｎ −Ｇａ、Ａｓ層の部分１２ａが空乏層と
なる厚さの範囲でこの層の部分１２ ａを厚くすると、
ＦＥＴをディプレッションモードで動作させることが出
来、又、この層の部分１２ａを薄くするとＦＥＴをエン
・・ンスメントモードで動作させることが可能と力る。
ｎ−ＧａＡｓ層１２は深さ方向のドーパント密度施例に
ついて説明する。この第二実施例の構造は（７） ンド構造は第３図（Ｂ）に示すよう々状態となる。こ、
シ“ 方向に放物線的に降下し、このＧａＡｓ層５のエネルギ
ーレベルと断差を生じている。このようなエネルギーレ
ベル構造となっていると、論理振幅を大きく取れるとい
う利点がある。
ついて説明する。この第二実施例の構造は（７） ンド構造は第３図（Ｂ）に示すよう々状態となる。こ、
シ“ 方向に放物線的に降下し、このＧａＡｓ層５のエネルギ
ーレベルと断差を生じている。このようなエネルギーレ
ベル構造となっていると、論理振幅を大きく取れるとい
う利点がある。
この第二実施例の構造の場合にも、第一実施例と同様に
、ゲート電極９の直下のｎ −Ａ１６．８Ｇａｏ、７Ａ
ｓ層１８の部分１８ａは空乏層となる程度の厚さとし、
それ以外の残部１８ｂのｎ −ＡＩ！ｏ、ａ Ｇａ ｏ
、ｙ Ａｓ層は空乏化せずに良導層となる程度の厚さ
となしている。
、ゲート電極９の直下のｎ −Ａ１６．８Ｇａｏ、７Ａ
ｓ層１８の部分１８ａは空乏層となる程度の厚さとし、
それ以外の残部１８ｂのｎ −ＡＩ！ｏ、ａ Ｇａ ｏ
、ｙ Ａｓ層は空乏化せずに良導層となる程度の厚さ
となしている。
このような構造により、ソース電極７とゲート電極９と
の間の抵抗は小さくなり、かつ、第一実施例の場合と同
様に、ゲート電極９の直下の（８） ｎ −ｋｌ！ｏ、Ｂ Ｇａｏ、７Ａｓ層の部分１８ａの
厚さを厚くすることによりＦＥＴをデプレッションモー
ドで動作させることが出来、又、この層の部分１８ａを
薄くすることによりＦＥＴをエンハンスメントモードで
動作させることが可能と々る。ｎ −Ａｌｏ 、Ｂ Ｇ
ａ ｏ 、７の２層以上から々る多層構造として形成し
てもよチングの際に、材料の代わるところでエツチング
を止めることが出来るので、ゲート電極９の直下の第三
半導体層の厚さを制御して形成出来る。
の間の抵抗は小さくなり、かつ、第一実施例の場合と同
様に、ゲート電極９の直下の（８） ｎ −ｋｌ！ｏ、Ｂ Ｇａｏ、７Ａｓ層の部分１８ａの
厚さを厚くすることによりＦＥＴをデプレッションモー
ドで動作させることが出来、又、この層の部分１８ａを
薄くすることによりＦＥＴをエンハンスメントモードで
動作させることが可能と々る。ｎ −Ａｌｏ 、Ｂ Ｇ
ａ ｏ 、７の２層以上から々る多層構造として形成し
てもよチングの際に、材料の代わるところでエツチング
を止めることが出来るので、ゲート電極９の直下の第三
半導体層の厚さを制御して形成出来る。
尚、旧述した実施例では基板１と第一半導体層４１どの
間に複数の半導体層が設けられているが、これらの半導
体層構造はどのような構造であってもよい。
間に複数の半導体層が設けられているが、これらの半導
体層構造はどのような構造であってもよい。
（発明の効果）
上述した説明からも明らかなようにゲート電極直下の不
純物無添加の第二半導体層、例えば、ＧａＡｓ層とゲー
ト金属との間に空乏化する程度の厚さのドナー型の不純
物が添加された第三半導体層、例えば、ｎ−Ｃａ、Ａｓ
又はｎ −Ａ１０．３ Ｇｅ１ｏ、７ Ａｓ層を設けて
いるため、ゲート金属と２次元電子層間の距離を短くす
ることができ、より高いトランスコクタンスｇｍが得ら
れるだめ、高速のスイッチング動作が可能となるので、
この電界効果トランジスタは論理集積回路等の高速集積
回路に適用してエネルギーバンド構造図、 第２図ｆＡ）及び第３図ｆＡ）はこの発明の２次元電子
をチャンネルとする電界効果トラ、ンジスタの構造の実
施例を夫々示す略図的断面図、 第２図（Ｂｌ及び第８図（Ｂ）は第２図（Ａ）及び第８
図ｆＡｌに示す構造の電界効果トランジスタのエネルギ
ーバンド構造図である。
純物無添加の第二半導体層、例えば、ＧａＡｓ層とゲー
ト金属との間に空乏化する程度の厚さのドナー型の不純
物が添加された第三半導体層、例えば、ｎ−Ｃａ、Ａｓ
又はｎ −Ａ１０．３ Ｇｅ１ｏ、７ Ａｓ層を設けて
いるため、ゲート金属と２次元電子層間の距離を短くす
ることができ、より高いトランスコクタンスｇｍが得ら
れるだめ、高速のスイッチング動作が可能となるので、
この電界効果トランジスタは論理集積回路等の高速集積
回路に適用してエネルギーバンド構造図、 第２図ｆＡ）及び第３図ｆＡ）はこの発明の２次元電子
をチャンネルとする電界効果トラ、ンジスタの構造の実
施例を夫々示す略図的断面図、 第２図（Ｂｌ及び第８図（Ｂ）は第２図（Ａ）及び第８
図ｆＡｌに示す構造の電界効果トランジスタのエネルギ
ーバンド構造図である。
１・・・半絶縁性ＧａＡｓ基板
２・・・（不純物無添加（アンドープ）の） ＧａＡｓ
導体層（ｎ −ｈｌｏ、Ｂａａ６．ｑｈｓ層）５・・・
（第一半導体層より電子親和力が大きい不純物無添加（
アンドープ）の）第二半導体８・・・ドレイン電極 １８・・・（ドナー型の不純物が添加された）第三半導
体層（ｎ −ｈｌｏ、Ｂ Ｇａｏ４ Ａｓ層）１２ａ
、 １３ａ・・・（ゲート電極直下の第三半導体層の）
部分 １２ｂ、１８ｂ・・・（ゲート電極直下以外の第三半導
体層の）残部。
導体層（ｎ −ｈｌｏ、Ｂａａ６．ｑｈｓ層）５・・・
（第一半導体層より電子親和力が大きい不純物無添加（
アンドープ）の）第二半導体８・・・ドレイン電極 １８・・・（ドナー型の不純物が添加された）第三半導
体層（ｎ −ｈｌｏ、Ｂ Ｇａｏ４ Ａｓ層）１２ａ
、 １３ａ・・・（ゲート電極直下の第三半導体層の）
部分 １２ｂ、１８ｂ・・・（ゲート電極直下以外の第三半導
体層の）残部。
特許出願人 工業技術院長 川田裕部
第２図
第３図
（／１３６１θ
Claims (1)
- １、 半導体基板の北側にドナー型の不純物が添加され
ている第一半導体層と、該第−半導体層よりも電子親和
力が大きい不純物無添加の第２半導体層とを具え、これ
ら第一半導体層と第二半導体層の界面の第二半導体層側
に電子を蓄積してチャンネル層とし、さらに該第二半導
体層の北側にソース電極、ドレイン電極及びゲート電極
を具える電界効果トラフジ１スタにおいて、前記第二半
導体層りにドナー型の不純物が添加されている第三半導
体層を具え、該第三半導体層上に前記ソース電極、ドレ
イン電極及びゲート電極を設け、該ゲート電極直下の前
記第三半導体層の部分を該部分が空乏層と々る程度の厚
さとし、かつ、該ゲート電極直下以外の前記第三半導体
層の残部を該残部が電子の良導層となる程度の厚さとし
たことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8510384A JPS60231366A (ja) | 1984-04-28 | 1984-04-28 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8510384A JPS60231366A (ja) | 1984-04-28 | 1984-04-28 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60231366A true JPS60231366A (ja) | 1985-11-16 |
Family
ID=13849274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8510384A Pending JPS60231366A (ja) | 1984-04-28 | 1984-04-28 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60231366A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280674A (ja) * | 1985-06-06 | 1986-12-11 | Nec Corp | 半導体装置 |
| JPH01199474A (ja) * | 1988-02-04 | 1989-08-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合型電界効果トランジスタ |
| US5319223A (en) * | 1991-07-26 | 1994-06-07 | Kabushiki Kaisha Toshiba | High electron mobility transistor |
| JPH07273318A (ja) * | 1994-03-29 | 1995-10-20 | Nec Corp | 化合物半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5645079A (en) * | 1979-09-10 | 1981-04-24 | Thomson Csf | High cuttoffffrequency electriccfielddeffect transistor |
| JPS5726472A (en) * | 1980-07-24 | 1982-02-12 | Fujitsu Ltd | Semiconductor device |
-
1984
- 1984-04-28 JP JP8510384A patent/JPS60231366A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5645079A (en) * | 1979-09-10 | 1981-04-24 | Thomson Csf | High cuttoffffrequency electriccfielddeffect transistor |
| JPS5726472A (en) * | 1980-07-24 | 1982-02-12 | Fujitsu Ltd | Semiconductor device |
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|---|---|---|---|---|
| JPS61280674A (ja) * | 1985-06-06 | 1986-12-11 | Nec Corp | 半導体装置 |
| JPH01199474A (ja) * | 1988-02-04 | 1989-08-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合型電界効果トランジスタ |
| US5319223A (en) * | 1991-07-26 | 1994-06-07 | Kabushiki Kaisha Toshiba | High electron mobility transistor |
| JPH07273318A (ja) * | 1994-03-29 | 1995-10-20 | Nec Corp | 化合物半導体装置及びその製造方法 |
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