JPH0219623B2 - - Google Patents
Info
- Publication number
- JPH0219623B2 JPH0219623B2 JP55150362A JP15036280A JPH0219623B2 JP H0219623 B2 JPH0219623 B2 JP H0219623B2 JP 55150362 A JP55150362 A JP 55150362A JP 15036280 A JP15036280 A JP 15036280A JP H0219623 B2 JPH0219623 B2 JP H0219623B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- gate
- type
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 76
- 239000000758 substrate Substances 0.000 claims description 15
- 230000005669 field effect Effects 0.000 claims description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 15
- 239000000370 acceptor Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910017401 Au—Ge Inorganic materials 0.000 description 1
- -1 GaAs Chemical class 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロ波領域で動作する集積回路
に適した高速高性能な電界効果トランジスタに関
する。
に適した高速高性能な電界効果トランジスタに関
する。
（従来技術とその課題）
GaAs等−化合物半導体はSiに比較してよ
り大きい電子の移動度および飽和速度を有するた
め高速デバイスに適し、すでにGaAsシヨツトキ
ゲート電界効果トランジスタ（GaAs
MESFET）はマイクロ波の増巾素子として広範
に使用されている。一方近年GaAsを用いた論理
集積回路の研究が行われるようになつた。
り大きい電子の移動度および飽和速度を有するた
め高速デバイスに適し、すでにGaAsシヨツトキ
ゲート電界効果トランジスタ（GaAs
MESFET）はマイクロ波の増巾素子として広範
に使用されている。一方近年GaAsを用いた論理
集積回路の研究が行われるようになつた。
電界効果トランジスタを用いて論理集積回路を
構成する場合、回路構成の簡素化および低消費電
力化のため、該トランジスタはノーマリオフ型
（ゲート電圧零でドレイン電流が流れない。）であ
る必要がある。ここでGaAs MESFETは第４図
に示すように、高抵抗基板１１上にｎ型能動層１
２を形成し、これをチヤンネル層として、シヨツ
トキゲート１３による空乏層１４によりチヤンネ
ル厚さを変化させて動作するものである。したが
つてMESFETでノーマリオフFETを実現するた
めには、能動層１２の厚さを精密に制御し、ゲー
ト電圧零でゲート空乏層が基板界面まで伸び、チ
ヤンネルを閉じるようにする、すなわちピンチオ
フ電圧を0Vに制御する必要がある。しかしなが
ら、通常のGaAs MESFETにおいては能動層の
有効ドナー密度が約１×1017cm-3、シヨツトキ障
壁の高さが0.8Vで、ノーマリオフ型FETに必要
な能動層の厚さは約0.1μｍと極めて薄いため、か
かる能動層の厚さの精密制御は非常に困難であ
る。しかもチヤンネルは基板との界面にあるた
め、特性が基板の影響を非常に受けやすい欠点が
ある。
構成する場合、回路構成の簡素化および低消費電
力化のため、該トランジスタはノーマリオフ型
（ゲート電圧零でドレイン電流が流れない。）であ
る必要がある。ここでGaAs MESFETは第４図
に示すように、高抵抗基板１１上にｎ型能動層１
２を形成し、これをチヤンネル層として、シヨツ
トキゲート１３による空乏層１４によりチヤンネ
ル厚さを変化させて動作するものである。したが
つてMESFETでノーマリオフFETを実現するた
めには、能動層１２の厚さを精密に制御し、ゲー
ト電圧零でゲート空乏層が基板界面まで伸び、チ
ヤンネルを閉じるようにする、すなわちピンチオ
フ電圧を0Vに制御する必要がある。しかしなが
ら、通常のGaAs MESFETにおいては能動層の
有効ドナー密度が約１×1017cm-3、シヨツトキ障
壁の高さが0.8Vで、ノーマリオフ型FETに必要
な能動層の厚さは約0.1μｍと極めて薄いため、か
かる能動層の厚さの精密制御は非常に困難であ
る。しかもチヤンネルは基板との界面にあるた
め、特性が基板の影響を非常に受けやすい欠点が
ある。
一方、ノーマリオフ型FETとしては、むしろ
SiのFETでよく用いられている反転チヤンネル
をもつMISFET（Metal−Insulator−
Semiconductor FET、絶縁ゲート電界効果トラ
ンジスタ）が有利である。これは第５図に示すよ
うに、高抵抗基板２１上にｐ型層２２を形成し、
ゲート絶縁膜２３を界してゲート金属電極２４を
有する構造をもつ。２５，２６はソース、ドレイ
ン領域のn+層、２７，２８はソースおよびドレ
イン電極である。ここでゲート電圧零においては
ｐ型層２２と絶縁膜２３の界面にはキヤリアはほ
とんどなく電流は流れないが、ゲートに正の電圧
を印加すると、静電結合によつて該界面でｐ型層
が反転、電子が誘起され反転型のｎチヤンネルが
形成されドレイン電流が流れる。したがつて、適
当な濃度のｐ型層を形成すること、および良好な
界面特性を持つゲート絶縁膜を形成すれば良く、
しきい値電圧の制御はMESFETの場合よりはる
かに容易となる。しかしながら、半導体として
GaAsを用いた場合には、現在の所、Siに対する
SiO2の様な良好な界面特性を示す絶縁膜は皆無
といつて良く、反転型のｎチヤンネルを形成する
ことはほとんど不可能な状態である。また、たと
え反転型のｎチヤンネルを形成しえても、その移
動度はGaAsバルク結晶中での値よりかなり小さ
くなる恐れがあり、GaAsを使用するメリツトが
なくなる。
SiのFETでよく用いられている反転チヤンネル
をもつMISFET（Metal−Insulator−
Semiconductor FET、絶縁ゲート電界効果トラ
ンジスタ）が有利である。これは第５図に示すよ
うに、高抵抗基板２１上にｐ型層２２を形成し、
ゲート絶縁膜２３を界してゲート金属電極２４を
有する構造をもつ。２５，２６はソース、ドレイ
ン領域のn+層、２７，２８はソースおよびドレ
イン電極である。ここでゲート電圧零においては
ｐ型層２２と絶縁膜２３の界面にはキヤリアはほ
とんどなく電流は流れないが、ゲートに正の電圧
を印加すると、静電結合によつて該界面でｐ型層
が反転、電子が誘起され反転型のｎチヤンネルが
形成されドレイン電流が流れる。したがつて、適
当な濃度のｐ型層を形成すること、および良好な
界面特性を持つゲート絶縁膜を形成すれば良く、
しきい値電圧の制御はMESFETの場合よりはる
かに容易となる。しかしながら、半導体として
GaAsを用いた場合には、現在の所、Siに対する
SiO2の様な良好な界面特性を示す絶縁膜は皆無
といつて良く、反転型のｎチヤンネルを形成する
ことはほとんど不可能な状態である。また、たと
え反転型のｎチヤンネルを形成しえても、その移
動度はGaAsバルク結晶中での値よりかなり小さ
くなる恐れがあり、GaAsを使用するメリツトが
なくなる。
本発明は、以上述べた様に従来技術では極めて
困難であつた、GaAs等−化合物を使用した
新規な高速ノーマリオフ型電界効果トランジスタ
を提供するものである。
困難であつた、GaAs等−化合物を使用した
新規な高速ノーマリオフ型電界効果トランジスタ
を提供するものである。
（課題を解決するための手段）
本発明によれば高抵抗基板上にｐ型の第１の半
導体層が設けられ、該第１の半導体層上にそれよ
り電子親和力の小さいｎ型の第２の半導体層が設
けられ、該第２の半導体層上にオーム性のゲート
電極が、前記第１の半導体層上にｎチヤンネルに
オーム性であるソース電極とドレイン電極が、半
導体層の面内方向でゲート電極と離間した位置に
形成され、第２の半導体層は全領域ですべて空乏
化しており、ゲート電極外において、第１の半導
体層上に、該第１の半導体との電子親和力差によ
つてｎ型の第２の半導体層に生じる空乏層の厚さ
と、表面準位によつて生じる表面空乏層の厚さと
の和の厚さにｎ型半導体層を設けたことを特徴と
する電界効果トランジスタが得られる。
導体層が設けられ、該第１の半導体層上にそれよ
り電子親和力の小さいｎ型の第２の半導体層が設
けられ、該第２の半導体層上にオーム性のゲート
電極が、前記第１の半導体層上にｎチヤンネルに
オーム性であるソース電極とドレイン電極が、半
導体層の面内方向でゲート電極と離間した位置に
形成され、第２の半導体層は全領域ですべて空乏
化しており、ゲート電極外において、第１の半導
体層上に、該第１の半導体との電子親和力差によ
つてｎ型の第２の半導体層に生じる空乏層の厚さ
と、表面準位によつて生じる表面空乏層の厚さと
の和の厚さにｎ型半導体層を設けたことを特徴と
する電界効果トランジスタが得られる。
（実施例）
第１図は本発明によるFETの実施例を示す構
造断面図であり、高抵抗基板３１上にｐ型である
第１の半導体層３２、さらに３２に接してｎ型の
第２の半導体層３３が設けられ、３３上にオーム
性のゲート電極３４が、さらに第１の半導体層３
２上にｎチヤンネルにオーム性であるソース電極
３５およびドレイン電極３６がゲート電極３４と
離間した位置に形成された構造を有する。３７，
３８はコンタクト抵抗を減ずるためのｎあるいは
n+領域であり、やはりゲート電極３４と離間し
て形成されている。ここで第２の半導体の電子親
和力（真空中の自由電子のエネルギー準位と電導
帯下端の電子のエネルギー準位の差）は、第１の
半導体のそれより小さく、かつ、第２の半導体層
は全領域ですべて空乏化していることを特徴とす
る。本発明によつて第２の半導体層を絶縁膜と等
価にして第１の半導体層を界面において反転さ
せ、かつ該界面が良好なヘテロ接合であるゆえに
電子の移動度の大きい、ｎチヤンネル型の高速、
ノーマリオフFETを実現できる。
造断面図であり、高抵抗基板３１上にｐ型である
第１の半導体層３２、さらに３２に接してｎ型の
第２の半導体層３３が設けられ、３３上にオーム
性のゲート電極３４が、さらに第１の半導体層３
２上にｎチヤンネルにオーム性であるソース電極
３５およびドレイン電極３６がゲート電極３４と
離間した位置に形成された構造を有する。３７，
３８はコンタクト抵抗を減ずるためのｎあるいは
n+領域であり、やはりゲート電極３４と離間し
て形成されている。ここで第２の半導体の電子親
和力（真空中の自由電子のエネルギー準位と電導
帯下端の電子のエネルギー準位の差）は、第１の
半導体のそれより小さく、かつ、第２の半導体層
は全領域ですべて空乏化していることを特徴とす
る。本発明によつて第２の半導体層を絶縁膜と等
価にして第１の半導体層を界面において反転さ
せ、かつ該界面が良好なヘテロ接合であるゆえに
電子の移動度の大きい、ｎチヤンネル型の高速、
ノーマリオフFETを実現できる。
第２図は本発明のFETのゲート部における深
さ方向に沿つた平衡状態でのエネルギー帯図であ
る。ここで第２図は第２の半導体層の有効ドナー
密度が第１の半導体層の有効アクセプタ密度より
かなり大きい場合であり、EC，EF，EVはそれぞ
れ電導帯下端、フエルミレベル、価電子帯上端を
示す。第１の半導体層３２と第２の半導体層３３
の界面において、両者の電子親和力の相違によつ
て、電導帯に不連続が生じ、その接触電位差によ
つて第１の半導体層、第２の半導体層共界面で空
乏化する。ここで、第２の半導体層が十分厚い場
合、第２の半導体層の有効ドナー密度が、第１の
半導体層の有効アクセプタ密度よりかなり大きい
ので、第２の半導体層の空乏層内のイオン化した
ドナーによる全電荷量が、第１の半導体層の空乏
層内のイオン化したアクセプタによる全電荷量よ
り多くなるため、第１の半導体層側に過剰電子が
誘起され、すなわち、ｐ型である第１の半導体層
が反転し、ｎチヤンネルが形成される。しかしな
らこの状態ではゲート電極下に第２の半導体の導
電層が存在すること、反転チヤンネルに対する障
壁高さが低くリーク電流が大きくなつて実用には
ならない。本発明のFETにおいては第２の半導
体層３３の厚さを薄くしてすべて空乏化させ、第
２の半導体層３３中のイオン化したドナーによる
全電荷量を制御し、平衡状態において第１の半導
体層３２の電導帯の曲がりを軽減し、反転の程度
を小さくする。したがつて第２図のように、第２
の半導体層がすべて空乏化して絶縁膜と等価とな
つてゲートから見た実質上の障壁高さが高くなり
リーク電流の小さい、かつ反転チヤンネル中に電
子のほとんどない、すなわちノーマリオフ型の
FETを実現できる。ここでゲートに正の電圧を
印加すれば、エネルギー帯図は第３図のようにな
り、反転チヤンネル中の電子数が大きく増加し、
ドレイン電流が流れる。ここでEF′は電子の擬フ
エルミレベルである。第２の半導体層３３が空乏
化していること、およびその障壁高さがゲート電
圧によつて変化しないことにより、本発明の
FETの動作は反転チヤンネル型のMISFETと同
様である。しかもMISFETより有利な点はチヤ
ンネルが良好なヘテロ接合界面にできるため、電
子の移動度はバルク結晶中での値が期待できるこ
とである。さらに反転チヤンネルを利用するた
め、MESFETのように特性が基板の影響を受け
るということがない。また、第１図のようにゲー
ト外の第２の半導体層の厚さはゲート部より厚く
して、低抵抗の反転型のｎチヤンネルが形成でき
るようにするが、ゲートリーク電流を減少させる
ために第２の半導体層は全領域ですべて空乏化し
ている必要がある。
さ方向に沿つた平衡状態でのエネルギー帯図であ
る。ここで第２図は第２の半導体層の有効ドナー
密度が第１の半導体層の有効アクセプタ密度より
かなり大きい場合であり、EC，EF，EVはそれぞ
れ電導帯下端、フエルミレベル、価電子帯上端を
示す。第１の半導体層３２と第２の半導体層３３
の界面において、両者の電子親和力の相違によつ
て、電導帯に不連続が生じ、その接触電位差によ
つて第１の半導体層、第２の半導体層共界面で空
乏化する。ここで、第２の半導体層が十分厚い場
合、第２の半導体層の有効ドナー密度が、第１の
半導体層の有効アクセプタ密度よりかなり大きい
ので、第２の半導体層の空乏層内のイオン化した
ドナーによる全電荷量が、第１の半導体層の空乏
層内のイオン化したアクセプタによる全電荷量よ
り多くなるため、第１の半導体層側に過剰電子が
誘起され、すなわち、ｐ型である第１の半導体層
が反転し、ｎチヤンネルが形成される。しかしな
らこの状態ではゲート電極下に第２の半導体の導
電層が存在すること、反転チヤンネルに対する障
壁高さが低くリーク電流が大きくなつて実用には
ならない。本発明のFETにおいては第２の半導
体層３３の厚さを薄くしてすべて空乏化させ、第
２の半導体層３３中のイオン化したドナーによる
全電荷量を制御し、平衡状態において第１の半導
体層３２の電導帯の曲がりを軽減し、反転の程度
を小さくする。したがつて第２図のように、第２
の半導体層がすべて空乏化して絶縁膜と等価とな
つてゲートから見た実質上の障壁高さが高くなり
リーク電流の小さい、かつ反転チヤンネル中に電
子のほとんどない、すなわちノーマリオフ型の
FETを実現できる。ここでゲートに正の電圧を
印加すれば、エネルギー帯図は第３図のようにな
り、反転チヤンネル中の電子数が大きく増加し、
ドレイン電流が流れる。ここでEF′は電子の擬フ
エルミレベルである。第２の半導体層３３が空乏
化していること、およびその障壁高さがゲート電
圧によつて変化しないことにより、本発明の
FETの動作は反転チヤンネル型のMISFETと同
様である。しかもMISFETより有利な点はチヤ
ンネルが良好なヘテロ接合界面にできるため、電
子の移動度はバルク結晶中での値が期待できるこ
とである。さらに反転チヤンネルを利用するた
め、MESFETのように特性が基板の影響を受け
るということがない。また、第１図のようにゲー
ト外の第２の半導体層の厚さはゲート部より厚く
して、低抵抗の反転型のｎチヤンネルが形成でき
るようにするが、ゲートリーク電流を減少させる
ために第２の半導体層は全領域ですべて空乏化し
ている必要がある。
ここでゲート以外の第２の半導体層表面におい
て、表面準位による空乏層があれば、ゲート領域
外の第１の半導体界面に十分な低抵抗のｎチヤン
ネルが形成されない可能性がある。このような場
合には、第２の半導体層３３の厚さをさらに厚く
すればよい。ここでゲート電極外の第２の半導体
層の厚さはなるべく厚くするが、その最適値は、
第１の半導体層界面に低抵抗な反転ｎチヤンネル
を形成させるすなわち、第２図での第１の半導体
との界面の第２の半導体層内に生じる空乏層の厚
さに、表面準位によつて生じる空乏層の厚さを加
えたものであり、このとき第２の半導体層はすべ
て空乏化するため、ゲートリークの減少等信頼性
が高くなり、また寄生容量等による特性劣化を防
ぐことができる。また第２の半導体層を厚くする
代わりに、表面準位による空乏層を補償できるｎ
型導体層を第２の半導体層上に設けても同様に寄
生抵抗が低減できる。
て、表面準位による空乏層があれば、ゲート領域
外の第１の半導体界面に十分な低抵抗のｎチヤン
ネルが形成されない可能性がある。このような場
合には、第２の半導体層３３の厚さをさらに厚く
すればよい。ここでゲート電極外の第２の半導体
層の厚さはなるべく厚くするが、その最適値は、
第１の半導体層界面に低抵抗な反転ｎチヤンネル
を形成させるすなわち、第２図での第１の半導体
との界面の第２の半導体層内に生じる空乏層の厚
さに、表面準位によつて生じる空乏層の厚さを加
えたものであり、このとき第２の半導体層はすべ
て空乏化するため、ゲートリークの減少等信頼性
が高くなり、また寄生容量等による特性劣化を防
ぐことができる。また第２の半導体層を厚くする
代わりに、表面準位による空乏層を補償できるｎ
型導体層を第２の半導体層上に設けても同様に寄
生抵抗が低減できる。
さらに本発明においては、ソースおよびドレイ
ン電極、実効的には第１図n+領域３７，３８を、
ゲート電極３４と平面的に離間させて、超高周波
および超高速動作上大きな効果を上げることがで
きる。これは、ゲート電極外において、平衡状態
ですでに第１の半導体側に低抵抗の反転ｎチヤン
ネルが形成できるため、ソース抵抗等寄生抵抗を
小さく保つて、しかもゲートとn+領域とのオー
バーラツプによる寄生容量の増加は起こらず遮断
周波数を高くできるからである。さらにこの構造
は、ゲートの耐圧の増大等、信頼性の向上の効果
が大きい。
ン電極、実効的には第１図n+領域３７，３８を、
ゲート電極３４と平面的に離間させて、超高周波
および超高速動作上大きな効果を上げることがで
きる。これは、ゲート電極外において、平衡状態
ですでに第１の半導体側に低抵抗の反転ｎチヤン
ネルが形成できるため、ソース抵抗等寄生抵抗を
小さく保つて、しかもゲートとn+領域とのオー
バーラツプによる寄生容量の増加は起こらず遮断
周波数を高くできるからである。さらにこの構造
は、ゲートの耐圧の増大等、信頼性の向上の効果
が大きい。
次に本発明の具体的な例について説明する。
半絶縁性GaAs基板上の、有効アクセプタ密度
１×1015cm-3、厚さ3μｍのｐ型GaAs層を第１の
半導体層とする。該ｐ−GaAs層上に第２の半導
体層としてGaAsより約0.4eV電子親和力の小さ
い有効ドナー密度１×1016cm-3のｎ型のｎ型Ga0.7
Al0.3As層を用いる。ゲート電極としてAu−Ge／
Ni等のオーム性電極を用い、ソースおよびドレ
イン電極は、Si等のイオン注入によるn+領域形
成、Au−Se等を熱処理アロイする通常の方法で
形成できる。GaAlAs層の厚さをゲート下で0.1μ
ｍ、ゲート部外で0.3μｍとすればGaAlAs層は空
乏化し、ゲート電圧零で、ゲート部外で電子の面
密度約３×1011cm-2の反転型ｎチヤンネルが形成
されるが、ゲート下ではキヤリア電子のあまり存
在しないノーマリオフ型FETを形成できる。こ
れは、ゲート部外のGaAlAs層に表面空乏層のな
い場合であるが、表面空乏層のできる場合はゲー
ト部外のGaAlAsをさらに厚くするあるいはさら
にｎ層を設ければ良い。GaAlAsの表面における
バンドの曲がりが0.5eVの場合、キヤリア密度１
×1017cm-3のｎ型GaAlAs層の表面空乏層の厚さ
は約0.08μｍであるから、前記の例でゲート部外
に更にこの層を設ければ良い。
１×1015cm-3、厚さ3μｍのｐ型GaAs層を第１の
半導体層とする。該ｐ−GaAs層上に第２の半導
体層としてGaAsより約0.4eV電子親和力の小さ
い有効ドナー密度１×1016cm-3のｎ型のｎ型Ga0.7
Al0.3As層を用いる。ゲート電極としてAu−Ge／
Ni等のオーム性電極を用い、ソースおよびドレ
イン電極は、Si等のイオン注入によるn+領域形
成、Au−Se等を熱処理アロイする通常の方法で
形成できる。GaAlAs層の厚さをゲート下で0.1μ
ｍ、ゲート部外で0.3μｍとすればGaAlAs層は空
乏化し、ゲート電圧零で、ゲート部外で電子の面
密度約３×1011cm-2の反転型ｎチヤンネルが形成
されるが、ゲート下ではキヤリア電子のあまり存
在しないノーマリオフ型FETを形成できる。こ
れは、ゲート部外のGaAlAs層に表面空乏層のな
い場合であるが、表面空乏層のできる場合はゲー
ト部外のGaAlAsをさらに厚くするあるいはさら
にｎ層を設ければ良い。GaAlAsの表面における
バンドの曲がりが0.5eVの場合、キヤリア密度１
×1017cm-3のｎ型GaAlAs層の表面空乏層の厚さ
は約0.08μｍであるから、前記の例でゲート部外
に更にこの層を設ければ良い。
以上では高抵抗基板上に第１の半導体層を有す
る場合について説明したが、第１の半導体層が基
板を兼ねる場合においても本発明が有効であるこ
とは明らかである。なお本発明のFETは、ノー
マリオフ型として最適であるが、動作原理上ノー
マリオン型としても適用できる。また半導体とし
てGaAsとGaAlAsの場合について説明したが、
電子親和力の差の大きいGaAsとInGaPあるいは
InAlGaP、GaInAsとAlInAs、GaInnAsとInP、
InPとAlGAs等、他の組合せにも本発明が適用で
きることは明らかである。
る場合について説明したが、第１の半導体層が基
板を兼ねる場合においても本発明が有効であるこ
とは明らかである。なお本発明のFETは、ノー
マリオフ型として最適であるが、動作原理上ノー
マリオン型としても適用できる。また半導体とし
てGaAsとGaAlAsの場合について説明したが、
電子親和力の差の大きいGaAsとInGaPあるいは
InAlGaP、GaInAsとAlInAs、GaInnAsとInP、
InPとAlGAs等、他の組合せにも本発明が適用で
きることは明らかである。
（発明の効果）
以上本発明によれば、−化合物半導体を用
いて超高周波・超高速な電界効果トランジスタを
形成でき、無線通信装置・情報処理装置の高性能
化に寄与すること大である。
いて超高周波・超高速な電界効果トランジスタを
形成でき、無線通信装置・情報処理装置の高性能
化に寄与すること大である。
第１図は本発明のFETの構造を示す素子断面
図であり、３１は高抵抗基板、３２はｐ型の第１
の半導体層、３３はｎ型の第２の半導体層、３４
はゲート電極、３５はソース電極、３６はドレイ
ン電極、３７，３８はコンタクト抵抗を減ずるた
めのｎあるいはn+領域である。第２図は本発明
のFETのゲート部の深さ方向に沿つた平衡状態
でのエネルギー帯図である。EC，EF，EVはそれ
ぞれ、電導帯、フエルミレベル、価電子帯を示
す。 第３図は第２図に示した本発明のFETのゲー
トに正の電圧を印加した場合のエネルギー帯図で
ある。この場合、E′Fは電子の擬フエルミレベル
である。 第４図は、従来のGaAsMESFETの構造を示
す素子断面図であり、１１は高抵抗基板、１２は
能動層、１３はシヨツトキゲート電極、１４はゲ
ート空乏層、１５はソース電極、１６はドレイン
電極である。第５図はMISFETの構造を示す素
子断面図であり、２１は高抵抗基板、２２はｐ型
層、２３はゲート酸化膜、２４はゲート電極、２
５，２６はソース、ドレイン領域のn+層、２７，
２８はソースおよびドレイン電極である。
図であり、３１は高抵抗基板、３２はｐ型の第１
の半導体層、３３はｎ型の第２の半導体層、３４
はゲート電極、３５はソース電極、３６はドレイ
ン電極、３７，３８はコンタクト抵抗を減ずるた
めのｎあるいはn+領域である。第２図は本発明
のFETのゲート部の深さ方向に沿つた平衡状態
でのエネルギー帯図である。EC，EF，EVはそれ
ぞれ、電導帯、フエルミレベル、価電子帯を示
す。 第３図は第２図に示した本発明のFETのゲー
トに正の電圧を印加した場合のエネルギー帯図で
ある。この場合、E′Fは電子の擬フエルミレベル
である。 第４図は、従来のGaAsMESFETの構造を示
す素子断面図であり、１１は高抵抗基板、１２は
能動層、１３はシヨツトキゲート電極、１４はゲ
ート空乏層、１５はソース電極、１６はドレイン
電極である。第５図はMISFETの構造を示す素
子断面図であり、２１は高抵抗基板、２２はｐ型
層、２３はゲート酸化膜、２４はゲート電極、２
５，２６はソース、ドレイン領域のn+層、２７，
２８はソースおよびドレイン電極である。
Claims (1)
- １ 高抵抗基板上にｐ型の第１の半導体層が設け
られ、該第１の半導体層上にそれより電子親和力
の小さいｎ型の第２の半導体層が設けられ、該第
２の半導体層上にオーム性のゲート電極が、前記
第１の半導体層上にｎチヤンネルにオーム性であ
るソース電極とドレイン電極が、半導体層の面内
方向でゲート電極と離間した位置に形成され、第
２の半導体層は全領域ですべて空乏化しており、
ゲート電極外において、第１の半導体層上に、該
第１の半導体との電子親和力差によつてｎ型の第
２の半導体層に生じる空乏層の厚さと、表面準位
によつて生じる表面空乏層の厚さとの和の厚さに
ｎ型半導体層を設けたことを特徴とする電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15036280A JPS5773979A (en) | 1980-10-27 | 1980-10-27 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15036280A JPS5773979A (en) | 1980-10-27 | 1980-10-27 | Field effect transistor |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285123A Division JP2553673B2 (ja) | 1988-11-11 | 1988-11-11 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5773979A JPS5773979A (en) | 1982-05-08 |
| JPH0219623B2 true JPH0219623B2 (ja) | 1990-05-02 |
Family
ID=15495327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15036280A Granted JPS5773979A (en) | 1980-10-27 | 1980-10-27 | Field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5773979A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162070A (ja) * | 1982-03-19 | 1983-09-26 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS6030177A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577165A (en) * | 1980-06-17 | 1982-01-14 | Fujitsu Ltd | Semiconductor device |
-
1980
- 1980-10-27 JP JP15036280A patent/JPS5773979A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577165A (en) * | 1980-06-17 | 1982-01-14 | Fujitsu Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5773979A (en) | 1982-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3609477A (en) | Schottky-barrier field-effect transistor | |
| EP0334006A1 (en) | Stacked channel heterojunction fet | |
| JPH0371776B2 (ja) | ||
| JPH0554270B2 (ja) | ||
| US4605945A (en) | Semiconductor device | |
| JPH024140B2 (ja) | ||
| JPS62274783A (ja) | 半導体装置 | |
| US4652896A (en) | Modulation doped GaAs/AlGaAs field effect transistor | |
| US3804681A (en) | Method for making a schottky-barrier field effect transistor | |
| JPH01186683A (ja) | 半導体装置 | |
| US5670804A (en) | PN-junction gate FET | |
| JPH0219623B2 (ja) | ||
| JPH023540B2 (ja) | ||
| US4965645A (en) | Saturable charge FET | |
| JP2553673B2 (ja) | 電界効果トランジスタ | |
| US6015981A (en) | Heterostructure field-effect transistors (HFETs') with high modulation effectivity | |
| JPH0715018A (ja) | 電界効果トランジスタ | |
| JPS6196770A (ja) | 半導体装置 | |
| JPH02130934A (ja) | ショットキー接合電界効果トランジスタ | |
| JPS62209866A (ja) | 半導体装置 | |
| JP3438347B2 (ja) | 半導体装置 | |
| JPS62209864A (ja) | 半導体装置 | |
| JPH01162378A (ja) | 半導体装置 | |
| JPS62293780A (ja) | 半導体装置 | |
| JPH05102190A (ja) | 化合物半導体ヘテロ接合ゲート電界効果トランジスタ |