JPH01186683A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7784—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with delta or planar doped donor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高電流駆動及び超高速駆動のできる半導体装置
に関する。
に関する。
（従来の技術〕
近年、高速半導体素子として化合物半導体を用いｔ電界
効果型トランジスタ（以下ＦＥＴという）が注目され盛
んに研究開発が進められている。特に、素手の高性能化
を図る上では、短チヤネル化が重要となるが、ゲート長
Ｌｇの短縮に伴ってしきい値電圧７丁の負側への大幅な
シフトやドレインコンダクタンスｇｄの増大などのいわ
ゆる短チヤネル効果が問題となっている。
効果型トランジスタ（以下ＦＥＴという）が注目され盛
んに研究開発が進められている。特に、素手の高性能化
を図る上では、短チヤネル化が重要となるが、ゲート長
Ｌｇの短縮に伴ってしきい値電圧７丁の負側への大幅な
シフトやドレインコンダクタンスｇｄの増大などのいわ
ゆる短チヤネル効果が問題となっている。
この短チヤネル効果を低減する上ではチャネルのアスペ
クへ比（Ｌｇ／”ｅｔば隊弼チャネ４）ｔ−低下させな
いことが重尋である。即ち、ゲート長Ｌｇの縮少薯；伴
って実効的チャネル厚ｔｌ縮少し、しかも十分な電流を
確保する九めにチャネルの不純物密度Ｎｃｈを同時に増
大させなければならない。
クへ比（Ｌｇ／”ｅｔば隊弼チャネ４）ｔ−低下させな
いことが重尋である。即ち、ゲート長Ｌｇの縮少薯；伴
って実効的チャネル厚ｔｌ縮少し、しかも十分な電流を
確保する九めにチャネルの不純物密度Ｎｃｈを同時に増
大させなければならない。
ところが、ショットキーゲート電極を用い九いわゆるＭ
ＥＳＦＥＴにおいては、ゲートリーク電流が増大し、素
子特性の劣化が発生してしまう。
ＥＳＦＥＴにおいては、ゲートリーク電流が増大し、素
子特性の劣化が発生してしまう。
このような問題全解決するｔめに、不純物密度Ｎｃｈと
ゲート耐圧の増大を同時に図っｔ素子構造として、例え
ば雑誌「ジャパニーズ・ジャーナル・オプ・アプライド
・フイジイクス（ＪａｐａｎｅｓｅＪｏｕｒｎａｌ
ｏｆ Ａｐｐｌｉｅｄ ＰｈｙｓＬｓ）月２４巻。
ゲート耐圧の増大を同時に図っｔ素子構造として、例え
ば雑誌「ジャパニーズ・ジャーナル・オプ・アプライド
・フイジイクス（ＪａｐａｎｅｓｅＪｏｕｒｎａｌ
ｏｆ Ａｐｐｌｉｅｄ ＰｈｙｓＬｓ）月２４巻。
８号（１９８５）Ｌ６０ｇ頁に示され九δドープＰＥＴ
がある。
がある。
第６図はこのδドープＦＥＴの模式的構造断面図を示す
。図において、３１は半絶縁性Ｇ ａ Ａ ｓ基板、３
２はドナー不純物を単原子層レベルで添加し几δドープ
層、３３はアンドープのＧ ａ Ａ ａ層、３４はソー
ス電極、３５はゲート電極、３６はドレイン電極である
。
。図において、３１は半絶縁性Ｇ ａ Ａ ｓ基板、３
２はドナー不純物を単原子層レベルで添加し几δドープ
層、３３はアンドープのＧ ａ Ａ ａ層、３４はソー
ス電極、３５はゲート電極、３６はドレイン電極である
。
第７図は第６図の熱平衡状態におけるゲート電極３５直
下でのエネルギーバンド図である。ここで、Ｅｃは伝導
帯下端のエネルギ準位、Ｅ、は７工ルミ準位である〇 この場合、δビー１層３２の不純物密度は７．５×ＩＱ
Ｃｍ と極めて高い。ところが、実際の菓子動作
時においては、キャリアとなる電子の大部分が、ａビー
１層３２外部のアンドープＧ ａ Ａ ５１１ｉ３３中
に広がって走行する九め、短チヤネル効果全低減する観
点からは不十分であった。また、本来ＭＥＳＦＥＴ と
同様の構造である九め、順方向許容ゲート電圧Ｖ
がα７■程度と低く、高集ｍａｔ 積回路を設計する上での雑音余裕匿が十分にとれず問題
であっ几。
下でのエネルギーバンド図である。ここで、Ｅｃは伝導
帯下端のエネルギ準位、Ｅ、は７工ルミ準位である〇 この場合、δビー１層３２の不純物密度は７．５×ＩＱ
Ｃｍ と極めて高い。ところが、実際の菓子動作
時においては、キャリアとなる電子の大部分が、ａビー
１層３２外部のアンドープＧ ａ Ａ ５１１ｉ３３中
に広がって走行する九め、短チヤネル効果全低減する観
点からは不十分であった。また、本来ＭＥＳＦＥＴ と
同様の構造である九め、順方向許容ゲート電圧Ｖ
がα７■程度と低く、高集ｍａｔ 積回路を設計する上での雑音余裕匿が十分にとれず問題
であっ几。
（発明が解決しようとする問題点）
本発明の目的は、このような問題ｔ−屏決し、短チヤネ
ル効果を抑制もすると共に、高耐圧、高電流駆動能力を
有する高速な半導体装置を提供することにある。
ル効果を抑制もすると共に、高耐圧、高電流駆動能力を
有する高速な半導体装置を提供することにある。
本発明の半導体装置の構成は、基板上に設けられた第１
の半導体層と、この第１の半導体層上に設けられた第２
の半導体層と、この第２の半導体層中の一部に単原子層
程度の厚さで設けられ友高密度不純物層と、前記第２の
半導体層上に設けられ九低不純物密度の第３の半導体層
ま几は絶縁体層とｔ有し、前記第３の半導体層または絶
縁体層の上に設けられた制御電極と、この制御１１！Ｌ
極を挾んだ両側に前記第２の半導体層と電気的に接続さ
れｔ少くとも２個のオーミック１！極とを備えたことｔ
−特徴とする。
の半導体層と、この第１の半導体層上に設けられた第２
の半導体層と、この第２の半導体層中の一部に単原子層
程度の厚さで設けられ友高密度不純物層と、前記第２の
半導体層上に設けられ九低不純物密度の第３の半導体層
ま几は絶縁体層とｔ有し、前記第３の半導体層または絶
縁体層の上に設けられた制御電極と、この制御１１！Ｌ
極を挾んだ両側に前記第２の半導体層と電気的に接続さ
れｔ少くとも２個のオーミック１！極とを備えたことｔ
−特徴とする。
本発明の構成において、第２の半導体層が第１の半導体
層および第３の半導体層の各半導体の電子親和力より大
きい電子親和力を有するｎ型ま九は低不純物密度の半導
体からなり、高密度の不純物層がドナーからなる場合、
および１Ｘ２０半導体層がＫｌの半導体層および第３の
半導体層の各半導体の電子親和力およびエネルギーギャ
ップの和よりも小さい電子親和力およびエネルギーギャ
ップの和金有すＰ型ま九は低不純物密度の半導体からな
り、高密反不純物層がアクセプタからなる場合が適当で
ある。
層および第３の半導体層の各半導体の電子親和力より大
きい電子親和力を有するｎ型ま九は低不純物密度の半導
体からなり、高密度の不純物層がドナーからなる場合、
および１Ｘ２０半導体層がＫｌの半導体層および第３の
半導体層の各半導体の電子親和力およびエネルギーギャ
ップの和よりも小さい電子親和力およびエネルギーギャ
ップの和金有すＰ型ま九は低不純物密度の半導体からな
り、高密反不純物層がアクセプタからなる場合が適当で
ある。
（実施例）
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の半導体装置の第１の実施例の模式的構
造断面図である。１１は半絶縁性Ｇ ａ Ａ ｓの高抵
抗基板、１２は第１の半導体層、例えばアンドープＡＩ
ＧａＡ＠、１４は第１つ半導体の電子親和力より大きい
電子親和力金有する第２の半導体層、例えば（アンドー
プ）ＧａＡｓ、１５は第２の半導体層１４より小さい電
子親和力を有する第３の半導体層、例えばアンドープＡ
ｌＧａＡｓ、１３はｎ型高密度不純物層、例えばＳｉ原
子層、１６及び１８はオーミック性電極、１７は制御電
極である。
造断面図である。１１は半絶縁性Ｇ ａ Ａ ｓの高抵
抗基板、１２は第１の半導体層、例えばアンドープＡＩ
ＧａＡ＠、１４は第１つ半導体の電子親和力より大きい
電子親和力金有する第２の半導体層、例えば（アンドー
プ）ＧａＡｓ、１５は第２の半導体層１４より小さい電
子親和力を有する第３の半導体層、例えばアンドープＡ
ｌＧａＡｓ、１３はｎ型高密度不純物層、例えばＳｉ原
子層、１６及び１８はオーミック性電極、１７は制御電
極である。
第２図は第１図の半導体装置の熱平衡状態下における制
御型＃Ａ１７の直下でのエネルギーバンド図の一例であ
る。
御型＃Ａ１７の直下でのエネルギーバンド図の一例であ
る。
本実施例の特徴は、単原子層程度の厚さで高密度の不純
物層（δドープ層）１３ｔ−導入し十分な出力電流金と
り、同時にチャネルアスペクト比Ｌｇ／ｌ？低下させず
、しかもへテロバフ７７層（１２）及び第３の半導体層
１５？導入することにより、素子動作時における走行キ
ャリア電子の拡がＪ’に抑制し、短チヤネル効果の抑制
を図〕、更に素子の高性能化を計って−る。
物層（δドープ層）１３ｔ−導入し十分な出力電流金と
り、同時にチャネルアスペクト比Ｌｇ／ｌ？低下させず
、しかもへテロバフ７７層（１２）及び第３の半導体層
１５？導入することにより、素子動作時における走行キ
ャリア電子の拡がＪ’に抑制し、短チヤネル効果の抑制
を図〕、更に素子の高性能化を計って−る。
また、同時に順方向許容電圧■ が高められ、ｍａｔ
− 高電流駆動化も計られるが、この様子ｔ−第３図のエネ
ルギーバンド図に示す。第３図は順方向ゲート電圧ｖＧ
ｔ−印加し比状態における制御電極１７の直下でのエネ
ルギーバンド図で、ゲート電圧ｖＧの印加時においては
、擬フエルミ準位Ｅｙｉが、ａビー１層１３の存在のた
めにほぼピンニングされ、第うの半導体層１５のＥｃの
傾きは、第３図のように左下シになる。その結果ガウス
の定理に従って、第２の半導体層１４と第３の半導体層
１５のへテロ界面にいわゆる２次元電子２０が蓄積され
トンネル電流や熱電子放出電流が無視できる範囲では、
ゲート電圧ｖ０と共にｎ、？増大でき、チャネル電子の
実効的増大全針ることができる。まｔ、一般に２次元電
子は不純物散乱の影響が小さいため高速で走行できる。
− 高電流駆動化も計られるが、この様子ｔ−第３図のエネ
ルギーバンド図に示す。第３図は順方向ゲート電圧ｖＧ
ｔ−印加し比状態における制御電極１７の直下でのエネ
ルギーバンド図で、ゲート電圧ｖＧの印加時においては
、擬フエルミ準位Ｅｙｉが、ａビー１層１３の存在のた
めにほぼピンニングされ、第うの半導体層１５のＥｃの
傾きは、第３図のように左下シになる。その結果ガウス
の定理に従って、第２の半導体層１４と第３の半導体層
１５のへテロ界面にいわゆる２次元電子２０が蓄積され
トンネル電流や熱電子放出電流が無視できる範囲では、
ゲート電圧ｖ０と共にｎ、？増大でき、チャネル電子の
実効的増大全針ることができる。まｔ、一般に２次元電
子は不純物散乱の影響が小さいため高速で走行できる。
この２次元電子の存在は、この素子における電流駆動能
力を高める上で大きな役割を果たすことができる。
力を高める上で大きな役割を果たすことができる。
まｔ１前述のように擬フエルミ準位のピンニングと第３
の半導体層１５が存在する九めに、チャネル千の電子は
制御電極１７側に走行できないので、事実上、第３の半
導体層１５を通過するトンネル電流の大きさによって順
方向許容電圧Ｖｇｍａｔが制限される。その結果、ショ
ットキー障壁の高さによって制限されていた従来の順方
向許容電圧Ｖｇｍａｔに比べて大きくとることができ、
例えば高集積回路の設計上重要な雑音余裕度を大きくす
ることが可能になる。
の半導体層１５が存在する九めに、チャネル千の電子は
制御電極１７側に走行できないので、事実上、第３の半
導体層１５を通過するトンネル電流の大きさによって順
方向許容電圧Ｖｇｍａｔが制限される。その結果、ショ
ットキー障壁の高さによって制限されていた従来の順方
向許容電圧Ｖｇｍａｔに比べて大きくとることができ、
例えば高集積回路の設計上重要な雑音余裕度を大きくす
ることが可能になる。
このように本発明によれば、高耐圧、高電流駆動能力を
有した高速な半導体装置が実現できることが分る。
有した高速な半導体装置が実現できることが分る。
なお、以上の説明では、キャリアが電子となる場合の半
導体装置について説明したが、キャリアが正孔となる場
合の半導体装置についても、同様の原理１作用及び効果
が当然適用できる。
導体装置について説明したが、キャリアが正孔となる場
合の半導体装置についても、同様の原理１作用及び効果
が当然適用できる。
（具体例）
次に本実施例の具体例について説明する。
第１図において、半絶縁性のＧ ａ Ａ ｓ基板ｌｌ上
のノンドープＡｌＧａＡｓ １２として、不純物密度が
ｌＸ１０１５ｃｍ−”程度以下で膜厚的０．５ａｍのＡ
Ｉ （Ｌ３Ｇａ（Ｌ７Ａｓ％第２の半導体１４として不
純物密度がｌＸ１０１５ｃｍ−”程度以下の低不純物密
度で膜厚約α１μｍ０ＧａＡｓ、第３の半導体層１５と
して不純物密度がｌＸ１０１５ｃｍ−”程度以下の低不
純物密度で膜厚的３００＾のＡｌ ｏ、ｓＧａ （Ｌ５
Ａｓ、不純物層１３として不純物面密度が５Ｘ１０１２
ｃｍ−”程度で単原子層厚程度のＳｉ層、オー之ツク電
極１６．１８にＡｕＧｅ／Ｎｉによるオーミック性電極
、制御電極１７にＡｊによるショットキー電標ヲそれぞ
Ｎシる。また、８１層１３は！３の半導体層１５と第２
の半導体層１４との界面から約１００４れ究位置に設置
され、その結晶は分子線エピタキシャル去を用いて成長
した。
のノンドープＡｌＧａＡｓ １２として、不純物密度が
ｌＸ１０１５ｃｍ−”程度以下で膜厚的０．５ａｍのＡ
Ｉ （Ｌ３Ｇａ（Ｌ７Ａｓ％第２の半導体１４として不
純物密度がｌＸ１０１５ｃｍ−”程度以下の低不純物密
度で膜厚約α１μｍ０ＧａＡｓ、第３の半導体層１５と
して不純物密度がｌＸ１０１５ｃｍ−”程度以下の低不
純物密度で膜厚的３００＾のＡｌ ｏ、ｓＧａ （Ｌ５
Ａｓ、不純物層１３として不純物面密度が５Ｘ１０１２
ｃｍ−”程度で単原子層厚程度のＳｉ層、オー之ツク電
極１６．１８にＡｕＧｅ／Ｎｉによるオーミック性電極
、制御電極１７にＡｊによるショットキー電標ヲそれぞ
Ｎシる。また、８１層１３は！３の半導体層１５と第２
の半導体層１４との界面から約１００４れ究位置に設置
され、その結晶は分子線エピタキシャル去を用いて成長
した。
この具体例では、制御電極１７に÷１４ｖ８度と従来の
約２倍の電圧まで印加できた。まｔ、制御電圧の逆耐圧
的１０ｖ、ドレイン耐圧も２０ｔ程度と極めて良好であ
り几。まｔ、出力電流も単位ゲート幅当）約５ＱＱｍＡ
／ｍｍと非常に大きかつ九。
約２倍の電圧まで印加できた。まｔ、制御電圧の逆耐圧
的１０ｖ、ドレイン耐圧も２０ｔ程度と極めて良好であ
り几。まｔ、出力電流も単位ゲート幅当）約５ＱＱｍＡ
／ｍｍと非常に大きかつ九。
更に、ゲート長ヲ１０μｍから０．５μｍＫ短縮し九場
合のｖＴのシフト量は１００ｍＶ以下と良好であシ、ｇ
ｃｔもα５μｍゲート長で５ｍ８７ｍｍと極めて小さか
つ九〇 このように本発明によって、短チヤネル効果が抑制され
、しかも高耐圧、高電流駆動能力に優れた高速な半導体
装置を実現できることが分る。
合のｖＴのシフト量は１００ｍＶ以下と良好であシ、ｇ
ｃｔもα５μｍゲート長で５ｍ８７ｍｍと極めて小さか
つ九〇 このように本発明によって、短チヤネル効果が抑制され
、しかも高耐圧、高電流駆動能力に優れた高速な半導体
装置を実現できることが分る。
なお、第３の半導体層１５は、絶縁物、例えばＡＩ、０
３などでもよいが、界面準位の低減を十分に計る必要が
ある。また、第１の半導体層１２と高抵抗基板１１との
界面に存在する界面準位や不純物による上層結晶の品質
劣化を防ぐ九めに、その界面にバブ７ア層、例えばアン
ドープＧａＡｓｆ設けｔ万が望ましＡ。ま友、第１の半
導体層１２と第２の半導体層１４の電子親和力が同じ半
導体装置も基本的には有望であるが、特に短チヤネル効
果の抑制を図る上では４１の半導体層１４の電子親和力
を大きくし元方が望ましい。この第１の半導体層の少く
とも一部ｔ−Ｐ型にすることによ）、更に短チヤネル効
果の抑制金できるが、素子の容量を増大させないように
設計することが重要である。更に、高出力電流化を図る
上では第２の半導体／２ｉ１１４中にＳｉ層１３ヲ多数
個設けることもできる。
３などでもよいが、界面準位の低減を十分に計る必要が
ある。また、第１の半導体層１２と高抵抗基板１１との
界面に存在する界面準位や不純物による上層結晶の品質
劣化を防ぐ九めに、その界面にバブ７ア層、例えばアン
ドープＧａＡｓｆ設けｔ万が望ましＡ。ま友、第１の半
導体層１２と第２の半導体層１４の電子親和力が同じ半
導体装置も基本的には有望であるが、特に短チヤネル効
果の抑制を図る上では４１の半導体層１４の電子親和力
を大きくし元方が望ましい。この第１の半導体層の少く
とも一部ｔ−Ｐ型にすることによ）、更に短チヤネル効
果の抑制金できるが、素子の容量を増大させないように
設計することが重要である。更に、高出力電流化を図る
上では第２の半導体／２ｉ１１４中にＳｉ層１３ヲ多数
個設けることもできる。
ま九、第２の半導体層１４が、第１の具体例のアンドー
プＧ ａ Ａ ｓの代りに、不純物濃度２Ｘ１０１７ｃ
ｍ−３程度のｎ型ＧａＡｓｔ−用いたもので、その膜厚
を約０．０５μｍとすることもできる。この場合は、第
３の半導体層（アンドープＡｌＧａＡｓ ） １５の中
への不純物拡散を抑制するため、このｎ型ＧａＡｓ１４
との界面近傍に低不純物密度（高純度）の半導体層金膜
けてもよい。
プＧ ａ Ａ ｓの代りに、不純物濃度２Ｘ１０１７ｃ
ｍ−３程度のｎ型ＧａＡｓｔ−用いたもので、その膜厚
を約０．０５μｍとすることもできる。この場合は、第
３の半導体層（アンドープＡｌＧａＡｓ ） １５の中
への不純物拡散を抑制するため、このｎ型ＧａＡｓ１４
との界面近傍に低不純物密度（高純度）の半導体層金膜
けてもよい。
〔実施例２〕
第４図は本発明の第２の実施例の模式的断面図で、第１
の実施例のキャリアが電子であるに対し、キャリアが正
孔の場合を示している。本実施例は、高抵抗ＧａＡｓ基
板１１上の４ｇ１の半導体層２２に不純物密度がｌＸｌ
０ Ｃｍ 程度以下で膜厚的０．５μｍのＧａＡｓ
ＮＩを、第２の半導体層２４に不純物密度がｌＸｌ０
ｃｍ 程度が膜厚的０．１μｍのＧｅ層を、第３の
半導体層２５に不細物密度がｌＸｌ０”ｃｍ ’ｆ４
度以下で膜厚的５０ＯＡのＡＩ （１，ＩＧ ａ Ｑ、
ｇＡｓ周を、不純物層２３に不純物面密度がｌＸｌ０
ｃｍ程度で準原子層厚程度のＢｅ層を、２６及び２８
１ｃＡｕＺｎによるオーミック性ｔｉｔ−１２７にＷに
よるショフ、トキー［極をそれぞれ用いる。このシ層２
３は第３の半導体層２５と第２の半導体層２４との界面
から約１００Ａ離れｔ位置に設置され、その結晶は有機
金属気相成長法を用いて成長し九〇本実施例においても
、第１の実施例と同様に、短チヤネル効果が抑制され、
しかも高耐圧、高電流駆動能力に優れ元手導体装置が実
現され九〇この場合も、第２の半導体＃２４として低不
純物密度のＧｅ層の代）に、不純物密度が２Ｘ１０１７
ｃｍ、３程度のＰ型Ｇｅ層ｔ−膜厚的０．０５μｍで用
いることができる。
の実施例のキャリアが電子であるに対し、キャリアが正
孔の場合を示している。本実施例は、高抵抗ＧａＡｓ基
板１１上の４ｇ１の半導体層２２に不純物密度がｌＸｌ
０ Ｃｍ 程度以下で膜厚的０．５μｍのＧａＡｓ
ＮＩを、第２の半導体層２４に不純物密度がｌＸｌ０
ｃｍ 程度が膜厚的０．１μｍのＧｅ層を、第３の
半導体層２５に不細物密度がｌＸｌ０”ｃｍ ’ｆ４
度以下で膜厚的５０ＯＡのＡＩ （１，ＩＧ ａ Ｑ、
ｇＡｓ周を、不純物層２３に不純物面密度がｌＸｌ０
ｃｍ程度で準原子層厚程度のＢｅ層を、２６及び２８
１ｃＡｕＺｎによるオーミック性ｔｉｔ−１２７にＷに
よるショフ、トキー［極をそれぞれ用いる。このシ層２
３は第３の半導体層２５と第２の半導体層２４との界面
から約１００Ａ離れｔ位置に設置され、その結晶は有機
金属気相成長法を用いて成長し九〇本実施例においても
、第１の実施例と同様に、短チヤネル効果が抑制され、
しかも高耐圧、高電流駆動能力に優れ元手導体装置が実
現され九〇この場合も、第２の半導体＃２４として低不
純物密度のＧｅ層の代）に、不純物密度が２Ｘ１０１７
ｃｍ、３程度のＰ型Ｇｅ層ｔ−膜厚的０．０５μｍで用
いることができる。
（発明の効果）
以上説明したように本発明によれば、短チヤネル効果が
抑制でき、しかも高耐圧、高電流駆動能力を有する高速
性及び高周波特性に優れ元手導体装置が実現できるとい
う効果がある。
抑制でき、しかも高耐圧、高電流駆動能力を有する高速
性及び高周波特性に優れ元手導体装置が実現できるとい
う効果がある。
毛 図面の簡単な説明 ノ第１図は本発明
の一実施例の模式的断面図、第２図、第３図は８１図の
実施例の電圧無印加時および印加時のエネルギーバンド
図、第４図は本発明の第２の実施例の模式的断面図、第
５図は第４図のエネルギーバンド図、第６図は従来のδ
ドープＰＥＴの一例の模式的断面図、第７図は第６図の
エネルギーバンド図である。
の一実施例の模式的断面図、第２図、第３図は８１図の
実施例の電圧無印加時および印加時のエネルギーバンド
図、第４図は本発明の第２の実施例の模式的断面図、第
５図は第４図のエネルギーバンド図、第６図は従来のδ
ドープＰＥＴの一例の模式的断面図、第７図は第６図の
エネルギーバンド図である。
１１．３１・・・・・・高抵抗Ｇ ａ Ａ ｓ基板、１
２・・・・・・第１０半導体層（Ａｌ ｏ、ｓＧａ （
Ｌ７ＡＢ層）、１３・・・・・・高密度不純物層（Ｓｉ
層）、１４・・・・・・第２の半導体層（ＧａＡｓ層）
、１５−・−−−−第３の半導体層（ＡＩｏ、５ＧａＱ
、ＳＡＳ層ン、１６． １８． ２６． ２８・−・−
オーミック性電極、１７．２７・・・・・・制御電極、
２２゜３３・・・・・・ＧａＡｓ層、２３・・・・・・
Ｂｅ層、２４・・・・・・Ｇｅ層、２５−・−Ａｌ Ｏ
，Ｉ Ｇａ ０． ＩＡｓ層、３２−・−・δドープ層
、３４・・・・・・ソース電極、３５・・・・・・ゲー
ト電極、３６・・・・・・ドレイ／電極。
２・・・・・・第１０半導体層（Ａｌ ｏ、ｓＧａ （
Ｌ７ＡＢ層）、１３・・・・・・高密度不純物層（Ｓｉ
層）、１４・・・・・・第２の半導体層（ＧａＡｓ層）
、１５−・−−−−第３の半導体層（ＡＩｏ、５ＧａＱ
、ＳＡＳ層ン、１６． １８． ２６． ２８・−・−
オーミック性電極、１７．２７・・・・・・制御電極、
２２゜３３・・・・・・ＧａＡｓ層、２３・・・・・・
Ｂｅ層、２４・・・・・・Ｇｅ層、２５−・−Ａｌ Ｏ
，Ｉ Ｇａ ０． ＩＡｓ層、３２−・−・δドープ層
、３４・・・・・・ソース電極、３５・・・・・・ゲー
ト電極、３６・・・・・・ドレイ／電極。
代理人 弁理士 内 原 音
沼１個
齢４−回
猶５則
Claims (1)
- 【特許請求の範囲】 １）基板上に設けられた第１の半導体層と、この第１の
半導体層上に設けられた第２の半導体層と、この第２の
半導体層中の一部に単原子層程度の厚さで設けられた高
密度不純物層と、前記第２の半導体層上に設けられた低
不純物密度の第３の半導体層または絶縁体層とを有し、
前記第３の半導体層または絶縁体層の上に設けられた制
御電極と、この制御電極を挾んだ両側に前記第２の半導
体層と電気的に接続された少くとも２個のオーミック電
極とを備えたことを特徴とする半導体装置。 ２）第２の半導体層が第１の半導体層および第３の半導
体層の各半導体の電子親和力より大きい電子親和力を有
するｎ型または低不純物密度の半導体からなり、高密度
の不純物層がドナーからなる特許請求の範囲第１項記載
の半導体装置。 ３）第２の半導体層が第１の半導体層および第３の半導
体層の各半導体の電子親和力およびエネルギーギャップ
の和よりも小さい電子親和力およびエネルギーギャップ
の和を有すＰ型または低不純物密度の半導体からなり、
高密度不純物層がアクセプタからなる特許請求の範囲第
１項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007180A JP2716136B2 (ja) | 1988-01-14 | 1988-01-14 | 半導体装置 |
| EP89100591A EP0326832A1 (en) | 1988-01-14 | 1989-01-13 | Atomic planar-doped field-effect transistor |
| US07/296,804 US4980731A (en) | 1988-01-14 | 1989-01-13 | Atomic planar-doped field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007180A JP2716136B2 (ja) | 1988-01-14 | 1988-01-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01186683A true JPH01186683A (ja) | 1989-07-26 |
| JP2716136B2 JP2716136B2 (ja) | 1998-02-18 |
Family
ID=11658875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007180A Expired - Lifetime JP2716136B2 (ja) | 1988-01-14 | 1988-01-14 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4980731A (ja) |
| EP (1) | EP0326832A1 (ja) |
| JP (1) | JP2716136B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271563A (ja) * | 1988-09-06 | 1990-03-12 | Sony Corp | 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ |
| JPH02299273A (ja) * | 1989-05-15 | 1990-12-11 | Toshiba Corp | 電界効果トランジスタ |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183778A (en) * | 1989-11-20 | 1993-02-02 | Fujitsu Limited | Method of producing a semiconductor device |
| JPH03160714A (ja) * | 1989-11-20 | 1991-07-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5206527A (en) * | 1990-11-09 | 1993-04-27 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| KR100254005B1 (ko) * | 1991-08-02 | 2000-04-15 | 가나이 쓰도무 | 반도체 장치 및 그 제조 방법 |
| US5488237A (en) * | 1992-02-14 | 1996-01-30 | Sumitomo Electric Industries, Ltd. | Semiconductor device with delta-doped layer in channel region |
| JPH0883814A (ja) * | 1994-07-11 | 1996-03-26 | Toshiba Corp | 化合物半導体電界効果トランジスタ及びその製造方法 |
| US5701020A (en) * | 1997-01-31 | 1997-12-23 | National Science Council | Pseudomorphic step-doped-channel field-effect transistor |
| JP3429700B2 (ja) * | 1999-03-19 | 2003-07-22 | 富士通カンタムデバイス株式会社 | 高電子移動度トランジスタ |
| WO2003015174A2 (en) * | 2001-08-07 | 2003-02-20 | Jan Kuzmik | High electron mobility devices |
| US10644142B2 (en) * | 2017-12-22 | 2020-05-05 | Nxp Usa, Inc. | Semiconductor devices with doped regions functioning as enhanced resistivity regions or diffusion barriers, and methods of fabrication therefor |
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| JPH01108779A (ja) * | 1987-10-22 | 1989-04-26 | Fujitsu Ltd | 電界効果半導体装置 |
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| JPH088350B2 (ja) * | 1985-04-08 | 1996-01-29 | 日本電気株式会社 | 半導体装置 |
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-
1988
- 1988-01-14 JP JP63007180A patent/JP2716136B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-13 EP EP89100591A patent/EP0326832A1/en not_active Withdrawn
- 1989-01-13 US US07/296,804 patent/US4980731A/en not_active Expired - Lifetime
Patent Citations (3)
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| JPH02299273A (ja) * | 1989-05-15 | 1990-12-11 | Toshiba Corp | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2716136B2 (ja) | 1998-02-18 |
| EP0326832A1 (en) | 1989-08-09 |
| US4980731A (en) | 1990-12-25 |
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| JPH0431192B2 (ja) |
Legal Events
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