JPH01186683A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7784—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with delta or planar doped donor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は高電流駆動及び超高速駆動のできる半導体装置
に関する。
に関する。
(従来の技術〕
近年、高速半導体素子として化合物半導体を用いt電界
効果型トランジスタ(以下FETという)が注目され盛
んに研究開発が進められている。特に、素手の高性能化
を図る上では、短チヤネル化が重要となるが、ゲート長
Lgの短縮に伴ってしきい値電圧7丁の負側への大幅な
シフトやドレインコンダクタンスgdの増大などのいわ
ゆる短チヤネル効果が問題となっている。
効果型トランジスタ(以下FETという)が注目され盛
んに研究開発が進められている。特に、素手の高性能化
を図る上では、短チヤネル化が重要となるが、ゲート長
Lgの短縮に伴ってしきい値電圧7丁の負側への大幅な
シフトやドレインコンダクタンスgdの増大などのいわ
ゆる短チヤネル効果が問題となっている。
この短チヤネル効果を低減する上ではチャネルのアスペ
クへ比(Lg/”etば隊弼チャネ4)t−低下させな
いことが重尋である。即ち、ゲート長Lgの縮少薯;伴
って実効的チャネル厚tl縮少し、しかも十分な電流を
確保する九めにチャネルの不純物密度Nchを同時に増
大させなければならない。
クへ比(Lg/”etば隊弼チャネ4)t−低下させな
いことが重尋である。即ち、ゲート長Lgの縮少薯;伴
って実効的チャネル厚tl縮少し、しかも十分な電流を
確保する九めにチャネルの不純物密度Nchを同時に増
大させなければならない。
ところが、ショットキーゲート電極を用い九いわゆるM
ESFETにおいては、ゲートリーク電流が増大し、素
子特性の劣化が発生してしまう。
ESFETにおいては、ゲートリーク電流が増大し、素
子特性の劣化が発生してしまう。
このような問題全解決するtめに、不純物密度Nchと
ゲート耐圧の増大を同時に図っt素子構造として、例え
ば雑誌「ジャパニーズ・ジャーナル・オプ・アプライド
・フイジイクス(JapaneseJournal
of Applied PhysLs)月24巻。
ゲート耐圧の増大を同時に図っt素子構造として、例え
ば雑誌「ジャパニーズ・ジャーナル・オプ・アプライド
・フイジイクス(JapaneseJournal
of Applied PhysLs)月24巻。
8号(1985)L60g頁に示され九δドープPET
がある。
がある。
第6図はこのδドープFETの模式的構造断面図を示す
。図において、31は半絶縁性G a A s基板、3
2はドナー不純物を単原子層レベルで添加し几δドープ
層、33はアンドープのG a A a層、34はソー
ス電極、35はゲート電極、36はドレイン電極である
。
。図において、31は半絶縁性G a A s基板、3
2はドナー不純物を単原子層レベルで添加し几δドープ
層、33はアンドープのG a A a層、34はソー
ス電極、35はゲート電極、36はドレイン電極である
。
第7図は第6図の熱平衡状態におけるゲート電極35直
下でのエネルギーバンド図である。ここで、Ecは伝導
帯下端のエネルギ準位、E、は7工ルミ準位である〇 この場合、δビー1層32の不純物密度は7.5×IQ
Cm と極めて高い。ところが、実際の菓子動作
時においては、キャリアとなる電子の大部分が、aビー
1層32外部のアンドープG a A 511i33中
に広がって走行する九め、短チヤネル効果全低減する観
点からは不十分であった。また、本来MESFET と
同様の構造である九め、順方向許容ゲート電圧V
がα7■程度と低く、高集mat 積回路を設計する上での雑音余裕匿が十分にとれず問題
であっ几。
下でのエネルギーバンド図である。ここで、Ecは伝導
帯下端のエネルギ準位、E、は7工ルミ準位である〇 この場合、δビー1層32の不純物密度は7.5×IQ
Cm と極めて高い。ところが、実際の菓子動作
時においては、キャリアとなる電子の大部分が、aビー
1層32外部のアンドープG a A 511i33中
に広がって走行する九め、短チヤネル効果全低減する観
点からは不十分であった。また、本来MESFET と
同様の構造である九め、順方向許容ゲート電圧V
がα7■程度と低く、高集mat 積回路を設計する上での雑音余裕匿が十分にとれず問題
であっ几。
(発明が解決しようとする問題点)
本発明の目的は、このような問題t−屏決し、短チヤネ
ル効果を抑制もすると共に、高耐圧、高電流駆動能力を
有する高速な半導体装置を提供することにある。
ル効果を抑制もすると共に、高耐圧、高電流駆動能力を
有する高速な半導体装置を提供することにある。
本発明の半導体装置の構成は、基板上に設けられた第1
の半導体層と、この第1の半導体層上に設けられた第2
の半導体層と、この第2の半導体層中の一部に単原子層
程度の厚さで設けられ友高密度不純物層と、前記第2の
半導体層上に設けられ九低不純物密度の第3の半導体層
ま几は絶縁体層とt有し、前記第3の半導体層または絶
縁体層の上に設けられた制御電極と、この制御11!L
極を挾んだ両側に前記第2の半導体層と電気的に接続さ
れt少くとも2個のオーミック1!極とを備えたことt
−特徴とする。
の半導体層と、この第1の半導体層上に設けられた第2
の半導体層と、この第2の半導体層中の一部に単原子層
程度の厚さで設けられ友高密度不純物層と、前記第2の
半導体層上に設けられ九低不純物密度の第3の半導体層
ま几は絶縁体層とt有し、前記第3の半導体層または絶
縁体層の上に設けられた制御電極と、この制御11!L
極を挾んだ両側に前記第2の半導体層と電気的に接続さ
れt少くとも2個のオーミック1!極とを備えたことt
−特徴とする。
本発明の構成において、第2の半導体層が第1の半導体
層および第3の半導体層の各半導体の電子親和力より大
きい電子親和力を有するn型ま九は低不純物密度の半導
体からなり、高密度の不純物層がドナーからなる場合、
および1X20半導体層がKlの半導体層および第3の
半導体層の各半導体の電子親和力およびエネルギーギャ
ップの和よりも小さい電子親和力およびエネルギーギャ
ップの和金有すP型ま九は低不純物密度の半導体からな
り、高密反不純物層がアクセプタからなる場合が適当で
ある。
層および第3の半導体層の各半導体の電子親和力より大
きい電子親和力を有するn型ま九は低不純物密度の半導
体からなり、高密度の不純物層がドナーからなる場合、
および1X20半導体層がKlの半導体層および第3の
半導体層の各半導体の電子親和力およびエネルギーギャ
ップの和よりも小さい電子親和力およびエネルギーギャ
ップの和金有すP型ま九は低不純物密度の半導体からな
り、高密反不純物層がアクセプタからなる場合が適当で
ある。
(実施例)
以下、図面を参照して本発明の詳細な説明する。
第1図は本発明の半導体装置の第1の実施例の模式的構
造断面図である。11は半絶縁性G a A sの高抵
抗基板、12は第1の半導体層、例えばアンドープAI
GaA@、14は第1つ半導体の電子親和力より大きい
電子親和力金有する第2の半導体層、例えば(アンドー
プ)GaAs、15は第2の半導体層14より小さい電
子親和力を有する第3の半導体層、例えばアンドープA
lGaAs、13はn型高密度不純物層、例えばSi原
子層、16及び18はオーミック性電極、17は制御電
極である。
造断面図である。11は半絶縁性G a A sの高抵
抗基板、12は第1の半導体層、例えばアンドープAI
GaA@、14は第1つ半導体の電子親和力より大きい
電子親和力金有する第2の半導体層、例えば(アンドー
プ)GaAs、15は第2の半導体層14より小さい電
子親和力を有する第3の半導体層、例えばアンドープA
lGaAs、13はn型高密度不純物層、例えばSi原
子層、16及び18はオーミック性電極、17は制御電
極である。
第2図は第1図の半導体装置の熱平衡状態下における制
御型#A17の直下でのエネルギーバンド図の一例であ
る。
御型#A17の直下でのエネルギーバンド図の一例であ
る。
本実施例の特徴は、単原子層程度の厚さで高密度の不純
物層(δドープ層)13t−導入し十分な出力電流金と
り、同時にチャネルアスペクト比Lg/l?低下させず
、しかもへテロバフ77層(12)及び第3の半導体層
15?導入することにより、素子動作時における走行キ
ャリア電子の拡がJ’に抑制し、短チヤネル効果の抑制
を図〕、更に素子の高性能化を計って−る。
物層(δドープ層)13t−導入し十分な出力電流金と
り、同時にチャネルアスペクト比Lg/l?低下させず
、しかもへテロバフ77層(12)及び第3の半導体層
15?導入することにより、素子動作時における走行キ
ャリア電子の拡がJ’に抑制し、短チヤネル効果の抑制
を図〕、更に素子の高性能化を計って−る。
また、同時に順方向許容電圧■ が高められ、mat
− 高電流駆動化も計られるが、この様子t−第3図のエネ
ルギーバンド図に示す。第3図は順方向ゲート電圧vG
t−印加し比状態における制御電極17の直下でのエネ
ルギーバンド図で、ゲート電圧vGの印加時においては
、擬フエルミ準位Eyiが、aビー1層13の存在のた
めにほぼピンニングされ、第うの半導体層15のEcの
傾きは、第3図のように左下シになる。その結果ガウス
の定理に従って、第2の半導体層14と第3の半導体層
15のへテロ界面にいわゆる2次元電子20が蓄積され
トンネル電流や熱電子放出電流が無視できる範囲では、
ゲート電圧v0と共にn、?増大でき、チャネル電子の
実効的増大全針ることができる。まt、一般に2次元電
子は不純物散乱の影響が小さいため高速で走行できる。
− 高電流駆動化も計られるが、この様子t−第3図のエネ
ルギーバンド図に示す。第3図は順方向ゲート電圧vG
t−印加し比状態における制御電極17の直下でのエネ
ルギーバンド図で、ゲート電圧vGの印加時においては
、擬フエルミ準位Eyiが、aビー1層13の存在のた
めにほぼピンニングされ、第うの半導体層15のEcの
傾きは、第3図のように左下シになる。その結果ガウス
の定理に従って、第2の半導体層14と第3の半導体層
15のへテロ界面にいわゆる2次元電子20が蓄積され
トンネル電流や熱電子放出電流が無視できる範囲では、
ゲート電圧v0と共にn、?増大でき、チャネル電子の
実効的増大全針ることができる。まt、一般に2次元電
子は不純物散乱の影響が小さいため高速で走行できる。
この2次元電子の存在は、この素子における電流駆動能
力を高める上で大きな役割を果たすことができる。
力を高める上で大きな役割を果たすことができる。
まt1前述のように擬フエルミ準位のピンニングと第3
の半導体層15が存在する九めに、チャネル千の電子は
制御電極17側に走行できないので、事実上、第3の半
導体層15を通過するトンネル電流の大きさによって順
方向許容電圧Vgmatが制限される。その結果、ショ
ットキー障壁の高さによって制限されていた従来の順方
向許容電圧Vgmatに比べて大きくとることができ、
例えば高集積回路の設計上重要な雑音余裕度を大きくす
ることが可能になる。
の半導体層15が存在する九めに、チャネル千の電子は
制御電極17側に走行できないので、事実上、第3の半
導体層15を通過するトンネル電流の大きさによって順
方向許容電圧Vgmatが制限される。その結果、ショ
ットキー障壁の高さによって制限されていた従来の順方
向許容電圧Vgmatに比べて大きくとることができ、
例えば高集積回路の設計上重要な雑音余裕度を大きくす
ることが可能になる。
このように本発明によれば、高耐圧、高電流駆動能力を
有した高速な半導体装置が実現できることが分る。
有した高速な半導体装置が実現できることが分る。
なお、以上の説明では、キャリアが電子となる場合の半
導体装置について説明したが、キャリアが正孔となる場
合の半導体装置についても、同様の原理1作用及び効果
が当然適用できる。
導体装置について説明したが、キャリアが正孔となる場
合の半導体装置についても、同様の原理1作用及び効果
が当然適用できる。
(具体例)
次に本実施例の具体例について説明する。
第1図において、半絶縁性のG a A s基板ll上
のノンドープAlGaAs 12として、不純物密度が
lX1015cm−”程度以下で膜厚的0.5amのA
I (L3Ga(L7As%第2の半導体14として不
純物密度がlX1015cm−”程度以下の低不純物密
度で膜厚約α1μm0GaAs、第3の半導体層15と
して不純物密度がlX1015cm−”程度以下の低不
純物密度で膜厚的300^のAl o、sGa (L5
As、不純物層13として不純物面密度が5X1012
cm−”程度で単原子層厚程度のSi層、オー之ツク電
極16.18にAuGe/Niによるオーミック性電極
、制御電極17にAjによるショットキー電標ヲそれぞ
Nシる。また、81層13は!3の半導体層15と第2
の半導体層14との界面から約1004れ究位置に設置
され、その結晶は分子線エピタキシャル去を用いて成長
した。
のノンドープAlGaAs 12として、不純物密度が
lX1015cm−”程度以下で膜厚的0.5amのA
I (L3Ga(L7As%第2の半導体14として不
純物密度がlX1015cm−”程度以下の低不純物密
度で膜厚約α1μm0GaAs、第3の半導体層15と
して不純物密度がlX1015cm−”程度以下の低不
純物密度で膜厚的300^のAl o、sGa (L5
As、不純物層13として不純物面密度が5X1012
cm−”程度で単原子層厚程度のSi層、オー之ツク電
極16.18にAuGe/Niによるオーミック性電極
、制御電極17にAjによるショットキー電標ヲそれぞ
Nシる。また、81層13は!3の半導体層15と第2
の半導体層14との界面から約1004れ究位置に設置
され、その結晶は分子線エピタキシャル去を用いて成長
した。
この具体例では、制御電極17に÷14v8度と従来の
約2倍の電圧まで印加できた。まt、制御電圧の逆耐圧
的10v、ドレイン耐圧も20t程度と極めて良好であ
り几。まt、出力電流も単位ゲート幅当)約5QQmA
/mmと非常に大きかつ九。
約2倍の電圧まで印加できた。まt、制御電圧の逆耐圧
的10v、ドレイン耐圧も20t程度と極めて良好であ
り几。まt、出力電流も単位ゲート幅当)約5QQmA
/mmと非常に大きかつ九。
更に、ゲート長ヲ10μmから0.5μmK短縮し九場
合のvTのシフト量は100mV以下と良好であシ、g
ctもα5μmゲート長で5m87mmと極めて小さか
つ九〇 このように本発明によって、短チヤネル効果が抑制され
、しかも高耐圧、高電流駆動能力に優れた高速な半導体
装置を実現できることが分る。
合のvTのシフト量は100mV以下と良好であシ、g
ctもα5μmゲート長で5m87mmと極めて小さか
つ九〇 このように本発明によって、短チヤネル効果が抑制され
、しかも高耐圧、高電流駆動能力に優れた高速な半導体
装置を実現できることが分る。
なお、第3の半導体層15は、絶縁物、例えばAI、0
3などでもよいが、界面準位の低減を十分に計る必要が
ある。また、第1の半導体層12と高抵抗基板11との
界面に存在する界面準位や不純物による上層結晶の品質
劣化を防ぐ九めに、その界面にバブ7ア層、例えばアン
ドープGaAsf設けt万が望ましA。ま友、第1の半
導体層12と第2の半導体層14の電子親和力が同じ半
導体装置も基本的には有望であるが、特に短チヤネル効
果の抑制を図る上では41の半導体層14の電子親和力
を大きくし元方が望ましい。この第1の半導体層の少く
とも一部t−P型にすることによ)、更に短チヤネル効
果の抑制金できるが、素子の容量を増大させないように
設計することが重要である。更に、高出力電流化を図る
上では第2の半導体/2i114中にSi層13ヲ多数
個設けることもできる。
3などでもよいが、界面準位の低減を十分に計る必要が
ある。また、第1の半導体層12と高抵抗基板11との
界面に存在する界面準位や不純物による上層結晶の品質
劣化を防ぐ九めに、その界面にバブ7ア層、例えばアン
ドープGaAsf設けt万が望ましA。ま友、第1の半
導体層12と第2の半導体層14の電子親和力が同じ半
導体装置も基本的には有望であるが、特に短チヤネル効
果の抑制を図る上では41の半導体層14の電子親和力
を大きくし元方が望ましい。この第1の半導体層の少く
とも一部t−P型にすることによ)、更に短チヤネル効
果の抑制金できるが、素子の容量を増大させないように
設計することが重要である。更に、高出力電流化を図る
上では第2の半導体/2i114中にSi層13ヲ多数
個設けることもできる。
ま九、第2の半導体層14が、第1の具体例のアンドー
プG a A sの代りに、不純物濃度2X1017c
m−3程度のn型GaAst−用いたもので、その膜厚
を約0.05μmとすることもできる。この場合は、第
3の半導体層(アンドープAlGaAs ) 15の中
への不純物拡散を抑制するため、このn型GaAs14
との界面近傍に低不純物密度(高純度)の半導体層金膜
けてもよい。
プG a A sの代りに、不純物濃度2X1017c
m−3程度のn型GaAst−用いたもので、その膜厚
を約0.05μmとすることもできる。この場合は、第
3の半導体層(アンドープAlGaAs ) 15の中
への不純物拡散を抑制するため、このn型GaAs14
との界面近傍に低不純物密度(高純度)の半導体層金膜
けてもよい。
〔実施例2〕
第4図は本発明の第2の実施例の模式的断面図で、第1
の実施例のキャリアが電子であるに対し、キャリアが正
孔の場合を示している。本実施例は、高抵抗GaAs基
板11上の4g1の半導体層22に不純物密度がlXl
0 Cm 程度以下で膜厚的0.5μmのGaAs
NIを、第2の半導体層24に不純物密度がlXl0
cm 程度が膜厚的0.1μmのGe層を、第3の
半導体層25に不細物密度がlXl0”cm ’f4
度以下で膜厚的50OAのAI (1,IG a Q、
gAs周を、不純物層23に不純物面密度がlXl0
cm程度で準原子層厚程度のBe層を、26及び28
1cAuZnによるオーミック性tit−127にWに
よるショフ、トキー[極をそれぞれ用いる。このシ層2
3は第3の半導体層25と第2の半導体層24との界面
から約100A離れt位置に設置され、その結晶は有機
金属気相成長法を用いて成長し九〇本実施例においても
、第1の実施例と同様に、短チヤネル効果が抑制され、
しかも高耐圧、高電流駆動能力に優れ元手導体装置が実
現され九〇この場合も、第2の半導体#24として低不
純物密度のGe層の代)に、不純物密度が2X1017
cm、3程度のP型Ge層t−膜厚的0.05μmで用
いることができる。
の実施例のキャリアが電子であるに対し、キャリアが正
孔の場合を示している。本実施例は、高抵抗GaAs基
板11上の4g1の半導体層22に不純物密度がlXl
0 Cm 程度以下で膜厚的0.5μmのGaAs
NIを、第2の半導体層24に不純物密度がlXl0
cm 程度が膜厚的0.1μmのGe層を、第3の
半導体層25に不細物密度がlXl0”cm ’f4
度以下で膜厚的50OAのAI (1,IG a Q、
gAs周を、不純物層23に不純物面密度がlXl0
cm程度で準原子層厚程度のBe層を、26及び28
1cAuZnによるオーミック性tit−127にWに
よるショフ、トキー[極をそれぞれ用いる。このシ層2
3は第3の半導体層25と第2の半導体層24との界面
から約100A離れt位置に設置され、その結晶は有機
金属気相成長法を用いて成長し九〇本実施例においても
、第1の実施例と同様に、短チヤネル効果が抑制され、
しかも高耐圧、高電流駆動能力に優れ元手導体装置が実
現され九〇この場合も、第2の半導体#24として低不
純物密度のGe層の代)に、不純物密度が2X1017
cm、3程度のP型Ge層t−膜厚的0.05μmで用
いることができる。
(発明の効果)
以上説明したように本発明によれば、短チヤネル効果が
抑制でき、しかも高耐圧、高電流駆動能力を有する高速
性及び高周波特性に優れ元手導体装置が実現できるとい
う効果がある。
抑制でき、しかも高耐圧、高電流駆動能力を有する高速
性及び高周波特性に優れ元手導体装置が実現できるとい
う効果がある。
毛 図面の簡単な説明 ノ第1図は本発明
の一実施例の模式的断面図、第2図、第3図は81図の
実施例の電圧無印加時および印加時のエネルギーバンド
図、第4図は本発明の第2の実施例の模式的断面図、第
5図は第4図のエネルギーバンド図、第6図は従来のδ
ドープPETの一例の模式的断面図、第7図は第6図の
エネルギーバンド図である。
の一実施例の模式的断面図、第2図、第3図は81図の
実施例の電圧無印加時および印加時のエネルギーバンド
図、第4図は本発明の第2の実施例の模式的断面図、第
5図は第4図のエネルギーバンド図、第6図は従来のδ
ドープPETの一例の模式的断面図、第7図は第6図の
エネルギーバンド図である。
11.31・・・・・・高抵抗G a A s基板、1
2・・・・・・第10半導体層(Al o、sGa (
L7AB層)、13・・・・・・高密度不純物層(Si
層)、14・・・・・・第2の半導体層(GaAs層)
、15−・−−−−第3の半導体層(AIo、5GaQ
、SAS層ン、16. 18. 26. 28・−・−
オーミック性電極、17.27・・・・・・制御電極、
22゜33・・・・・・GaAs層、23・・・・・・
Be層、24・・・・・・Ge層、25−・−Al O
,I Ga 0. IAs層、32−・−・δドープ層
、34・・・・・・ソース電極、35・・・・・・ゲー
ト電極、36・・・・・・ドレイ/電極。
2・・・・・・第10半導体層(Al o、sGa (
L7AB層)、13・・・・・・高密度不純物層(Si
層)、14・・・・・・第2の半導体層(GaAs層)
、15−・−−−−第3の半導体層(AIo、5GaQ
、SAS層ン、16. 18. 26. 28・−・−
オーミック性電極、17.27・・・・・・制御電極、
22゜33・・・・・・GaAs層、23・・・・・・
Be層、24・・・・・・Ge層、25−・−Al O
,I Ga 0. IAs層、32−・−・δドープ層
、34・・・・・・ソース電極、35・・・・・・ゲー
ト電極、36・・・・・・ドレイ/電極。
代理人 弁理士 内 原 音
沼1個
齢4−回
猶5則
Claims (1)
- 【特許請求の範囲】 1)基板上に設けられた第1の半導体層と、この第1の
半導体層上に設けられた第2の半導体層と、この第2の
半導体層中の一部に単原子層程度の厚さで設けられた高
密度不純物層と、前記第2の半導体層上に設けられた低
不純物密度の第3の半導体層または絶縁体層とを有し、
前記第3の半導体層または絶縁体層の上に設けられた制
御電極と、この制御電極を挾んだ両側に前記第2の半導
体層と電気的に接続された少くとも2個のオーミック電
極とを備えたことを特徴とする半導体装置。 2)第2の半導体層が第1の半導体層および第3の半導
体層の各半導体の電子親和力より大きい電子親和力を有
するn型または低不純物密度の半導体からなり、高密度
の不純物層がドナーからなる特許請求の範囲第1項記載
の半導体装置。 3)第2の半導体層が第1の半導体層および第3の半導
体層の各半導体の電子親和力およびエネルギーギャップ
の和よりも小さい電子親和力およびエネルギーギャップ
の和を有すP型または低不純物密度の半導体からなり、
高密度不純物層がアクセプタからなる特許請求の範囲第
1項記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63007180A JP2716136B2 (ja) | 1988-01-14 | 1988-01-14 | 半導体装置 |
EP89100591A EP0326832A1 (en) | 1988-01-14 | 1989-01-13 | Atomic planar-doped field-effect transistor |
US07/296,804 US4980731A (en) | 1988-01-14 | 1989-01-13 | Atomic planar-doped field-effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63007180A JP2716136B2 (ja) | 1988-01-14 | 1988-01-14 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01186683A true JPH01186683A (ja) | 1989-07-26 |
JP2716136B2 JP2716136B2 (ja) | 1998-02-18 |
Family
ID=11658875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63007180A Expired - Lifetime JP2716136B2 (ja) | 1988-01-14 | 1988-01-14 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4980731A (ja) |
EP (1) | EP0326832A1 (ja) |
JP (1) | JP2716136B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0271563A (ja) * | 1988-09-06 | 1990-03-12 | Sony Corp | 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ |
JPH02299273A (ja) * | 1989-05-15 | 1990-12-11 | Toshiba Corp | 電界効果トランジスタ |
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JPH03160714A (ja) * | 1989-11-20 | 1991-07-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US5206527A (en) * | 1990-11-09 | 1993-04-27 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
KR100254005B1 (ko) * | 1991-08-02 | 2000-04-15 | 가나이 쓰도무 | 반도체 장치 및 그 제조 방법 |
US5488237A (en) * | 1992-02-14 | 1996-01-30 | Sumitomo Electric Industries, Ltd. | Semiconductor device with delta-doped layer in channel region |
JPH0883814A (ja) * | 1994-07-11 | 1996-03-26 | Toshiba Corp | 化合物半導体電界効果トランジスタ及びその製造方法 |
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JP3429700B2 (ja) * | 1999-03-19 | 2003-07-22 | 富士通カンタムデバイス株式会社 | 高電子移動度トランジスタ |
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-
1988
- 1988-01-14 JP JP63007180A patent/JP2716136B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-13 EP EP89100591A patent/EP0326832A1/en not_active Withdrawn
- 1989-01-13 US US07/296,804 patent/US4980731A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
JP2716136B2 (ja) | 1998-02-18 |
EP0326832A1 (en) | 1989-08-09 |
US4980731A (en) | 1990-12-25 |
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