JP2716136B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高電流駆動及び超高速駆動のできる半導体装
置に関する。
（従来の技術） 近年、高速半導体素子として化合物半導体を用いた電
界効果型トランジスタ（以下FETという）が注目され盛
んに研究開発が進められている。特に、素子の高性能化
を図る上では、短チャネル化が重要となるが、ゲート長
Lgの短縮に伴ってしきい値電圧VTの負側への大幅なシフ
トやドレインコンダクタンスgdの増大などのいわゆる短
チャネル効果が問題となっている。
この短チャネル効果を低減する上ではチャネルのアス
ペクト比（Lg/t,tは実効的チャネル厚）を低下させない
ことが重要である。即ち、ゲート長Lgの縮少に伴って実
効的チャネル厚ｔを縮少し、しかも十分な電流を確保す
るためにチャネルの不純物密度Nchを同時に増大させな
ければならない。ところが、ショットキーゲート電極を
用いたいわゆるMESFETにおいては、ゲートリーク電流が
増大し、素子特性の劣化が発生してしまう。
このような問題を解決するために、不純物密度Nchと
ゲート耐圧の増大を同時に図った素子構造として、例え
ば雑誌「ジャパニーズ・ジャーナル・オブ・アプライド
・フィジィクス（Japanese Journal of Applied Physi
s）」24巻,8号（1985）L608頁に示されたδドープFETが
ある。
第６図はこのδドープFETの模式的構造断面図を示
す。図において、31は半絶縁性GaAs基板、32はドナー不
純物を単原子層レベルで添加したδドープ層、33はアン
ドープのGaAs層、34はソース電極、35はゲート電極、36
はドレイン電極である。
第７図は第６図の熱平衡状態におけるゲート電極35直
下でのエネルギーバンド図である。ここで、Ecは伝導帯
下端のエネルギ準位,EFはフェルミ準位である。
この場合、δドープ層32の不純物密度は7.5×1018cm
-3と極めて高い。ところが、実際の素子動作時において
は、キャリアとなる電子の大部分が、δドープ層32外部
のアンドープGaAs層33中に広がって走行するため、短チ
ャネル効果を低減する観点からは不十分であった。ま
た、本来MESFETと同様の構造であるため、順方向許容ゲ
ート電圧Vgmatが0.7V程度と低く、高集積回路を設計す
る上での雑音余裕度が十分にとれず問題であった。
（発明が解決しようとする問題点） 本発明の目的は、このような問題を解決し、短チャネ
ル効果を抑制もすると共に、高耐圧，高電流駆動能力を
有する高速な半導体装置を提供することにある。
〔問題点を解決するための手段〕 本発明の半導体装置は、基板上に設けられた第１の半
導体層と、この第１の半導体層上に設けられた第２の半
導体層と、この第２の半導体層中の一部に単原子層程度
の厚さで設けられた高密度不純物層と、前記第２の半導
体層上に設けられた低不純物密度の第３の半導体層また
は絶縁体層とを有し、前記第３の半導体層または絶縁体
層の上に設けられた制御電極と、この制御電極を挟んだ
両側に前記第２の半導体層と電気的に接続された少なく
とも２個のオーミック電極とを備え、 前記第１の半導体層の電子親和力が前記第３の半導体
層の電子親和力より大きく、前記第２の半導体層が前記
第１の半導体層および前記第３の半導体の各半導体の電
子親和力より大きい電子親和力を有するｎ型または低不
純物密度の半導体からなり、前記高密度不純物層がドナ
ーからなる、ことを特徴とする。
あるいは、基板上に設けられた第１の半導体層と、こ
の第１の半導体層上に設けられた第２の半導体層と、こ
の第２の半導体層中の一部に単原子層程度の厚さで設け
られた高密度不純物層と、前記第２の半導体層上に設け
られた低不純物密度の第３の半導体層または絶縁体層と
を有し、前記第３の半導体層または絶縁体層の上に設け
られた制御電極と、この制御電極を挟んだ両側に前記第
２の半導体層と電気的に接続された少なくとも２個のオ
ーミック電極とを備え、 前記第１の半導体層の電子親和力とエネルギーギャッ
プの和が前記第３の半導体層の電子親和力とエネルギー
ギャップの和より小さく、前記第２の半導体層が前記第
１の半導体層および前記第３の半導体の各半導体の電子
親和力およびエネルギーギャップの和より小さい電子親
和力およびエネルギーギャップの和を有するｐ型または
低不純物密度の半導体からなり、前記高密度不純物層が
アクセプタからなる、ことを特徴とする。
（実施例） 以下、図面を参照して本発明を詳細に説明する。
第１図は本発明の半導体装置の第１の実施例の模式的
構造断面図である。11は半絶縁性GaAsの高抵抗基板、12
は第１の半導体層、例えばアンドープAlGaAs,14は第１
の半導体の電子親和力より大きい電子親和力を有する第
２の半導体層、例えば（アンドープ）GaAs、15は第２の
半導体層14より小さい電子親和力を有する第３の半導体
層、例えばアンドープAlGaAS,13はｎ型高密度不純物
層、例えばSi原子層,16及び18はオーミック性電極,17は
制御電極である。
第２図は第１図の半導体装置の熱平衡状態下における
制御電極17の直下でのエネルギーバンド図の一例であ
る。
本実施例の特徴は、単原子層程度の厚さで高密度の不
純物層（δドープ層）13を導入し十分な出力電流をと
り、同時にチャネルアスペクト比Lg/tを低下させず、し
かもヘテロバッファ層（12）及び第３の半導体層15を導
入することにより、素子動作時における走行キャリア電
子の拡がりを抑制し、短チャネル効果の抑制を図り、更
に素子の高性能化を計っている。
また、同時に順方向許容電圧Vgmatが高められ、高電
流駆動化も計られるが、この様子を第３図のエネルギー
バンドで示す。第３図は順方向ゲート電圧VGを印加した
状態における制御電極17の直下でのエネルギーバンド図
で、ゲート電圧VGの印加時においては、擬フェルミ準位
EFiがδドープ層13の存在のためにほぼピンニングさ
れ、第３の半導体層15のECの傾きは、第３図のように左
下りになる。その結果ガウスの定理に従って、第２の半
導体層14と第３の半導体層15のヘテロ界面にいわゆる２
次元電子20が蓄積される。この２次元電子20の面密度nS
は、第３の半導体層のECの傾きが急激なほど大きい。ま
た、トンネル電流や熱電子放出電流が無視できる範囲で
は、ゲート電圧VGと共にnSを増大でき、チャネル電子の
実効的増大を計ることができる。また、一般に２次元電
子は不純物散乱の影響が小さいため高速で走行できる。
この２次元電子の存在は、この素子における電流駆動能
力を高める上で大きな役割を果たすことができる。
また、前述のように擬フェルミ準位のピンニングと第
３の半導体層15が存在するために、チャネル中の電子は
制御電極17側に走行できないので、事実上、第３の半導
体層15を通過するトンネル電流の大きさによって順方向
許容電圧Vgmatが制限される。その結果、ショットキー
障壁の高さによって制限されていた従来の順方向許容電
圧Vgmatに比べて大きくとることができ、例えば高集積
回路の設計上重要な雑音余裕度を大きくすることが可能
になる。
このように本発明によれば、高耐圧，高電流駆動能力
を有した高速な半導体装置が実現できることが分る。
なお、以上の説明では、キャリアが電子となる場合の
半導体装置について説明したが、キャリアが正孔となる
場合の半導体装置についても、同様の原理，作用及び効
果が当然適用できる。
（具体例） 次に本実施例の具体例について説明する。
第１図において、半絶縁性のGaAs基板11上のノンドー
プAlGaAs12として、不純物密度が１×1015cm-3程度以下
で膜厚約0.5μｍのAl0.3Ga0.7As、第２の半導体14とし
て不純物密度が１×1015cm-3程度以下の低不純物密度で
膜厚約0.1μｍのGaAs、第３の半導体層15として不純物
密度が１×1015cm-3程度以下の低不純物密度で膜厚約30
0ÅのAl0.5Ga0.5As,不純物層13として不純物面密度が５
×1012cm-2程度で単原子層厚程度のSi層，オーミック電
極16,18にAuGe/Niによるオーミック性電極，制御電極17
にAlによるショットキー電極をそれぞれ用いる。また、
Si層13は第３の半導体層15と第２の半導体層14との界面
から約100Å離れた位置に設置され、その結晶は分子線
エピタキシャル法を用いて成長した。
この具体例では、制御電極17に＋1.4V程度と従来の約
２倍の電圧まで印加できた。また、制御電圧の逆耐圧約
10V,ドレイン耐圧も20V程度と極めて良好であった。ま
た、出力電流も単位ゲート幅当り約600mA/mmと非常に大
きかった。更に、ゲート長を10μｍから0.5μｍに短縮
した場合のVTのシフト量は100mV以下と良好であり、gd
も0.5μｍゲート長で5mS/mmと極めて小さかった。
このように本発明によって、短チャネル効果が抑制さ
れ、しかも高耐圧，高電流駆動能力に優れた高速な半導
体装置を実現できることが分る。
なお、第３の半導体層15は、絶縁物、例えばAl2O3な
どでもよいが、界面準位の低減を十分に計る必要があ
る。また、第１の半導体層12と高抵抗基板11との界面に
存在する界面準位や不純物による上層結晶の品質劣化を
防ぐために、その界面にバッファ層、例えばアンドープ
GaAsを設けた方が望ましい。また、第１の半導体層12と
第２の半導体層14の電子親和力が同じ半導体装置も基本
的には有望であるが、特に短チャネル効果の抑制を図る
上では第１の半導体層14の電子親和力を大きくした方が
望ましい。この第１の半導体層の少くとも一部をＰ型に
することにより、更に短チャネル効果の抑制をできる
が、素子の容量を増大させないように設計することが重
要である。更に、高出力電流化を図る上では第２の半導
体層14中にSi層13を多数個設けることもできる。
また、第２の半導体層14が、第１の具体例のアンドー
プGaAsの代りに、不純物濃度２×1017cm-3程度のｎ型Ga
Asを用いたもので、その膜厚を約0.05μｍとすることも
できる。この場合は、第３の半導体層（アンドープAlGa
As）15の中への不純物拡散を抑制するため、このｎ型Ga
As14との界面近傍に低不純物密度（高密度）の半導体層
を設けてもよい。
〔実施例２〕 第４図は本発明の第２の実施例の模式的断面図で、第
１の実施例のキャリアが電子であるに対し、キャリアが
正孔の場合を示している。本実施例は、高抵抗GaAs基板
11上の第１の半導体層22に不純物密度が１×10-15cm-3
程度以下で膜厚約0.5μｍのGaAs層を、第２の半導体層2
4に不純物密度が１×1015cm-3程度が膜厚約0.1μｍのGe
層を、第３の半導体層25に不純物密度が１×1015cm-3程
度以下で膜厚約500ÅのAl0.1Ga0.9As層を、不純物層23
に不純物面密度が１×1013cm-2程度で単原子層厚程度の
Be層を、26及び28にAuZnによるオーミック性電極を、27
にＷによるショットキー電極をそれぞれ用いる。このBe
層23は第３の半導体層25と第２の半導体層24との界面か
ら約100Å離れた位置に設置され、その結晶は有機金属
気相成長法を用いて成長した。
第５図は第４図の半導体装置の熱平衡状態下における
制御電極27の直下でのエネルギーバンド図である。
本実施例においても、第１の実施例と同様に、短チャ
ネル効果が抑制され、しかも高耐圧，高電流駆動能力に
優れた半導体装置が実現された。
この場合も、第２の半導体層24として低不純物密度の
Ge層の代りに、不純物密度が２×1017cm-3程度のＰ型Ge
層を膜厚約0.05μｍで用いることができる。
（発明の効果） 以上説明したように本発明によれば、短チャネル効果
が抑制でき、しかも高耐圧，高電流駆動能力を有する高
速性及び高周波特性に優れた半導体装置が実現できると
いう効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の模式的断面図、第２図，第
３図は第１図の実施例の電圧無印加時および印加時のエ
ネルギーバンド図、第４図は本発明の第２の実施例の模
式的断面図、第５図は第４図のエネルギーバンド図、第
６図は従来のδドープ層FETの一例の模式的断面図、第
７図は第６図のエネルギーバンド図である。 11,31……高抵抗GaAs基板、12……第１の半導体層（Al
0.3Ga0.7As層）、13……高密度不純物層（Si層）、14…
…第２の半導体層（GaAs層）、15……第３の半導体層
（Al0.5Ga0.5As層）、16,18,26,28……オーミック性電
極、17,27……制御電極、22,33……GaAs層、23……Be
層、24……Ge層、25……Al0.1Ga0.9As層、32……δドー
プ層、34……ソース電極、35……ゲート電極、36……ド
レイン電極。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上に設けられた第１の半導体層と、こ
    の第１の半導体層上に設けられた第２の半導体層と、こ
    の第２の半導体層中の一部に単原子層程度の厚さで設け
    られた高密度不純物層と、前記第２の半導体層上に設け
    られた低不純物密度の第３の半導体層または絶縁体層と
    を有し、前記第３の半導体層または絶縁体層の上に設け
    られた制御電極と、この制御電極を挟んだ両側に前記第
    ２の半導体層と電気的に接続された少なくとも２個のオ
    ーミック電極とを備え、 前記第１の半導体層の電子親和力が前記第３の半導体層
    の電子親和力より大きく、前記第２の半導体層が前記第
    １の半導体層および前記第３の半導体の各半導体の電子
    親和力より大きい電子親和力を有するｎ型または低不純
    物密度の半導体からなり、前記高密度不純物層がドナー
    からなる、ことを特徴とする半導体装置。
  2. 【請求項２】基板上に設けられた第１の半導体層と、こ
    の第１の半導体層上に設けられた第２の半導体層と、こ
    の第２の半導体層中の一部に単原子層程度の厚さで設け
    られた高密度不純物層と、前記第２の半導体層上に設け
    られた低不純物密度の第３の半導体層または絶縁体層と
    を有し、前記第３の半導体層または絶縁体層の上に設け
    られた制御電極と、この制御電極を挟んだ両側に前記第
    ２の半導体層と電気的に接続された少なくとも２個のオ
    ーミック電極とを備え、 前記第１の半導体層の電子親和力とエネルギーギャップ
    の和が前記第３の半導体層の電子親和力とエネルギーギ
    ャップの和より小さく、前記第２の半導体層が前記第１
    の半導体層および前記第３の半導体の各半導体の電子親
    和力およびエネルギーギャップの和より小さい電子親和
    力およびエネルギーギャップの和を有するｐ型または低
    不純物密度の半導体からなり、前記高密度不純物層がア
    クセプタからなる、ことを特徴とする半導体装置。
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