JP2770340B2 - 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ - Google Patents
半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタInfo
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディラック−デルタドープ層を用いた半導
体装置、絶縁ゲート型電界効果トランジスタ及びショッ
トキーゲート型電界効果トランジスタに関する。
体装置、絶縁ゲート型電界効果トランジスタ及びショッ
トキーゲート型電界効果トランジスタに関する。
本発明による半導体装置においては、化合物半導体層
の表面から10〜30Åの深さにディラック−デルタドープ
層が形成されている。これによって、化合物半導体層の
上にゲート絶縁膜を形成した場合にそれらの界面に存在
する界面準位のキャリアによる占有率を制御することが
できる。
の表面から10〜30Åの深さにディラック−デルタドープ
層が形成されている。これによって、化合物半導体層の
上にゲート絶縁膜を形成した場合にそれらの界面に存在
する界面準位のキャリアによる占有率を制御することが
できる。
また、本発明による絶縁ゲート型電界効果トランジス
タは、化合物半導体層の表面から10〜30Åの深さに形成
されているディラック−デルタドープ層と、チャネル層
とを有する。これによって、化合物半導体層を用いた高
性能の絶縁ゲート型電界効果トランジスタを実現するこ
とができる。
タは、化合物半導体層の表面から10〜30Åの深さに形成
されているディラック−デルタドープ層と、チャネル層
とを有する。これによって、化合物半導体層を用いた高
性能の絶縁ゲート型電界効果トランジスタを実現するこ
とができる。
さらに、本発明によるショットキーゲート型電界効果
トランジスタは、化合物半導体層の表面から第１の深さ
に形成されている第１のディラック−デルタドープ層
と、上記化合物半導体層の表面から上記第１の深さより
も深い第２の深さに形成されている第２のディラック−
デルタドープ層とを有し、上記第２の深さは40Å以下で
ある。これによって、トランスコンダクタンスが極めて
大きいショットキーゲート型電界効果トランジスタを実
現することができる。
トランジスタは、化合物半導体層の表面から第１の深さ
に形成されている第１のディラック−デルタドープ層
と、上記化合物半導体層の表面から上記第１の深さより
も深い第２の深さに形成されている第２のディラック−
デルタドープ層とを有し、上記第２の深さは40Å以下で
ある。これによって、トランスコンダクタンスが極めて
大きいショットキーゲート型電界効果トランジスタを実
現することができる。
MOS（Metal Oxide Semiconductor）FETを代表とするM
IS（Metal Insulator Semiconductor）FETは、シリコン
（Si）を用いて高性能のものが得られているが、一方で
はヒ化ガリウム（GaAs）等の化合物半導体を用いてMISF
ETを実現する試みがなされている。
IS（Metal Insulator Semiconductor）FETは、シリコン
（Si）を用いて高性能のものが得られているが、一方で
はヒ化ガリウム（GaAs）等の化合物半導体を用いてMISF
ETを実現する試みがなされている。
なお、ディラック−デルタドープ層を用いた半導体装
置に関する先行技術文献としては、例えば特開昭61−16
6081号公報が挙げられる。
置に関する先行技術文献としては、例えば特開昭61−16
6081号公報が挙げられる。
しかし、GaAs等の化合物半導体を用いた場合には、化
合物半導体とゲート絶縁膜との界面に界面準位が多数存
在することに起因して、所望の特性を有するMISFETを実
現することは困難であった。
合物半導体とゲート絶縁膜との界面に界面準位が多数存
在することに起因して、所望の特性を有するMISFETを実
現することは困難であった。
従って本発明の目的は、化合物半導体層の上にゲート
絶縁膜を形成した場合にそれらの界面に存在する界面準
位のキャリアによる占有率を制御することができる半導
体装置を提供することにある。
絶縁膜を形成した場合にそれらの界面に存在する界面準
位のキャリアによる占有率を制御することができる半導
体装置を提供することにある。
本発明の他の目的は、化合物半導体を用いた高性能の
絶縁ゲート型電界効果トランジスタを提供することにあ
る。
絶縁ゲート型電界効果トランジスタを提供することにあ
る。
本発明の他の目的は、トランスコンダクタンスが極め
て大きいショットキーゲート型電界効果トランジスタを
提供することにある。
て大きいショットキーゲート型電界効果トランジスタを
提供することにある。
本発明による半導体装置においては、化合物半導体層
（12、18）の表面から10〜30Åの深さにディラック−デ
ルタドープ層（13）が形成されている。
（12、18）の表面から10〜30Åの深さにディラック−デ
ルタドープ層（13）が形成されている。
本発明による絶縁ゲート型電界効果トランジスタは、
化合物半導体層（12、18）の表面から10〜30Åの深さに
形成されているディラック−デルタドープ層（13）と、
チャネル層（12、19）とを有する。
化合物半導体層（12、18）の表面から10〜30Åの深さに
形成されているディラック−デルタドープ層（13）と、
チャネル層（12、19）とを有する。
本発明によるショットキーゲート型電界効果トランジ
スタは、化合物半導体層（18）の表面から第１の深さ
（d1）に形成されている第１のディラック−デルタドー
プ層（13）と、上記化合物半導体層（18）の表面から上
記第１の深さ（d1）よりも深い第２の深さ（d2）に形成
されている第２のディラック−デルタドープ層（19）と
を有し、上記第２の深さ（d2）は40Å以下である。本発
明による半導体装置は、化合物半導体層（18）の表面か
ら第１の深さ（d1）に形成されている第１のディラック
−デルタドープ層（13）と、上記化合物半導体層（18）
の表面から上記第１の深さ（d1）よりも深い第２の深さ
（d2）に形成されている第２のディラック−デルタドー
プ層（19）とを有し、上記第２の深さ（d2）は40Å以下
である。本発明による絶縁ゲート型電界効果トランジス
タは、化合物半導体層（18）の表面から第１の深さ
（d1）に形成されている第１のディラック−デルタドー
プ層（13）と、上記化合物半導体層（18）の表面から上
記第１の深さ（d1）よりも深い第２の深さ（d2）に形成
されている第２のディラック−デルタドープ層（19）と
を有し、上記第２の深さ（d2）は40Å以下である。ここ
で、ディラック−デルタドープ層とは、化合物半導体層
の表面からある深さの所に２次元的な広がりを持ってド
ープされた単原子層の不純物ドープ層のことを言う。化
合物半導体層の表面から深さ方向にｚ軸をとった場合、
表面から深さｄの所にこの単原子層の不純物ドープ層が
形成されているときのこの不純物ドーピングプロファイ
ルを数学的にディラック（Dirac）のデルタ関数で ND（ｚ）＝N2Dδ（ｚ−ｄ） と表すことができるので、上述のようにディラック−デ
ルタドープ層（以下、δドープ層という）と呼ばれる。
ここで、ND（ｚ）は３次元ドーピング濃度、N2Dは２次
元ドーピング濃度である。
スタは、化合物半導体層（18）の表面から第１の深さ
（d1）に形成されている第１のディラック−デルタドー
プ層（13）と、上記化合物半導体層（18）の表面から上
記第１の深さ（d1）よりも深い第２の深さ（d2）に形成
されている第２のディラック−デルタドープ層（19）と
を有し、上記第２の深さ（d2）は40Å以下である。本発
明による半導体装置は、化合物半導体層（18）の表面か
ら第１の深さ（d1）に形成されている第１のディラック
−デルタドープ層（13）と、上記化合物半導体層（18）
の表面から上記第１の深さ（d1）よりも深い第２の深さ
（d2）に形成されている第２のディラック−デルタドー
プ層（19）とを有し、上記第２の深さ（d2）は40Å以下
である。本発明による絶縁ゲート型電界効果トランジス
タは、化合物半導体層（18）の表面から第１の深さ
（d1）に形成されている第１のディラック−デルタドー
プ層（13）と、上記化合物半導体層（18）の表面から上
記第１の深さ（d1）よりも深い第２の深さ（d2）に形成
されている第２のディラック−デルタドープ層（19）と
を有し、上記第２の深さ（d2）は40Å以下である。ここ
で、ディラック−デルタドープ層とは、化合物半導体層
の表面からある深さの所に２次元的な広がりを持ってド
ープされた単原子層の不純物ドープ層のことを言う。化
合物半導体層の表面から深さ方向にｚ軸をとった場合、
表面から深さｄの所にこの単原子層の不純物ドープ層が
形成されているときのこの不純物ドーピングプロファイ
ルを数学的にディラック（Dirac）のデルタ関数で ND（ｚ）＝N2Dδ（ｚ−ｄ） と表すことができるので、上述のようにディラック−デ
ルタドープ層（以下、δドープ層という）と呼ばれる。
ここで、ND（ｚ）は３次元ドーピング濃度、N2Dは２次
元ドーピング濃度である。
上述のデバイ（Debye）長をＤで表すと である。ここで、εは化合物半導体の誘電率、ｋはボル
ツマン定数、Ｔは絶対温度、ｑは単位電荷（電子電荷の
絶対値）、Ｎはδドープ層の不純物濃度である。このデ
バイ長Ｄは、例えばδドープ層中の不純物がドナー不純
物であるとすると、このδドープ層の位置を中心として
形成される２次元電子ガス（2DEG）の厚さを示すもので
あり、本発明におけるその典型的な値は数十Åである。
従って、本発明においては、δドープ層は化合物半導体
層の表面近傍に形成されることになる。
ツマン定数、Ｔは絶対温度、ｑは単位電荷（電子電荷の
絶対値）、Ｎはδドープ層の不純物濃度である。このデ
バイ長Ｄは、例えばδドープ層中の不純物がドナー不純
物であるとすると、このδドープ層の位置を中心として
形成される２次元電子ガス（2DEG）の厚さを示すもので
あり、本発明におけるその典型的な値は数十Åである。
従って、本発明においては、δドープ層は化合物半導体
層の表面近傍に形成されることになる。
本発明における絶縁ゲート型電界効果トランジスタに
おけるチャネル層は、δドープ層で構成してもよいし、
不純物が均一にドープされた化合物半導体で構成しても
よい。
おけるチャネル層は、δドープ層で構成してもよいし、
不純物が均一にドープされた化合物半導体で構成しても
よい。
今、第１図に示すように、例えばGaAsのような化合物
半導体層１の表面から深さｄの所にδドープ層２が形成
されている場合を考える。ここで、ｄ≦Ｄである。化合
物半導体層１の上にはゲート絶縁膜３及びゲート電極４
が形成されている。符号５、６はそれぞれソース及びド
レインを示す。
半導体層１の表面から深さｄの所にδドープ層２が形成
されている場合を考える。ここで、ｄ≦Ｄである。化合
物半導体層１の上にはゲート絶縁膜３及びゲート電極４
が形成されている。符号５、６はそれぞれソース及びド
レインを示す。
既に述べたように、化合物半導体層１とゲート絶縁膜
３との界面には多数の（例えば1012〜1013cm-2eV-1程度
の）界面準位が存在し、これが化合物半導体を用いたMI
SFETの実現を阻む要因であった。しかし、この問題は、
上述のようにδドープ層２を化合物半導体層１の表面か
らデバイ長Ｄ以下の深さｄに形成することにより解決す
ることができる。すなわち、δドープ層２の不純物が例
えばドナー不純物である場合を考えると、このドナー不
純物からの電子により形成される2DEGの濃度nSは1013cm
-2程度にすることができる。このため、ゲート電圧VG＝
０でこの2DEGの電子が化合物半導体層１とゲート絶縁膜
３との界面に供給されることにより、この化合物半導体
層１とゲート絶縁膜３との界面に存在する界面準位を満
たす方に働く。このとき、δドープ層２は空乏化（depl
ete）する。
３との界面には多数の（例えば1012〜1013cm-2eV-1程度
の）界面準位が存在し、これが化合物半導体を用いたMI
SFETの実現を阻む要因であった。しかし、この問題は、
上述のようにδドープ層２を化合物半導体層１の表面か
らデバイ長Ｄ以下の深さｄに形成することにより解決す
ることができる。すなわち、δドープ層２の不純物が例
えばドナー不純物である場合を考えると、このドナー不
純物からの電子により形成される2DEGの濃度nSは1013cm
-2程度にすることができる。このため、ゲート電圧VG＝
０でこの2DEGの電子が化合物半導体層１とゲート絶縁膜
３との界面に供給されることにより、この化合物半導体
層１とゲート絶縁膜３との界面に存在する界面準位を満
たす方に働く。このとき、δドープ層２は空乏化（depl
ete）する。
さて、次にゲート電圧VG＞０をゲート電極４に印加す
ると、空乏化されたδドープ層２の所に電子が蓄積され
始める。この場合、上述のように界面準位が電子により
満たされているので、この電子の蓄積は有効に行われ
る。このようにして電子が蓄積されてδドープ層２の所
に2DEGが一旦形成されると、この2DEGはこのδドープ層
２のドナーイオンの正電荷と電子の負電荷とにより形成
されるＶ形の深い２次元量子ポテンシャル井戸中に閉じ
込められる。この２次元量子ポテンシャル井戸中の2DEG
の濃度nSはゲート電圧VGで制御することができる。この
電子濃度nSの最大値は、ゲート電極４とδドープ層２と
の間の容量に比例するが、このδドープ層２の深さは例
えば10〜30Å程度と極めて浅いのでこの容量は大きく、
従ってこの濃度nSの最大値は大きい。
ると、空乏化されたδドープ層２の所に電子が蓄積され
始める。この場合、上述のように界面準位が電子により
満たされているので、この電子の蓄積は有効に行われ
る。このようにして電子が蓄積されてδドープ層２の所
に2DEGが一旦形成されると、この2DEGはこのδドープ層
２のドナーイオンの正電荷と電子の負電荷とにより形成
されるＶ形の深い２次元量子ポテンシャル井戸中に閉じ
込められる。この２次元量子ポテンシャル井戸中の2DEG
の濃度nSはゲート電圧VGで制御することができる。この
電子濃度nSの最大値は、ゲート電極４とδドープ層２と
の間の容量に比例するが、このδドープ層２の深さは例
えば10〜30Å程度と極めて浅いのでこの容量は大きく、
従ってこの濃度nSの最大値は大きい。
以上より、化合物半導体を用いたMISFETを実現するこ
とができ、しかも大きなトランスコンダクタンスgm及び
電流駆動能力を得ることができる。
とができ、しかも大きなトランスコンダクタンスgm及び
電流駆動能力を得ることができる。
次に、化合物半導体層中にδドープ層を２層形成した
ショットキーゲート型電界効果トランジスタを考える。
ショットキーゲート型電界効果トランジスタを考える。
第２図は、化合物半導体層中にδドープ層を１層形成
した場合とδドープ層を２層形成した場合とにおけるδ
ドープ層の深さｄと2DEGの濃度nSとの関係を示す。ただ
し、δドープ層が２層の場合には、上層のδドープ層の
深さd1を10Åに固定し、下層のδドープ層の深さd2をｄ
とする。
した場合とδドープ層を２層形成した場合とにおけるδ
ドープ層の深さｄと2DEGの濃度nSとの関係を示す。ただ
し、δドープ層が２層の場合には、上層のδドープ層の
深さd1を10Åに固定し、下層のδドープ層の深さd2をｄ
とする。
第２図からわかるように、δドープ層が１層の場合に
は、1013cm-2程度以上の高い濃度nSを得るためにはδド
ープ層の深さｄを100〜200Å程度にする必要がある。こ
れに対して、δドープ層が２層の場合には、既に述べた
ように上層のδドープ層から供給される電子により界面
準位が満たされることから、下層のδドープ層を表面か
ら30〜40Å程度の浅い所に形成しても1013cm-2程度の高
い濃度nSを得ることができることがわかる。この1013cm
-2という濃度nSは、体積濃度で1019cm-3程度に相当し、
金属に準ずる電子濃度である。
は、1013cm-2程度以上の高い濃度nSを得るためにはδド
ープ層の深さｄを100〜200Å程度にする必要がある。こ
れに対して、δドープ層が２層の場合には、既に述べた
ように上層のδドープ層から供給される電子により界面
準位が満たされることから、下層のδドープ層を表面か
ら30〜40Å程度の浅い所に形成しても1013cm-2程度の高
い濃度nSを得ることができることがわかる。この1013cm
-2という濃度nSは、体積濃度で1019cm-3程度に相当し、
金属に準ずる電子濃度である。
従って、上述の下層のδドープ層の所に形成される2D
EGをチャネルとして用いることにより、ゲート電極とチ
ャネルとの間の距離を極めて短くすることができ、これ
によって大きなトランスコンダクタンスgmを得ることが
できる。例えば、化合物半導体層としてGaAs層を用い、
下層のδドープ層の深さd2を30Åとした場合は、GaAsの
誘電率がSiO2の誘電率の約３倍であることを考慮する
と、Siを用いたMOSFETのゲート絶縁膜、すなわちSiO2膜
の厚さがほぼ30Å/3＝10Åである場合に相当する。ゲー
ト電極とチャネルとの間の容量はlog dに反比例するの
で、この場合にはトランスコンダクタンスgmを〜log10
＝〜３倍向上させることが可能である。
EGをチャネルとして用いることにより、ゲート電極とチ
ャネルとの間の距離を極めて短くすることができ、これ
によって大きなトランスコンダクタンスgmを得ることが
できる。例えば、化合物半導体層としてGaAs層を用い、
下層のδドープ層の深さd2を30Åとした場合は、GaAsの
誘電率がSiO2の誘電率の約３倍であることを考慮する
と、Siを用いたMOSFETのゲート絶縁膜、すなわちSiO2膜
の厚さがほぼ30Å/3＝10Åである場合に相当する。ゲー
ト電極とチャネルとの間の容量はlog dに反比例するの
で、この場合にはトランスコンダクタンスgmを〜log10
＝〜３倍向上させることが可能である。
以上の説明からわかるように、本発明による半導体装
置によれば、化合物半導体層の上にゲート絶縁膜を形成
した場合にそれらの界面に存在する界面準位をδドープ
層から供給されるキャリアにより満たすことができ、こ
れによって界面準位による化合物半導体層内の電場の大
きさを制御することができる。
置によれば、化合物半導体層の上にゲート絶縁膜を形成
した場合にそれらの界面に存在する界面準位をδドープ
層から供給されるキャリアにより満たすことができ、こ
れによって界面準位による化合物半導体層内の電場の大
きさを制御することができる。
また、本発明による絶縁ゲート型電界効果トランジス
タによれば、化合物半導体層とゲート絶縁膜との界面に
存在する界面準位をδドープ層から供給されるキャリア
によりほぼ完全に満たすことができるので、チャネル層
にキャリアを有効に誘起することができる。これによっ
て、化合物半導体を用いて、トランスコンダクタンスgm
が大きく、電流駆動能力の高い高性能の絶縁ゲート型電
界効果トランジスタを実現することができる。
タによれば、化合物半導体層とゲート絶縁膜との界面に
存在する界面準位をδドープ層から供給されるキャリア
によりほぼ完全に満たすことができるので、チャネル層
にキャリアを有効に誘起することができる。これによっ
て、化合物半導体を用いて、トランスコンダクタンスgm
が大きく、電流駆動能力の高い高性能の絶縁ゲート型電
界効果トランジスタを実現することができる。
さらに、本発明によるショットキーゲート型電界効果
トランジスタによれば、第２のδドープ層を化合物半導
体層の表面から浅い所に形成することができるので、シ
ョットキーゲート電極とチャネルとの間の距離を短くす
ることができ、これによってトランスコンダクタンスgm
を大きくすることができる。
トランジスタによれば、第２のδドープ層を化合物半導
体層の表面から浅い所に形成することができるので、シ
ョットキーゲート電極とチャネルとの間の距離を短くす
ることができ、これによってトランスコンダクタンスgm
を大きくすることができる。
以下、本発明の実施例について図面を参照しながら説
明する。なお、実施例の全図において同一機能を有する
ものには同一の符号を付す。
明する。なお、実施例の全図において同一機能を有する
ものには同一の符号を付す。
実施例Ｉ 第３図は本発明の実施例ＩによるGaAs MISFETを示
す。
す。
第３図に示すように、この実施例ＩによるGaAs MISFE
Tにおいては、半絶縁性GaAs基板11の上にチャネル層を
構成するｎ型GaAs層12が形成されている。このｎ型GaAs
層12の厚さ及び不純物濃度の例を挙げると、不純物濃度
３×1017cm-3に対して厚さ1000Å、不純物濃度1018cm-3
に対して厚さ200〜300Åである。このｎ型GaAs層12中に
は、その表面から例えば20Å程度の深さの所にδドープ
層13が形成されている。このδドープ層13の不純物は例
えばSiのようなドナー不純物である。また、このｎ型Ga
As層12の上には、例えばSiO2膜やTa2O5のようなゲート
絶縁膜14が形成され、さらにこのゲート絶縁膜14の上に
例えばアルミニウム（Al）や金（Au）のような金属から
成るゲート電極15が形成されている。符号16及び17はそ
れぞれソース及びドレインを示す。これらのソース16及
びドレイン17は、GaAsに対するオーミック金属、例えば
AuGe/Niの膜をｎ型GaAs層12の上に形成した後、熱処理
を行うことによりこのAuGe/Niをｎ型GaAs層12と合金化
することにより形成されたものである。
Tにおいては、半絶縁性GaAs基板11の上にチャネル層を
構成するｎ型GaAs層12が形成されている。このｎ型GaAs
層12の厚さ及び不純物濃度の例を挙げると、不純物濃度
３×1017cm-3に対して厚さ1000Å、不純物濃度1018cm-3
に対して厚さ200〜300Åである。このｎ型GaAs層12中に
は、その表面から例えば20Å程度の深さの所にδドープ
層13が形成されている。このδドープ層13の不純物は例
えばSiのようなドナー不純物である。また、このｎ型Ga
As層12の上には、例えばSiO2膜やTa2O5のようなゲート
絶縁膜14が形成され、さらにこのゲート絶縁膜14の上に
例えばアルミニウム（Al）や金（Au）のような金属から
成るゲート電極15が形成されている。符号16及び17はそ
れぞれソース及びドレインを示す。これらのソース16及
びドレイン17は、GaAsに対するオーミック金属、例えば
AuGe/Niの膜をｎ型GaAs層12の上に形成した後、熱処理
を行うことによりこのAuGe/Niをｎ型GaAs層12と合金化
することにより形成されたものである。
次に、上述のように構成された実施例ＩによるGaAs M
ISFETの製造方法の一例について説明する。
ISFETの製造方法の一例について説明する。
第３図に示すように、まず半絶縁性GaAs基板11上に例
えば分子線エピタキシー（MBE）法によりｎ型GaAs層12
をエピタキシャル成長させて所定の厚さとした後、同じ
くMBE法によりこのｎ型GaAs層12の上に例えばSiのよう
なドナー不純物を単原子層エピタキシャル成長させ、こ
れによってδドープ層13を形成する。この後、このδド
ープ層13の上にｎ型GaAs層を例えば20Å程度の厚さだけ
再びエピタキシャル成長させ、これによってｎ型GaAs層
12を所定の厚さにする。次に、例えば蒸着法によりAuGe
/Ni膜を全面に形成し、このAuGe/Ni膜をエッチングによ
り所定形状にパターンニングした後、熱処理を行うこと
によりこのAuGe/Ni膜とｎ型GaAs層12とを合金化し、こ
れによってソース16及びドレイン17を形成する。次に、
例えばCVD法により全面に例えばSiO2膜やTa2O5膜のよう
な絶縁膜を形成した後、この絶縁膜をエッチングにより
所定形状にパターンニングしてゲート絶縁膜14を形成す
る。次に、例えばスパッタ法や蒸着法により全面に例え
ばAlやAuのような金属膜を形成した後、この金属膜をエ
ッチングにより所定形状パターンニングしてゲート電極
15を形成し、これによって目的とするGaAs MISFETを完
成させる。
えば分子線エピタキシー（MBE）法によりｎ型GaAs層12
をエピタキシャル成長させて所定の厚さとした後、同じ
くMBE法によりこのｎ型GaAs層12の上に例えばSiのよう
なドナー不純物を単原子層エピタキシャル成長させ、こ
れによってδドープ層13を形成する。この後、このδド
ープ層13の上にｎ型GaAs層を例えば20Å程度の厚さだけ
再びエピタキシャル成長させ、これによってｎ型GaAs層
12を所定の厚さにする。次に、例えば蒸着法によりAuGe
/Ni膜を全面に形成し、このAuGe/Ni膜をエッチングによ
り所定形状にパターンニングした後、熱処理を行うこと
によりこのAuGe/Ni膜とｎ型GaAs層12とを合金化し、こ
れによってソース16及びドレイン17を形成する。次に、
例えばCVD法により全面に例えばSiO2膜やTa2O5膜のよう
な絶縁膜を形成した後、この絶縁膜をエッチングにより
所定形状にパターンニングしてゲート絶縁膜14を形成す
る。次に、例えばスパッタ法や蒸着法により全面に例え
ばAlやAuのような金属膜を形成した後、この金属膜をエ
ッチングにより所定形状パターンニングしてゲート電極
15を形成し、これによって目的とするGaAs MISFETを完
成させる。
この実施例Ｉによれば、ｎ型GaAs層12の表面から約20
Å程度の浅い所にδドープ層13が形成されているので、
ｎ型GaAs層12とゲート絶縁膜14との界面に存在する界面
準位をこのδドープ層13から供給される電子によりほぼ
完全に満たすことができる。これによって、ゲート電極
15にゲート電圧VG＞０を印加することにより、ｎ型GaAs
層12から供給される電子を空乏化されたδドープ層13に
有効に蓄積することができ、この部分に2DEG（チャネ
ル）を形成することができる。この2DEGはｎ型GaAs層12
の表面から極めて浅い所に形成されるので、ゲート電極
15とこの2DEGとの間の容量は極めて大きい。このため、
極めて大きなトランスコンダクタンスgm及び電流駆動能
力を有する高性能のGaAs MISFETを実現することができ
る。
Å程度の浅い所にδドープ層13が形成されているので、
ｎ型GaAs層12とゲート絶縁膜14との界面に存在する界面
準位をこのδドープ層13から供給される電子によりほぼ
完全に満たすことができる。これによって、ゲート電極
15にゲート電圧VG＞０を印加することにより、ｎ型GaAs
層12から供給される電子を空乏化されたδドープ層13に
有効に蓄積することができ、この部分に2DEG（チャネ
ル）を形成することができる。この2DEGはｎ型GaAs層12
の表面から極めて浅い所に形成されるので、ゲート電極
15とこの2DEGとの間の容量は極めて大きい。このため、
極めて大きなトランスコンダクタンスgm及び電流駆動能
力を有する高性能のGaAs MISFETを実現することができ
る。
実施例II 第４図は本発明の実施例IIによるGaAs MISFETを示
す。
す。
第４図に示すように、この実施例IIによるGaAs MISFE
Tにおいては、半絶縁性GaAs基板11の上に形成された半
絶縁性GaAs層18中に２層のδドープ層13、19が形成され
ている。ここで、上層のδドープ層13の深さd1は例えば
10Å程度であり、下層のδドープ層19の深さd2は例えば
30Å程度である。
Tにおいては、半絶縁性GaAs基板11の上に形成された半
絶縁性GaAs層18中に２層のδドープ層13、19が形成され
ている。ここで、上層のδドープ層13の深さd1は例えば
10Å程度であり、下層のδドープ層19の深さd2は例えば
30Å程度である。
この実施例IIによるGaAs MISFETの製造方法は、半絶
縁性GaAs層18の成長の途中でδドープ層13、19を形成す
ることを除いて実施例ＩによるGaAs MISFETの製造方法
と同様であるので、説明を省略する。
縁性GaAs層18の成長の途中でδドープ層13、19を形成す
ることを除いて実施例ＩによるGaAs MISFETの製造方法
と同様であるので、説明を省略する。
この実施例IIによれば、半絶縁性GaAs層18とゲート絶
縁膜14との界面に存在する界面準位を上層のδドープ層
13から供給される電子によりほぼ完全に満たすことがで
きるとともに、下層のδドープ層19の所に形成される2D
EGをチャネルとして用いることができる。このチャネル
は半絶縁性GaAs層18の表面から極めて浅い所にあり、し
かもこのチャネルを構成する2DEGの濃度nSは1013cm-2程
度に高くすることができる。このため、トランスコンダ
クタンスgm及び電流駆動能力が極めて大きな高性能のGa
As MISFETを実現することができる。
縁膜14との界面に存在する界面準位を上層のδドープ層
13から供給される電子によりほぼ完全に満たすことがで
きるとともに、下層のδドープ層19の所に形成される2D
EGをチャネルとして用いることができる。このチャネル
は半絶縁性GaAs層18の表面から極めて浅い所にあり、し
かもこのチャネルを構成する2DEGの濃度nSは1013cm-2程
度に高くすることができる。このため、トランスコンダ
クタンスgm及び電流駆動能力が極めて大きな高性能のGa
As MISFETを実現することができる。
実施例III 第５図Ａ及び第５図Ｂは本発明の実施例IIIによるGaA
sショットキーゲート型EFTを示す。
sショットキーゲート型EFTを示す。
第５図Ａ及び第５図Ｂに示すように、この実施例III
によるGaAsショットキーゲート型EFTにおいては、半絶
縁性GaAs基板11上に例えば数千Å程度の厚さの半絶縁性
GaAs層18が形成されている。この半絶縁性GaAs層18中に
は２層のδドープ層13、19が形成されている。上層のδ
ドープ層13の深さd1は例えば10Å程度であり、下層のδ
ドープ層19の深さd2は例えば30Å程度である。また、こ
の半絶縁性GaAs層18の上には、例えば幅Lgが500Å程度
の極微細幅のショットキーゲート電極20が形成されてい
る。このショットキーゲート電極20は、例えばタングス
テン（Ｗ）のような金属の膜を半絶縁性GaAs層18の上に
形成した後、この金属の原子を半絶縁性GaAs層18中に拡
散させて合金化することにより形成されたものである。
この場合、このショットキーゲート電極20の下端は、δ
ドープ層13、19の間に存在する。すなわち、このショッ
トキーゲート電極20の下端の深さをｘで表すと、d1＜ｘ
＜d1＋d2である。従って、このショットキーゲート電極
20の下方の領域には１層のδドープ層19が存在し、一
方、このショットキーゲート電極20の下方の領域以外の
領域には２層のδドープ層13、19が存在することにな
る。この場合、ショットキーゲート電極20の下方の部分
のδドープ層19の所に形成される2DEGの濃度nSは第２図
の実線の曲線から求められる値となり、一方、ショット
キーゲート電極20の両側の部分のδドープ層19の所に形
成される2DEGの濃度nSは第２図の破線の曲線から求めら
れる値となる。
によるGaAsショットキーゲート型EFTにおいては、半絶
縁性GaAs基板11上に例えば数千Å程度の厚さの半絶縁性
GaAs層18が形成されている。この半絶縁性GaAs層18中に
は２層のδドープ層13、19が形成されている。上層のδ
ドープ層13の深さd1は例えば10Å程度であり、下層のδ
ドープ層19の深さd2は例えば30Å程度である。また、こ
の半絶縁性GaAs層18の上には、例えば幅Lgが500Å程度
の極微細幅のショットキーゲート電極20が形成されてい
る。このショットキーゲート電極20は、例えばタングス
テン（Ｗ）のような金属の膜を半絶縁性GaAs層18の上に
形成した後、この金属の原子を半絶縁性GaAs層18中に拡
散させて合金化することにより形成されたものである。
この場合、このショットキーゲート電極20の下端は、δ
ドープ層13、19の間に存在する。すなわち、このショッ
トキーゲート電極20の下端の深さをｘで表すと、d1＜ｘ
＜d1＋d2である。従って、このショットキーゲート電極
20の下方の領域には１層のδドープ層19が存在し、一
方、このショットキーゲート電極20の下方の領域以外の
領域には２層のδドープ層13、19が存在することにな
る。この場合、ショットキーゲート電極20の下方の部分
のδドープ層19の所に形成される2DEGの濃度nSは第２図
の実線の曲線から求められる値となり、一方、ショット
キーゲート電極20の両側の部分のδドープ層19の所に形
成される2DEGの濃度nSは第２図の破線の曲線から求めら
れる値となる。
この実施例IIIにおいては、ショットキーゲート電極2
0の下方の部分のδドープ層19の所に形成される2DEGの
濃度nSは、δドープ層19の深さd2の選び方によって０〜
1013cm-2の範囲で制御することができる。第２図からわ
かるように、このd2の下限は約20Åであるが、例えばこ
のようにd2を20Åとするとゲート電圧VG＝０で2DEGの濃
度nS＝０となるので、ノーマリーオフ、すなわちエンハ
ンスメント型のショットキーゲート型FETを実現するこ
とができる。一方、d2をより大きくすれば、ノーマリー
オン、すなわちディプリーション型のショットキーゲー
ト型FETを実現することができる。
0の下方の部分のδドープ層19の所に形成される2DEGの
濃度nSは、δドープ層19の深さd2の選び方によって０〜
1013cm-2の範囲で制御することができる。第２図からわ
かるように、このd2の下限は約20Åであるが、例えばこ
のようにd2を20Åとするとゲート電圧VG＝０で2DEGの濃
度nS＝０となるので、ノーマリーオフ、すなわちエンハ
ンスメント型のショットキーゲート型FETを実現するこ
とができる。一方、d2をより大きくすれば、ノーマリー
オン、すなわちディプリーション型のショットキーゲー
ト型FETを実現することができる。
また、ショットキーゲート電極20の両側の部分のδド
ープ層19の所に形成される2DEGの濃度nSは1013cm-2程度
とすることができ、既に述べたようにこれは体積濃度で
1019cm-3程度に対応する。従って、この部分は準金属的
な状態になっていると考えられる。
ープ層19の所に形成される2DEGの濃度nSは1013cm-2程度
とすることができ、既に述べたようにこれは体積濃度で
1019cm-3程度に対応する。従って、この部分は準金属的
な状態になっていると考えられる。
次に、上述のように構成されたGaAsショットキーゲー
ト型EFTの製造方法の一例について説明する。
ト型EFTの製造方法の一例について説明する。
第６図Ａに示すように、まず半絶縁性GaAs基板11の上
に例えばMBE法により半絶縁性GaAs層18を例えば数千Å
程度の厚さにエピタキシャル成長させた後、その上に１
層目のδドープ層19を形成する。次に、このδドープ層
19の上に再び半絶縁性GaAs層を例えば20Å程度成長させ
た後、その上に２層目のδドープ層13を形成する。この
後、このδドープ層13の上に再び半絶縁性GaAs層を例え
ば10Å程度の厚さだけ成長させて目的とする厚さの半絶
縁性GaAs層18を得る。次に、例えばAuGe/Ni膜を例えば
蒸着法により全面に形成し、これをエッチングにより所
定形状にパターンニングした後、熱処理を行うことによ
りこのAuGe/Ni膜と半絶縁性GaAs層18とを合金化してソ
ース16及びドレイン17を形成する。次に、この半絶縁性
GaAs層18の上に例えばスパッタ法や蒸着法により例えば
タングステン（Ｗ）のような金属膜21を形成する。この
後、図示省略した電子ビーム照射装置の高真空に排気さ
れた試料室内に例えばアルキルナフタレンのような原料
ガスを導入し、この試料室内においてこの原料ガス雰囲
気中で上記金属膜21にビーム径を細く絞った電子ビーム
22を所定パターンで照射する。この電子ビーム22の加速
電圧は例えば6kV程度であり、ビーム電流は例えば20μ
Ａ程度である。また、上記原料ガス雰囲気の圧力は例え
ば10-5〜10-8Torrであり、標準的には10-7Torrである。
この電子ビーム22の照射により上記原料ガスが分解して
炭化水素系の物質が上記金属膜21の上に生成し、これに
よってこの生成物質から成る極微細幅のレジスト23が形
成される。このレジスト23は優れた耐ドライエッチング
性を有する。
に例えばMBE法により半絶縁性GaAs層18を例えば数千Å
程度の厚さにエピタキシャル成長させた後、その上に１
層目のδドープ層19を形成する。次に、このδドープ層
19の上に再び半絶縁性GaAs層を例えば20Å程度成長させ
た後、その上に２層目のδドープ層13を形成する。この
後、このδドープ層13の上に再び半絶縁性GaAs層を例え
ば10Å程度の厚さだけ成長させて目的とする厚さの半絶
縁性GaAs層18を得る。次に、例えばAuGe/Ni膜を例えば
蒸着法により全面に形成し、これをエッチングにより所
定形状にパターンニングした後、熱処理を行うことによ
りこのAuGe/Ni膜と半絶縁性GaAs層18とを合金化してソ
ース16及びドレイン17を形成する。次に、この半絶縁性
GaAs層18の上に例えばスパッタ法や蒸着法により例えば
タングステン（Ｗ）のような金属膜21を形成する。この
後、図示省略した電子ビーム照射装置の高真空に排気さ
れた試料室内に例えばアルキルナフタレンのような原料
ガスを導入し、この試料室内においてこの原料ガス雰囲
気中で上記金属膜21にビーム径を細く絞った電子ビーム
22を所定パターンで照射する。この電子ビーム22の加速
電圧は例えば6kV程度であり、ビーム電流は例えば20μ
Ａ程度である。また、上記原料ガス雰囲気の圧力は例え
ば10-5〜10-8Torrであり、標準的には10-7Torrである。
この電子ビーム22の照射により上記原料ガスが分解して
炭化水素系の物質が上記金属膜21の上に生成し、これに
よってこの生成物質から成る極微細幅のレジスト23が形
成される。このレジスト23は優れた耐ドライエッチング
性を有する。
次に、このレジスト23をマスクとして上記金属膜21を
例えば反応性イオンエッチング（RIE）法により基板表
面と垂直方向に異方性エッチングして、第６図Ｂに示す
ように、極微細幅のショットキーゲート電極20を形成す
る。この後、レジスト23をエッチング除去して第６図Ｃ
に示す状態とする。
例えば反応性イオンエッチング（RIE）法により基板表
面と垂直方向に異方性エッチングして、第６図Ｂに示す
ように、極微細幅のショットキーゲート電極20を形成す
る。この後、レジスト23をエッチング除去して第６図Ｃ
に示す状態とする。
次に、熱処理を行うことによりショットキーゲート電
極20を構成する金属、例えばＷを半絶縁性GaAs層18中に
拡散させて、ショットキーゲート電極20の下端がδドー
プ層13、19の間にくるようにする。これによって、第５
図Ａ及び第５図Ｂに示すように、目的とするGaAsショッ
トキーゲート型EFTが完成される。
極20を構成する金属、例えばＷを半絶縁性GaAs層18中に
拡散させて、ショットキーゲート電極20の下端がδドー
プ層13、19の間にくるようにする。これによって、第５
図Ａ及び第５図Ｂに示すように、目的とするGaAsショッ
トキーゲート型EFTが完成される。
この実施例IIIによれば、ショットキーゲート電極20
と2DEGから成るチャネルとの間の距離が極めて短いの
で、極めて大きなトランスコンダクタンスgmを得ること
ができる。また、ショットキーゲート電極20の下方にこ
のショットキーゲート電極20に対して自己整合的にチャ
ネルが形成され、しかもショットキーゲート電極20が極
微細幅であることからチャネル長は極めて短い。このた
め、バリスティック（ballistic）動作に近い超高速動
作が可能である。さらに、下層のδドープ層19の深さd2
の選び方でエンハンスメント型またはディプリーション
型のショットキーゲート型FETを得ることができるの
で、相補型FETを構成することが可能である。
と2DEGから成るチャネルとの間の距離が極めて短いの
で、極めて大きなトランスコンダクタンスgmを得ること
ができる。また、ショットキーゲート電極20の下方にこ
のショットキーゲート電極20に対して自己整合的にチャ
ネルが形成され、しかもショットキーゲート電極20が極
微細幅であることからチャネル長は極めて短い。このた
め、バリスティック（ballistic）動作に近い超高速動
作が可能である。さらに、下層のδドープ層19の深さd2
の選び方でエンハンスメント型またはディプリーション
型のショットキーゲート型FETを得ることができるの
で、相補型FETを構成することが可能である。
第７図Ａは、ショットキーゲート電極20を形成した
後、熱処理を行う前の状態、すなわち第６図Ｃに示す状
態におけるショットキーゲート型FETのソース・ゲート
間の電流（Ｉ）−電圧（Ｖ）特性を示す。第７図Ａから
明らかなように、この熱処理を行う前の状態ではソース
・ゲート間のＩ−Ｖ特性は直線となり、オーミック特性
を示すことがわかる。当然のことながら、この状態で
は、ショットキーゲート型FETは動作しない。次に、第
７図Ｂは、ショットキーゲート電極20を形成してから熱
処理を行った後の状態、すなわち第５図Ａ及び第５図Ｂ
に示す状態におけるショットキーゲート型FETのソース
・ゲート間のＩ−Ｖ特性を示す。第７図Ｂから明らかな
ように、この状態ではショットキー特性が得られ、FET
動作をする。
後、熱処理を行う前の状態、すなわち第６図Ｃに示す状
態におけるショットキーゲート型FETのソース・ゲート
間の電流（Ｉ）−電圧（Ｖ）特性を示す。第７図Ａから
明らかなように、この熱処理を行う前の状態ではソース
・ゲート間のＩ−Ｖ特性は直線となり、オーミック特性
を示すことがわかる。当然のことながら、この状態で
は、ショットキーゲート型FETは動作しない。次に、第
７図Ｂは、ショットキーゲート電極20を形成してから熱
処理を行った後の状態、すなわち第５図Ａ及び第５図Ｂ
に示す状態におけるショットキーゲート型FETのソース
・ゲート間のＩ−Ｖ特性を示す。第７図Ｂから明らかな
ように、この状態ではショットキー特性が得られ、FET
動作をする。
第８図は、このショットキーゲート型FETのドレイン
電流（Id）−電圧（Vd）特性の測定例を示す。第８図に
おいて、ゲート電圧VGのステップは0.2Vである。なお、
第８図に示すFET特性は、素子構造及び製造プロセスの
最適化がなされていないショットキーゲート型FETにつ
いての測定結果である。ショットキーゲート型FETの素
子構造及び製造プロセスの最適化により、第８図から求
められるgmよりも１桁程度高いgmを得ることが可能であ
ると考えられる。
電流（Id）−電圧（Vd）特性の測定例を示す。第８図に
おいて、ゲート電圧VGのステップは0.2Vである。なお、
第８図に示すFET特性は、素子構造及び製造プロセスの
最適化がなされていないショットキーゲート型FETにつ
いての測定結果である。ショットキーゲート型FETの素
子構造及び製造プロセスの最適化により、第８図から求
められるgmよりも１桁程度高いgmを得ることが可能であ
ると考えられる。
なお、以上の特性の測定に用いたショットキーゲート
型FETの各部の寸法（第５図Ａ参照）は、Wg＝7.8μｍ、
Lsd＝3.7μｍ、Lg＝1500Å、Lsg＝5000Åである。
型FETの各部の寸法（第５図Ａ参照）は、Wg＝7.8μｍ、
Lsd＝3.7μｍ、Lg＝1500Å、Lsg＝5000Åである。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、実施例IIIにおいて、ショットキーゲート電
極20の材料としては、Ｗ以外の材料、例えばタングステ
ンシリサイド（WSi2）や白金（Pt）を用いることも可能
である。また、実施例IIIにおいて、半絶縁性GaAs基板1
1と半絶縁性GaAs層18との間に障壁層として例えばAlxGa
1-xAs（０≦ｘ≦１）層を形成すれば、ショットキーゲ
ート電極20が極微細幅となった場合に、チャネルが閉じ
るべき時にチャネルが閉じない現象、すなわちショート
チャネル効果が発生するのを防止することが可能とな
る。
極20の材料としては、Ｗ以外の材料、例えばタングステ
ンシリサイド（WSi2）や白金（Pt）を用いることも可能
である。また、実施例IIIにおいて、半絶縁性GaAs基板1
1と半絶縁性GaAs層18との間に障壁層として例えばAlxGa
1-xAs（０≦ｘ≦１）層を形成すれば、ショットキーゲ
ート電極20が極微細幅となった場合に、チャネルが閉じ
るべき時にチャネルが閉じない現象、すなわちショート
チャネル効果が発生するのを防止することが可能とな
る。
以上述べたように、本発明による半導体装置によれ
ば、化合物半導体層の上にゲート絶縁膜を形成した場合
にそれらの界面に存在する界面準位のキャリアによる占
有率を制御することができる。
ば、化合物半導体層の上にゲート絶縁膜を形成した場合
にそれらの界面に存在する界面準位のキャリアによる占
有率を制御することができる。
また、本発明による絶縁ゲート型電界効果トランジス
タによれば、化合物半導体を用いた高性能の絶縁ゲート
型電界効果トランジスタを実現することができる。
タによれば、化合物半導体を用いた高性能の絶縁ゲート
型電界効果トランジスタを実現することができる。
さらに、本発明によるショットキーゲート電界効果ト
ランジスタによれば、トランスコンダクタンスが極めて
大きいショットキーゲート型電界効果トランジスタを実
現することができる。
ランジスタによれば、トランスコンダクタンスが極めて
大きいショットキーゲート型電界効果トランジスタを実
現することができる。
第１図は本発明の原理を説明するための断面図、第２図
はGaAs層の表面からのδドープ層の深さと2DEGの濃度と
の関係を示すグラフ、第３図は本発明の実施例Ｉによる
GaAs MISFETを示す断面図、第４図は本発明の実施例II
によるGaAs MISFETを示す断面図、第５図Ａは本発明の
実施例IIIによるGaAsショットキーゲート型FETを示す平
面図、第５図Ｂは第５図ＡのＢ−Ｂ線に沿っての断面
図、第６図Ａ〜第６図Ｃは第５図Ａ及び第５図Ｂに示す
GaAsショットキーゲート型EFTの製造方法を工程順に示
す断面図、第７図Ａはショットキーゲート電極を形成し
た後、熱処理を行う前の状態におけるGaAsショットキー
ゲート型EFTのソース・ゲート間のＩ−Ｖ特性の一例を
示すグラフ、第７図Ｂはショットキーゲート電極を形成
してから熱処理を行った後の状態におけるGaAsショット
キーゲート型EFTのソース・ゲート間のＩ−Ｖ特性の一
例を示すグラフ、第８図は第５図Ａ及び第５図Ｂに示す
GaAsショットキーゲート型EFTの特性の一例を示すグラ
フである。 図面における主要な符号の説明 11:半絶縁性GaAs基板、12:n型GaAs層、13、19:δドープ
層、14:ゲート絶縁膜、15:ゲート電極、16:ソース、17:
ドレイン、18:半絶縁性GaAs層、20:ショットキーゲート
電極、22:電子ビーム、23:レジスト。
はGaAs層の表面からのδドープ層の深さと2DEGの濃度と
の関係を示すグラフ、第３図は本発明の実施例Ｉによる
GaAs MISFETを示す断面図、第４図は本発明の実施例II
によるGaAs MISFETを示す断面図、第５図Ａは本発明の
実施例IIIによるGaAsショットキーゲート型FETを示す平
面図、第５図Ｂは第５図ＡのＢ−Ｂ線に沿っての断面
図、第６図Ａ〜第６図Ｃは第５図Ａ及び第５図Ｂに示す
GaAsショットキーゲート型EFTの製造方法を工程順に示
す断面図、第７図Ａはショットキーゲート電極を形成し
た後、熱処理を行う前の状態におけるGaAsショットキー
ゲート型EFTのソース・ゲート間のＩ−Ｖ特性の一例を
示すグラフ、第７図Ｂはショットキーゲート電極を形成
してから熱処理を行った後の状態におけるGaAsショット
キーゲート型EFTのソース・ゲート間のＩ−Ｖ特性の一
例を示すグラフ、第８図は第５図Ａ及び第５図Ｂに示す
GaAsショットキーゲート型EFTの特性の一例を示すグラ
フである。 図面における主要な符号の説明 11:半絶縁性GaAs基板、12:n型GaAs層、13、19:δドープ
層、14:ゲート絶縁膜、15:ゲート電極、16:ソース、17:
ドレイン、18:半絶縁性GaAs層、20:ショットキーゲート
電極、22:電子ビーム、23:レジスト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−175471（ＪＰ，Ａ) 特開 平１−166569（ＪＰ，Ａ) 特開 昭62−283675（ＪＰ，Ａ) 特開 昭62−266874（ＪＰ，Ａ) 特開 昭61−276270（ＪＰ，Ａ) 特開 平１−186683（ＪＰ，Ａ)
Claims (5)
- 【請求項１】化合物半導体層の表面から10〜30Åの深さ
にディラック−デルタドープ層が形成されていることを
特徴とする半導体装置。 - 【請求項２】化合物半導体層の表面から10〜30Åの深さ
に形成されているディラック−デルタドープ層と、チャ
ネル層とを有することを特徴とする絶縁ゲート型電界効
果トランジスタ。 - 【請求項３】化合物半導体層の表面から第１の深さに形
成されている第１のディラック−デルタドープ層と、上
記化合物半導体層の表面から上記第１の深さよりも深い
第２の深さに形成されている第２のディラック−デルタ
ドープ層とを有し、上記第２の深さは40Å以下であるこ
とを特徴とするショットキーゲート型電界効果トランジ
スタ。 - 【請求項４】化合物半導体層の表面から第１の深さに形
成されている第１のディラック−デルタドープ層と、上
記化合物半導体層の表面から上記第１の深さよりも深い
第２の深さに形成されている第２のディラック−デルタ
ドープ層とを有し、上記第２の深さは40Å以下であるこ
とを特徴とする半導体装置。 - 【請求項５】化合物半導体層の表面から第１の深さに形
成されている第１のディラック−デルタドープ層と、上
記化合物半導体層の表面から上記第１の深さよりも深い
第２の深さに形成されている第２のディラック−デルタ
ドープ層とを有し、上記第２の深さは40Å以下であるこ
とを特徴とする絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223097A JP2770340B2 (ja) | 1988-09-06 | 1988-09-06 | 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223097A JP2770340B2 (ja) | 1988-09-06 | 1988-09-06 | 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0271563A JPH0271563A (ja) | 1990-03-12 |
| JP2770340B2 true JP2770340B2 (ja) | 1998-07-02 |
Family
ID=16792783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63223097A Expired - Fee Related JP2770340B2 (ja) | 1988-09-06 | 1988-09-06 | 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770340B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02299273A (ja) * | 1989-05-15 | 1990-12-11 | Toshiba Corp | 電界効果トランジスタ |
| US5168330A (en) * | 1990-12-03 | 1992-12-01 | Research Triangle Institute | Semiconductor device having a semiconductor substrate interfaced to a dissimilar material by means of a single crystal pseudomorphic interlayer |
| TW475268B (en) | 2000-05-31 | 2002-02-01 | Matsushita Electric Ind Co Ltd | Misfet |
| JP4937498B2 (ja) * | 2000-06-27 | 2012-05-23 | パナソニック株式会社 | 半導体デバイス |
| JP4463482B2 (ja) * | 2002-07-11 | 2010-05-19 | パナソニック株式会社 | Ｍｉｓｆｅｔ及びその製造方法 |
| US6963090B2 (en) * | 2003-01-09 | 2005-11-08 | Freescale Semiconductor, Inc. | Enhancement mode metal-oxide-semiconductor field effect transistor |
| JP5417700B2 (ja) * | 2007-10-22 | 2014-02-19 | 富士通株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276270A (ja) * | 1985-05-30 | 1986-12-06 | Fujitsu Ltd | Ｍｅｓ ｆｅｔの製造方法 |
| JPS62266874A (ja) * | 1986-05-15 | 1987-11-19 | Fujitsu Ltd | 半導体装置 |
| JPH0783028B2 (ja) * | 1986-06-02 | 1995-09-06 | 株式会社日立製作所 | 半導体装置及び製造方法 |
| JPH0728025B2 (ja) * | 1987-01-16 | 1995-03-29 | 日本電信電話株式会社 | 半導体装置 |
| JPH01166569A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 半導体装置 |
| JP2716136B2 (ja) * | 1988-01-14 | 1998-02-18 | 日本電気株式会社 | 半導体装置 |
-
1988
- 1988-09-06 JP JP63223097A patent/JP2770340B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0271563A (ja) | 1990-03-12 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |