JPH0783028B2 - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化合物半導体へのキヨトキー接合の形成方法
に関する。特に、シヨトキー障壁高さの低い材料の上に
シヨトキー障壁高さの高い材料をヘテロ接合で形成し、
その界面転位をパシベーシヨンしてリーク電流を低減す
る方法に関する。
に関する。特に、シヨトキー障壁高さの低い材料の上に
シヨトキー障壁高さの高い材料をヘテロ接合で形成し、
その界面転位をパシベーシヨンしてリーク電流を低減す
る方法に関する。
InP基板に格子整合したInxGa1-xAsyP1 - y混品、中でも
(InGa)As3元混晶は、室温の移動度が8000cm2/v.secと
大きく、高速FET用材料として期待されるが、良好なシ
ヨトキー接合が形成できないため、その表面に、格子接
合した(InAl)Asを成長させて、この上にシヨトキー接
合を作る方法が用いられてきた(第2図およびH.ohno
他、アイー・イー・イー・イー、エレクトロン デバイ
ス レター第EDL−1巻、第154頁、1980年(IEEE,Elect
ron device lett.Vol.EDL−1.p.154,1980)参照。
(InGa)As3元混晶は、室温の移動度が8000cm2/v.secと
大きく、高速FET用材料として期待されるが、良好なシ
ヨトキー接合が形成できないため、その表面に、格子接
合した(InAl)Asを成長させて、この上にシヨトキー接
合を作る方法が用いられてきた(第2図およびH.ohno
他、アイー・イー・イー・イー、エレクトロン デバイ
ス レター第EDL−1巻、第154頁、1980年(IEEE,Elect
ron device lett.Vol.EDL−1.p.154,1980)参照。
しかし、このInAlAsはAlAsのモル比が0.5であるため、
きわめて酸化されやすいこと、およびシヨトキー障壁高
さが0.6Vと余り高くないこと、の2つの欠点を有する。
きわめて酸化されやすいこと、およびシヨトキー障壁高
さが0.6Vと余り高くないこと、の2つの欠点を有する。
これに対して、最近、第3図に示したような、InP基板
と大きく格子定数の異なるGaAsの薄膜をInGaAs上に成長
させたFETが試作された。しかし、この場合、格子不整
が4%もあるために約400Å以上の厚い膜は良い表面が
得られず、また界面にきわめて高密度の転位網が存在す
るために、転位を通じてリーク電流が流れてしまい、FE
Tのゲート電極として十分な特性は得られていない(C.
Y.Chen他、アプライド フイジツクス レター 第46
巻,1985年、第1145号(Appl.Phys.Lett,Vol46(1985)
P.1145)およびC.Y.Chen他、アイー・イー・イー・イ
ー,エレクトロン デバイス レター第EDL−6巻,1985
年、第20頁(IEEE,Electron device,Lett.VolEDL−6
(1985)p.20)参照。
と大きく格子定数の異なるGaAsの薄膜をInGaAs上に成長
させたFETが試作された。しかし、この場合、格子不整
が4%もあるために約400Å以上の厚い膜は良い表面が
得られず、また界面にきわめて高密度の転位網が存在す
るために、転位を通じてリーク電流が流れてしまい、FE
Tのゲート電極として十分な特性は得られていない(C.
Y.Chen他、アプライド フイジツクス レター 第46
巻,1985年、第1145号(Appl.Phys.Lett,Vol46(1985)
P.1145)およびC.Y.Chen他、アイー・イー・イー・イ
ー,エレクトロン デバイス レター第EDL−6巻,1985
年、第20頁(IEEE,Electron device,Lett.VolEDL−6
(1985)p.20)参照。
上記従来技術は、素子の安定性や特性の向上について配
慮がなされていなかつた。本発明の目的は基板と格子整
合しないがシヨトキー障壁の大きい材料を用いて、かつ
リーク電流をなくすことにより材料選択の範囲が広がり
素子作成上の大きな利点を有する半導体装置および製造
方法を提供することにある。
慮がなされていなかつた。本発明の目的は基板と格子整
合しないがシヨトキー障壁の大きい材料を用いて、かつ
リーク電流をなくすことにより材料選択の範囲が広がり
素子作成上の大きな利点を有する半導体装置および製造
方法を提供することにある。
上記目的は、InGaAs上のGaAsの例でいうと、GaAsをまず
50Å〜100Å成長したのち、一旦成長を中断して、成長
表面にSi等のドナー不純物を吸着せしめたのち、再び成
長を開始し、膜の表面モホロジーが劣化する限界の〜40
0Åまでの厚さで成長を停止させることにより達成され
る。このようにすると、はじめの50〜100Åの成長層内
にすでに高密度に発生した転位網に対して、Si等の不純
物は転位のまわりに選択的に吸着あるいはゲツタリング
され、一般にアクセプタとして働く転位芯の電荷をドナ
ーが中和させることにより、成長層内にできた局所内な
バンドの曲りを元に戻すことになり、これがリーク電流
を下げる方向に作用する。
50Å〜100Å成長したのち、一旦成長を中断して、成長
表面にSi等のドナー不純物を吸着せしめたのち、再び成
長を開始し、膜の表面モホロジーが劣化する限界の〜40
0Åまでの厚さで成長を停止させることにより達成され
る。このようにすると、はじめの50〜100Åの成長層内
にすでに高密度に発生した転位網に対して、Si等の不純
物は転位のまわりに選択的に吸着あるいはゲツタリング
され、一般にアクセプタとして働く転位芯の電荷をドナ
ーが中和させることにより、成長層内にできた局所内な
バンドの曲りを元に戻すことになり、これがリーク電流
を下げる方向に作用する。
また、不純物としてはGeも適用でき、半導体の種類によ
つてはその他の原子も適用できる。
つてはその他の原子も適用できる。
成長膜としては、GaAs(シヨトキー障壁高さ〜0.8eV)
でなくても、さらに障壁高さの高いAlzGa1-zAsを用いて
もよい。0<z<0.5で障壁高さは0.8eVから1.2eVまで
連続的に増加する。AlAsのモル比が0.5をこえると、InA
lAsの第2図の場合と同様に表面酸化がおこりやすくな
る。成長を中断したのち、不純物を表面に吸着もしくは
イオン打込みを行つたのち、再成長で不純物をうめこむ
というドーピングの方法を、ここでは原子層ドーピング
とよぶことにする。
でなくても、さらに障壁高さの高いAlzGa1-zAsを用いて
もよい。0<z<0.5で障壁高さは0.8eVから1.2eVまで
連続的に増加する。AlAsのモル比が0.5をこえると、InA
lAsの第2図の場合と同様に表面酸化がおこりやすくな
る。成長を中断したのち、不純物を表面に吸着もしくは
イオン打込みを行つたのち、再成長で不純物をうめこむ
というドーピングの方法を、ここでは原子層ドーピング
とよぶことにする。
本発明では、この原子層ドーピングなる方法が、単なる
ドーピング方法の1つとして作用しているのではなく、
下地の膜内に存在している高密度転位網に対してそれを
不活性化させるパシベーシヨンとして作用している点が
大きな特徴である。成長中断は必ずしも一回でなくても
よく、〜100Å成長するごとにくり返せばさらに有効に
なるが、余り高濃度になると、ドーピング効率によりシ
ヨトキー障壁のみかけの高さが低下するため、シヨトキ
ー電極側はできるだけアンドープ領域を厚くとつた方が
有利である。
ドーピング方法の1つとして作用しているのではなく、
下地の膜内に存在している高密度転位網に対してそれを
不活性化させるパシベーシヨンとして作用している点が
大きな特徴である。成長中断は必ずしも一回でなくても
よく、〜100Å成長するごとにくり返せばさらに有効に
なるが、余り高濃度になると、ドーピング効率によりシ
ヨトキー障壁のみかけの高さが低下するため、シヨトキ
ー電極側はできるだけアンドープ領域を厚くとつた方が
有利である。
以下、本発明の実施例を第1図により説明する。
半絶縁性FeドープInP基板1を、プロムーメタノール及
び硫酸:過酸化水素:水=4:1:1(体積比)でエツチン
グしたのち、成長温度640℃のMOCVD法により、バツフア
アンドープInP2〜3000Å、nドープInGaAs(n〜1×10
17cm-3)3を1500Å,成長し、つづいてアンドープGaAs
4を100Å成長する、ここで成長を中断し、アルシンは流
しながらSnをジシランとして供給してアンドープGaAs4
の表面に1原子層以下のSi層42が吸着する程度の量流し
たのち、再びGaAs43の成長を開始して、GaAs全体の厚み
〜400Åとする。このあと、通常のFET作成工程により、
AnGe/Ni/Anのオーミツク電極によりソース、ドレインを
またAl/Tiのシヨトキー電極によりゲートを形成し静特
性を測定した。これと比較するため、半絶縁性GaAs上
に、n−GaAs(n〜1×1017cm-3,1500Å)をMOCVDで成
長して全く同じプロセスでFETを作成したところ、ゲー
トのリーク電流に関しては両者共ほとんど同様の性能が
得られ、本発明の方法によれば、GaAsのMESFETと同等の
InGaAs系MESFETを作成可能なことが示された。
び硫酸:過酸化水素:水=4:1:1(体積比)でエツチン
グしたのち、成長温度640℃のMOCVD法により、バツフア
アンドープInP2〜3000Å、nドープInGaAs(n〜1×10
17cm-3)3を1500Å,成長し、つづいてアンドープGaAs
4を100Å成長する、ここで成長を中断し、アルシンは流
しながらSnをジシランとして供給してアンドープGaAs4
の表面に1原子層以下のSi層42が吸着する程度の量流し
たのち、再びGaAs43の成長を開始して、GaAs全体の厚み
〜400Åとする。このあと、通常のFET作成工程により、
AnGe/Ni/Anのオーミツク電極によりソース、ドレインを
またAl/Tiのシヨトキー電極によりゲートを形成し静特
性を測定した。これと比較するため、半絶縁性GaAs上
に、n−GaAs(n〜1×1017cm-3,1500Å)をMOCVDで成
長して全く同じプロセスでFETを作成したところ、ゲー
トのリーク電流に関しては両者共ほとんど同様の性能が
得られ、本発明の方法によれば、GaAsのMESFETと同等の
InGaAs系MESFETを作成可能なことが示された。
また、MBE法で第1図と同様の成長を行つたものについ
ても、やはりリリーク電流のない良好なFET特性を得
た。
ても、やはりリリーク電流のない良好なFET特性を得
た。
また、薄層41,42,43からなる半導体層を多数積層しても
同様の特性が得られた。
同様の特性が得られた。
さらに、GaAsの代わりに、AlzGa1-zAs(0<z<0.5)
を用いた場合にも、シヨトキー障壁高さの向上に対応し
たリーク電流の低減傾向がみられた。
を用いた場合にも、シヨトキー障壁高さの向上に対応し
たリーク電流の低減傾向がみられた。
以上はInGaAsへのキョトキー形成の場合であつたが、本
発明の方法は、一般に、シヨトキー障壁高さの低い材料
に対して、GaAs等の、シヨトキー障壁高さの高い材料を
ごく薄く成長する任意の場合にも同様に適用しうる。
発明の方法は、一般に、シヨトキー障壁高さの低い材料
に対して、GaAs等の、シヨトキー障壁高さの高い材料を
ごく薄く成長する任意の場合にも同様に適用しうる。
不純物としてはGeを用いても同様の結果を得た。
また、不純物の吸着法としてはSiの分子線エピタキシ法
を用いて本発明の実施ができた。
を用いて本発明の実施ができた。
以上のべてきたように、本発明によれば、素子の動作層
と、シヨトキー形成材料との間に必ずしも格子整合のと
れている必要がないために、それぞれ最適の材料の組合
わせを用いることができ、FETその他シヨトキー接合を
用いる素子全般に対して性能向上と設計の自由度拡大を
与えるものである。
と、シヨトキー形成材料との間に必ずしも格子整合のと
れている必要がないために、それぞれ最適の材料の組合
わせを用いることができ、FETその他シヨトキー接合を
用いる素子全般に対して性能向上と設計の自由度拡大を
与えるものである。
第1図は本発明の歪キヤツプ層中にドナーを原子層ドー
ピングして界面転位をパツシベーシヨンした構造のFET
の例を示す図、第2図は従来の、InAlAsをキヤツプ層に
用いたFETの例を示す図、第3図は従来のGaAsを歪キヤ
ツプ層に用いたFETの例を示す図である。 42……原子層ドーピングした部分。
ピングして界面転位をパツシベーシヨンした構造のFET
の例を示す図、第2図は従来の、InAlAsをキヤツプ層に
用いたFETの例を示す図、第3図は従来のGaAsを歪キヤ
ツプ層に用いたFETの例を示す図である。 42……原子層ドーピングした部分。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松村 宏善 東京都国分寺市東恋ヶ窪1丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−276882(JP,A)
Claims (10)
- 【請求項1】第1の格子定数を有する第1の化合物半導
体と、前記第1の化合物半導体上に形成された前記第1
の格子定数とは異なる第2の格子定数を有する複数層か
らなる第2の化合物半導体と、前記複数層からなる第2
の化合物半導体の層間の少なくとも一つに形成された不
純物原子吸着層とからなる半導体装置。 - 【請求項2】前記複数層が2層であることを特徴とする
特許請求の範囲第1項記載の半導体装置。 - 【請求項3】前記第1の化合物半導体がInPと格子整合
した(InxGa1-x)(AsyP1-y)の四元混晶(0≦x,y≦
1)、前記第2の化合物半導体が(GazAl1-z)As(0≦
z≦0.5)であることを特徴とする特許請求の範囲第1
項又は第2項記載の半導体装置。 - 【請求項4】前記不純物原子吸着層は、不純物としてSi
を含有することを特徴とする特許請求の範囲第1項乃至
第3項のいずれかに記載の半導体装置。 - 【請求項5】前記複数層からなる第2の化合物半導体の
うち、前記第1の化合物半導体から最も離れた位置にあ
る層の厚さが400Å以下、その他の層の厚さが50〜100Å
であることを特徴とする特許請求の範囲第1項乃至第4
項のいずれかに記載の半導体装置。 - 【請求項6】前記第1の化合物半導体がInPと格子整合
した(InGa)Asであることを特徴とする特許請求の範囲
第1項記載の半導体装置。 - 【請求項7】前記第2の化合物半導体がGaAsであること
を特徴とする特許請求の範囲第1項記載の半導体装置。 - 【請求項8】前記第2の化合物半導体が(GazAl1-z)As
(0≦z≦0.5)であることを特徴とする特許請求の範
囲第1項記載の半導体装置。 - 【請求項9】第1の格子定数を有する第1の化合物半導
体上に前記第1の格子定数とは異なる第2の格子定数を
有する第2の化合物半導体からなる層を形成する工程
と、前記第2の化合物半導体からなる層上に不純物原子
を吸着させる工程と、前記不純物原子を吸着させた前記
第2の化合物半導体からなる層上に別の第2の化合物半
導体からなる層を形成する工程とを含む半導体装置の製
造方法。 - 【請求項10】前記第2の化合物半導体からなる層の形
成は、結晶成長法により行うことを特徴とする特許請求
の範囲第9項記載の半導体装置の製造方法。
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