KR890003416B1 - 반도체 장치 및 그의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 증강모드(enhancement mode) 트랜지스터와 공핍모드(depletion mode) 트랜지스터를 포함하는 종래의 반도체장치의 개략 단면도.
제2도는 제1도의 반도체장치의 인버어터 회로도.
제3도는 이질접합(heterojunction)의 계면과 게이트전극 하부간의 거리와 게이트 임계전압간의 상호관계를 보이는 그래프.
제4a도 내지 제4g 는 본 발명의 일실시에에 의하여 각양각색의 단들이 제조된 증강모드 트랜지스터와 공핍모드 트랜지스터를 포함하는 반도체장치의 개략 단면도.
제5a도는 본 발명의 실시예의 개략층 구조도.
제5b도는 식각공정을 보이는 그래프.
제6a도 내지 제6g도는 본 발명의 다른 실시예에 의하여 각양각색의 단들이 제조된 증강모드 트랜지스터와 공핍모드 트랜지스터를 포함하는 반도체장치의 개략단면도.
제7a도는 본 발명의 다른 실시예의 개략층 구조도.
제7b도는 식각공정을 보이는 그래프.
본 발명은 이질접합을 각각 갖고 있고 2차원 전자가스를 각각 사용하는 증강모드 전계효과 트랜지스터와 공핍모드 전계효과 트랜지스터를 포함하는 반도체장치에 관한 것이다.
콤퓨터성능을 증강시키기 위해, 반도체장치의 동작속도를 증가시키는 한편 그의 소비전력을 감소시키는 것이 바람직하다. 그러므로, 갈리움아세나이드(GaAs)와 같은 복합반도체를 제조하는 트랜지스터들에 대하여 많은 제안이 있었다. 왜냐하면, 그의 캐리어 이동도는 현재반도체장치에 주로 사용되고 있는 실리콘(Si)의 것보다 훨씬 더 크기 때문이다. 복합반동체의 트랜지스터들에서는 전계효과 트랜지스터들 특히 쇼트키배리어형 전계효과 트랜지스터들을 주로 제조하였다. 왜냐하면, 그의 제조공정이 바이폴라 트랜지스터들보다 쉽기 때문이다.
GaAs 또는 Si으로 제조된 종래 구조의 전계효과 트랜지스터에서 캐리어들은 불순물이온들이 존재하는 반도체 결정내에서 이동한다. 이동하는 캐리어들은 격자진동과 분술물 이온들에 의해 흩어지게 되며, 이에 의해 캐리어 이동도가 제한되었다. 격자산란효과는 온도를 낮춰줌으로써 감소될 수 있으나 이온화된 불순물산란 효과는 감소되지 않는다.
이질접함의 계면으로서 불순물이 주입된 영역으로부터 캐리어 이동영역을 분리시킴으로써 이온화된 불순물 산란효과를 제거하는 것이 가능하다. 저온과 이질접합을 조합하면 캐리어 이동도가 증가되므로 그러한 이질접합형 전계효과 트랜지스터는 상술한 종래의 전계효과 트랜지스터들보다 더 빨리 동작될 수 있다.
예를들면, 이질접합형 전계효과 트랜지스터는 반절연 GaAs기판, 비도우프된 GaAS층(반도체 채널층), N형 알미늄-갈리움-아세나이드층(AlGaAs ; 전자공급층)으로 구성되어 있으며, 이층들은 분자비임 에피택시(MBE)방법이나 금속유기화학증기 증착(MOCVD)방법에 의해 GaAs기판상에 순서적으로 형성된다. 비도우프된 GaAs층과 N형 AlGaAs층은 이질접합을 형성한다. N형 AlGaAs층은 비도우프된 GaAs층의 것보다 더 적은 전자친화력을 갖고 있고 도너(donor)불순물을 함유하고 있다. N형 GaAs층과 필요할 경우 N형 AlGaAs층은 선택적으로 식각되어 게이트전극용 홈이 형성됨으로써 비도우프된 GaAs층(즉, 이질접합의 계면)의 상부표면과 게이트전극의 하부간에 예정된 거리가 얻어진다. 이 거리는 전계효과 트랜지스터의 게이트 임계전압에 영향을 준다. 상술한 이질접합형 전계효과 트랜지스터에서는 2차원 전자가스가 N형 AlGaAs층으로부터 비도우프된 GaAs층내로 전자를 이동시킴으로써 이질접함 계면의 비도우프된 GaAs층내에서 발생되어 채널로서 작용한다. 이 채널의 전자밀도는 게이트에 인가된 전압에 의해 제어함으로써 소오스와 드레인 전극간의 임피던스를 제어한다.
증강모드 트랜지스터와 공핍모드 트랜지스터로 구성된 반도체장치는 상술한 이질접합형 전계효과 트랜지스터를 이용하에 제조된다. 즉, 상이한 게이트 임계전압을 갖는 적어도 두개의 이질접합형 전계효과 트랜지스터들이 게이트전극밑의 N형 GaAs와 필요할 경우 N형 AlGaAs의 두께를 변화시켜 동일한 반절연 GaAs기판상에 제조될때 비도우프된 GaAs층상에 형성된 층들을 정확히 식각하여 게이트전극들을 위한 적당한 흠들을각각 형성시킬 필요가 있다. 그러나 그러한 식각공정은 복잡하고 정확한 식각제어가 어렵다.
본 발명의 목적은 이질접합형 전계효과 트랜지스터들로서 증감모드 트랜지스터와 공핍모들 트랜지스터로 구성된 반도체장치를 간단히 제조하도록 2차원 전자가스를 이용하는데 있다.
본 발명의 또 다른 목적은 게이트 임계전압을 정확히 제어하고 수율을 증가시키도록 반도체장치의 개량된 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 개량된 방법에 의해 제조된 반도체장치를 제공하는데 있다.
본 발명의 상술한 목적과 기타 목적들은 이질접합을 갖는 증강모드 트랜지스터와 공핍모드 트랜지스터를 포함하는 반도체장치의 제조방법을 제공함으로써 얻어질 수 있는데, 그방법은 2차원 전자가스를 이용하여 되며 반절연 복합반도체 기판상에 2차원 전자가스가 발생되는 반도체 채널층을 형성하는 단계와, 이질접합층을 형성하도록 반도체 채널층상에 전자공급층을 형성하는 단계와, 전자공급층상에 전자공급층과는 다른 성분을 갖은 제1반도체층을 형성하는 단계와, 그 흠들에 게이트전극을 형성하는 단계를 포함하되, 제1반도체층과 다른 성분을 갖는 제2반도체층은 제1반도체층이 형성된후 그위에 형성되며, 증강모드 트랜지스터의 게이트영역과 상응하는 제2반도체층의 부분이 선택적으로 식각되어 요흠을 형성하고, 그 식각공정단계에서 흠들은 제1반도체층을 신속히 식각하고 제2반도체층과 전자공급층을 서서히 식각할수 있는 식각제를 이용하여 동시에 식각함으로써 제1반도체층의 노출된 부분과 제2반도체층의 두께와 상응하는 두께를 갖는 전자공급층의 일부분이 식각되어 증강모드 트랜지스터의 게이트전극용 홈이 형성되고, 제2반도체층의 일부분과 제1반도체층의 일부분이 식각되어 공핍모드 트랜지스터용 홈이 형성되고, 여기서 전자공급층은 노출되는것이 특징인 방법이다. 이 경우에 만일 제2반도체층이 전자공급층과 동일재료일 경우에 제2반도체층이 두께는 이질접함의 계면과 증강모드 및 공핍모드 트랜지스터의 게이트전극들 하부간의 차와 동일하다.
전자공급층과 제1반도체층간에 제3 및 제4반도체층을 형성하여 거리차를 더 크게 하는 것이 가능하다. 제3반도체층은 제1반도체층과 동일 재료로 형성되며 전자공급층상에 형성되며, 제4반도체층은 제2반도체층과 동일 재료로서 제2반도체층과 동일 두께를 가지며 제3반도체층상에 형성된다.
이하 본 발명을 좀더 상세히 이해하기 위해 첨부된 도면들을 참조하여 본 발명의 양호한 실시예들을 상세히 설명하면 다음과 같다.
우선 본 발명의 실시예를 설명하기전에 증강모드와 공핍모드 트랜지스터를 갖는 반도체장치에 대한 종래의 기술을 설명하면 이는 이질접합 갖고 있으며, 상술한 2차원 전자가스를 이용한다.
제1도에 나타낸 바와같이 예를 들어 인버어터는 "E"구역에서 증강모드 전계효과 트랜지스터 그리고 "D"구역에서 공핍모드 전계효과 트랜지스터를 포함하는 종래의 구성을 갖고 있다. 이 인버어터는 제2도의 전기회로를 갖는 것으로 여기서, "Trl"은 증강모드 전계효과 트랜지스터로서 구동소자이다. "Tr2"는 공핍모드 전계효과 트랜지스터로서 부하소자이다.
각 트랜지스터들은 반절연 GaAs기판 1, 비도우프된 GaAs층(반도체 채널층) 2, N형 AlGaAs층(전자공급층) 3과 N형 GaAs층(접촉 또는 캡층) 4으로 구성되며 이 층들은 MBE 방법 또는 MOCVD방법에 의해 기판1상에 순서적으로 형성된다. 이 형성된 층들은 선택적으로 시각되어 제1도에 보인 바와같이 또 다른 능동메사(ac+ive mesa)부분(도시안됨)으로부터 분리된 능동메사 부분을 형성한다. 또 다른 분리구조 예를들어 산소이온이나 양자로서 도우프된 분리영역을 형성하는 것도가능 하다.AuGe/Au,AuGe/Ni/Au,또는 AuGe/Ni의 소오스 및 드레인 전극들 5a,5b 및 5c는 N형 GaAs층 4상에 형성된다. 합금영역 6a,6b 및 6c는 열처리에 의해 전극 5a,5b 및 5c하에 형성된다. 증강모드 트랜지스터는 소오스 및 드레인전극 5a,5b를 갖고 있으며, 공핍모드 트랜지스터는 소오스 및 드레인전극 5a,5b를 갖는다. 이 경우에 전극 5b는 공통전극 역할을 한다. 증강모드 트랜지스터의 게이트전극 7a는 N형 GaAs층 4를 통하여 N형 AlGaAs층 3의 상부표면으로 연장되는 또 다른 홈내에 형성된다. 예를들어 실리콘이산화물(SiO2)의 절연층 8이 형성된 다음 적당한 내부 연결선들 9a,9b와 9c가 형성된다.
인버어터에서 2차원 전자가스 2a는 제1도에 보인 바와같은 합금영역들 6a,6b 및 6c간의 이질접합(GaAs층 과 AlGaAs층의 접한)의 계면의 비도우프된 GaAs층 2내에서 발생된다. 2차원 전자가스 2a는 전계효과 트랜지스터의 채널로서 작용하며 게이트전압에 의해 제어된다.
2차원 전자가스를 이용하는 상술한 이질접합층 전계효과 트랜지스터의 경우에, 게이트 임계전압 Vth는 제3도에 예로 보인 바와같이 이절접합의 계면과 게이트전극의 바닥간의 거리에 관계된다. 증강모드 트랜지스터의 이상적인 게이트 임계전압은 제로(즉, Vth=OV)이다.그러므로, 거리는 제3도에 의해 약 42,5nm이다. 공핍모드 트랜지스터의 게이트 임계전압이 예 : -0.3볼트(즉, Vth=-0.3V)일때 거리는 약 46.5nm이다.
증강보드와 공핍모드 트랜지스터들의 예정된 게이트 임계전압을 얻도록 이질접합 계면과 게이트전극의 바닥간의 적당한 거리를 확보하기 위해, 상이한 깊이를 같는 게이트전극(7a,7b)용 홈들을 형성하도록 N형 GaAs층 4와 N형 AlGaAs층 3을 정확히 식각시킬 필요가 있다. 홈 식각단계와 게이트전극의 형성단계는 중강모드와 공핍모드 트랜지스터들에 대해 두번 반복된다. 이 경우에, 식각깊이를 정확히 조정하고 많은 복잡한 제조단계들에 대해 문제가 있다. 제안된 바와같이 AlGaAS층 3은 제1도에 보인 바와같이 공핍모드 트랜지스터의 게이트전극의 홈을 형성하기 위한 식각정지층으로서 사용하기에 적합하다. 그러므로, 공핍모드 트랜지스터용 홈은 비교적 쉽게 형성될 수 있으나, 증강모드 트랜지스터용 홈에 대한 식각공정은 AlGaAs층 3내에서 예정된 깊이를 같는 홈을 얻을 수 있도록 정지되어야만 한다. 식각을 정확히 정지시키기 위해, 소오스와 드레인간의 전류를 자주 탐지해야만 한다. 왜냐하면, 탐지측정은 식각장치의 외부에서 수행되어야 하기때문에 제조효율이 현저히 감소된다. 더우기, 많은 증강모드와 공핍모드 트랜지스터들이 한 기판상에 형성될때 임계전압의 변동은 최소화되어야만 한다.
제4a도 내지 제4g도와 제5a도 및 제5b도를 참조하여 증강모드와 공핍모드 이질접합형 전계효과 트랜지스터들을 포함하는 반도체장치와 본 발명의 양호한 제1실시에에 의한 장치의 제조방법을 설명한다.
제4도 A에 나타낸 바와같이 반절연 GaAs기판 10상에는 비도우프된 GaAs층 11이 MBE방법 또는 MOCVD방법에 의해 형성된다. GaAs층 11은 0.1-0.3μm의 두께를 갖는다. N형 AlGaAs층(전자공급층) 12는 비도우프된 GaAs층 11상에서 에피택셜성장됨으로써 GaAs층 11은 이질접합을 형성한다. 예를들어 Al×Ga1-xAs층 12는 1×1017내지 2×10-18cm-3의 도우즈량의 Si불순물로서 도우프되며 예를 들어 48nm의 두께를 갖는데, 이 두계는 이질접합 계면과 공핍모드 트랜지스터의 게이트전극의 바닥간의 거리에 홈 형성을 위한 식각도중 과식각깊이 여기서 "x"는 0.3을 더한 것과 같다. 그다음 N형 GaAs층 13이 AlGaAs층 상에 에피택셜성장된다. GaAs층 13은 예를들어 약 100nm의 두께를 가지며, 4×10 내지 2×1018cm-3의 도우즈량의 Si불순물로서 도우프된다. 층11, 12 및 13은 제1도에 보인 바와같은 종래의 반도체장치의 것들과 동일사다.
본 발명의 실시예에 의하면, N형 AlGaAs층 14는 GaAs층 13상에 에피택셜성장된다. AlGaAs층 14는 AlGaAs층 12의 성분과 동일한 성분으로서 이질접합 계면과 증강모드와 공핍모드 트랜지스터용 게이트전극 하부간의 거리차와 동일한 두께(예 : 4nm)를 갖는다. N형 GaAs층 15는 제4a도에 보인 바와같이 AlGaAs층 15는 14상에 에피택셜성장된다. GaAs층 15는 AlGaAs층 14의 두께와 표면성질이 식각처리, 세척처리(Al의 산화포함)등과 같은 웨이퍼 표면처리오 인하여 바람직하지 못하게 변화하지 않도록 캡보호층으로 작용한다.
층 14와 15용으로 N형 AlGaAs와 N형 GaAs 대신 비도우프된 AlGaAs와 비도우프된 GaAs를 적용시키는 것이 각각 가능하다. 층 12, 13, 14 및 15는 MBE방법 또는 MOCVD방법에 의해 형성된다.
제4b도에 나타낸 바와같이 형성된층 11 내지 15는 습식식각방법이나 건조식각방법으로 선택적으로 식각되어 트랜지스터들이 형성될 수 있는 분리된 메사부분 16을 형성시킨다. 식각깊이는 소자들간을 분리시키도록 비도우프된 GaAs층 11내로 연장된다. 또 다른 분리구조 예를들어 이온주입 방법에 의해 산소이온 또는 양자로서 도우프된 절연영억을 적용시키는 것도 가능하다.
제4c도에 나타낸 바와같이, 증강모드 트랜지스터의 게이트영역에 상응하는 GaAs층 15와 AlGaAs층 14의 부분들은 적당한 식각방법으로 식각되어 N형 GaAs층 13을 노출시키도록 요홈 17을 형성시킨다. 이러한 식각단계에서 N형 GaAs층 13의 약간의 부분이 식각될 수 있다.
제4d도에 나타낸 바와같이, 메사부분 16을 포함하는 복합반도체기판의 노출된 표면은 SiO2와 같은 절연보호막 18로서 피복된다. 막 18은 소오스와 드레인 전극용 개구를 형성시키도록 종래의 사진석판술로 선택적으로 식각된다. 이 경우에, GaAs층 15, AlGaAs층 14와 N형 GaAs층 13의 부분은 적당한 식각방법에 의해 개구들을 통하여 식각된다. 저항 접촉전극 19a,19b와 19c는 AuGe/Au, AuGe/Ni/Au, AuGe/Ni등의 복수층 금속을 증착시켜 그것을 떼어내는 방법 또는 사진석판술에 의해 패턴닝함으로써 개구들내에 형성된다. 합금을 위한 열처리(예, 1분동안 약 450℃에서)는 2차원 전자가스층과 저항접촉되는 합금영역 20a,20b과 20c를 형성하도록 수행된다. 층 15,14와 13의 식각단계는 항상 필요하지는 않다.
제4e도에 나타낸 바와같이, 저항막(양성 광저항막) 21이 전체노출 표면상에 피복된 다음 패턴닝하여 증강모드와 공핍모드 트랜지스터들의 게이트 영역들과 상응하는 개구들 22와 23을 형성시킨다. 절연보호막(SiO2) 19는 적당한 식각제(예, 불화수소산)에 의해 개구들 22와 23을 통하여 식각된다. 그 다음, 증강모드 트랜지스터의 케이트전극용 홈 24와 공핍모드 트랜지스터의 게이트전극용 홈 25는 적당한 식각방법을 이용하여 형성된다. 본 발명에 의하면, GaAs를 신속히 식각시키고 AlGaAs를 서서히 식각시키는 식각제가 식각방법에서 사용되어야만 한다. 이 경우에 500~600nm/분의 GaAs식각율과 2-3nm/분의 식각율을 얻을 수 있기때문에 CCl2F2의 식각가스와 헬륨(He)의 희석액 또는 캐리어 가스를 사용하는 반응이온 식각방법을 적용하는것이 좋다.
상술한 식각단계에서 식각깊이의 진행에 대해서는 제5a도와 제5b도를 참조하여 설명한다. 제5b도에서 비스듬한 선 d와e는 각각 증강모드와 공핍모드 트랜지프터들의 게이트전극들용 홈들을 나타낸다. 지점 r은 요홈(17)(제4c도)의 깊이를 나타낸다. GaAs의 식각속도는 AlGaAs보다 훨씬 더 크기 때문에 증강모드 홈들 24가 AlGaAs층 14에 도달할때 공핍모드 홈 25는 AlGaAs층 12에 도달할때 증강모드 홈 24의 깊이는 AlGaAs층 14의 두께와 거의 동일한 깅이에 의해 층 12내로 연장한다. 예정된 식각처리시간동안 AlGaAs층 14의 두께와 일치하는 깊이차를 유지시키면서 홈 24와 25상에서 식각이 진행된다. 식각결과로서, 홈 24와 15가 동시에 완성되어 이질접합 계면과 홈 24와 25의 바닥사이에 각각 예정된 거리 L1과 L2를 얻을 수 있다. 예를들어 거리 L1과 L2가 각각 43nm과 47nm이면 거리 L1과 L2간의 차는 4nm이며, 이는 AlGaAs층 14의 두께와 일치한다.
제4f도에 나타난 바와같이, 쇼트키배리어를 형성하는 게이트전극 26과 27은 Ti/Pt/Au와 같은 금속을 증착시킨후 떼어내는 방법에 의해 증착된 금속을 패턴닝함으로써 홈 24와 25내에 형성된다. 따라서, 증강모드 트랜지스터의 게이트전극 26과 공핍모드 트랜지스터의 게이트전극 27은 동시에 완성되며, 2차원 전자가스 11A는 합금영역 20a,20b와 20c간의 이질접함의 비도우프된 GaAs층 11내에 발생된다.
제4g도에서 나타낸 바와같이 SiO2와 같은 절연막 28은 노출된 전표면상에 증착된후 선택적으로 식각되어 접촉구멍들을 형성시킨다. 그 다음, 내부 연결선29a,29b,29c와 29d는 Au, Ti/Au,Ti/Pt/Au,Cr/Au, 및 Al과 같은 금속을 증착시킨후 그 금속을 패턴닝함으로써 형성된다. 따라서, 제2도의 회로를 갖는 인버어터가 완성된다.
본 발명의 또 다른 실시예에서, 채널층 11은 GaAs로 제조되고 전자공급층 12는 AlGaAs로 제조된다. 그러나, 만일 상부층 12의 전자친화력이 하부층 11의 것보다 더 크고, 상부층 12의 격자상수가 하부층 11의 것과 동일하거나 비슷할 경우, 게르마늄(Ge), 인듐-안티모늄(InSb) 또는 인듐-아세나이드(InAs)는 하부층 11에 적합하게 사용될 수 있으며, AlGaAs, GaAs, 카드뮴-텔루륨화합물(CdTe)또는 갈리움-안티몬(GaSb)는 상부층 12에 적합하게 사용될 수 있다. 상술한 GaAs와 AlGaAs의 조합이외에 Ge(하부층)과 AlGaAs(상부층), Ge와 GaAs, InSb와 CbTe 그리고 InAs와 GaSb의 조합들을 사용하는 것도 가능하다. 층 13과 15는 Ge, InSb 또는 InAs로 제조될 수 있으며, 층 14는 AlGaAs, CdTe 또는 GaSb로 제조될 수 있다. 본 발명에 의한 반도체장치에 사용되는 복합반도체 재료에 따라 적당한 식각제를 사용하는 것이 가능하다.
제6a도 내지 제6g도와 제7a도 및 제7b도를 참조하면서 본 발명의 제2실시예에 의한 제2도의 회로를 갖는 반도체장치(인버어터)와 그의 제조방법을 설명한다.
제6g도의 반도체장치의 구조는 두개의 충 43과 44가 N형 AlGaAs 전자공급층 42상에 추가로 형성된 이외에는 제4g도의 장치와 유사하다. 이 실시예의 특징은 식각시간을 증가시킴이 없이 상술한 제1실시에의 L1과 L2간의 거리보다 제7b도의 L3와 L4간의 거리를 더 크게 만들어 주는데 있다. 제2실시예의 반도체장치는 증강모드 트랜지스터와 공핍모드 트랜지스터의 게이트 임계전압의 차를 만들어주는데 유용하므로 양자의 불순물농도를 감소시켜 두 트랜지스터의 게이트용량을 더 크게 또는 작게 해줄수 있다.
제6a도에 나타낸 바와같이, 반절연 GaAs기판 40상에는 0.1 내지 0.3μm의 두께를 갖는 비도우프된 GaAs채널층 41이 에피택셜성장된다. N형 AlGaAs 전자공급층 42는 비도우프된 GaAs층 41상에서 애피택셜성장되므로 GaAs층 41과 이질접합으로 형성될 수 있다. N형 Alx Ga1-x As층 42(x=0.3)은 1×1017내지 2×1018cm-3의 도우즈량의 Si불순물로서 도우프되며 이질접합 계면과 홈 56의 바닥간의 거리 L3예, 44 내지 10nm(제6e도) 즉, 증강모드 트랜지스터의 게이트전극에 일치하는 두께를 갖는다. 본 발명의 제2실시예에 의하면 N형 GaAs층 43과 N형 AlGaAs층 44는 AlGaAs층 42상에 연속적으로 형성된다. 층 43과 44의 층두께는 증강모드와 공핍모드 트랜지스터의 이질접합 계면부터 홈들의 바닥까지의 거리 L3와 L4간의 차(L4-L3)예, 10nm이상과 일치한다. 예를들어 AlGaAs층 44은 1×10 내지 2×1017cm의 내지 2×1018cm-3의 Si불순물로서 도우프되며 20nm까지 예, 6nm의 두께를 갖는다. AlGaAs층 44 또한 1×10 내지 2×1017cm의 내지 2×1018cm-3의 Si불순물로서 도우프되며 예, 4nm의 두께를 갖는다. 그다음, N형 GaAs층 45는 AlGaAs층 44상에서 애피택셜성장된다. GaAs층 45는 예, 약 100nm의 두께를 가지며 1×1017내지 2×1018cm-3의 Si불순물로서 도우프된다. N형 AlGaAs층 46은 예, 4nm의 AlGaAs층 44의 두께와 동일한 두께를 가지며, N형 GaAs 캡보호층 45상에서 애피택셜성장된다. 층들 41 내지 47은 MBE 또는 MOCVD방법에 으해 형성된다.
제6b도에 나타낸 바와같이, 형성된 층 41 내지 47은 적당한 식각방법에 의해 선택으로 식각되어 트랜지스터들이 형성되는 분리된 메사부분 48을 형성한다. 즉, 소자들간의 분리가 달성된다.
제6c도에 나타낸 바와같이 증강모드 트랜지스터의 게이트영역과 일치하는 GaAs층 47과 AlGaAs층 46의 부분들은 요홈 49를 형성시키도록 선택적으로 식각된다. 이러한 식각단계에서, N형 GaAs층 45의 약간의 부분이 식각될 수도 있다.
제6d도에 나타낸 바와같이 SiO2와 같은 절연제는 절연보호말 50을 형성하도록 전노출 표면상에 피복된다. 막 50은 소오스와 드레인전극용 개구들을 형성하도록 사진석판술에 의해 선택적으로 식각된다.
GaAs층 47, AlGaAs층 46과 GaAs층 45는 적당한 식각방법에 의해 개구들을 통하여 식각된다. 저항접촉전극들(즉, 소오스와 드레인 전극들) 51a,51b와 51c는AuGe/Au와 같은 금속을 증착시킨후 그 금속층을 떼어내는 방법에 의해 패턴닝함으로써 개구들은 통하여 형성된다. 합금을 위한 열처리가 2차원 전자가스층과 저항접촉상태가 되는 합금영역 52a,52b와 52c를 형성하도록 수행된다.
제6e도에 나타낸 바와같이 저항막(예, 양성광저항막) 53은 전노출표면상에 피복된 다음 트랜지스터들의 게이트영역들과 상응하는 개구들 54와 55를 형성시키도록 패턴된다. 절연보호막 50은 적당한 식각제로서 개구들 54와 55를 통하여 식각된다. 그 다음, 증강모드 트랜지스터의 게이트전극용 홈 56과 공핍모드 트랜지스터의 게이트전극용 홈 57은 CCl2F2가스와 헬륨(He)가스를 사용하는 상술한 반응이온 식각방법에 의해 형성된다.
반응이온 시각단계에서 식각깊이공정은 제7a도와 제7b도에 보이고 있다. 제7b도에서, 비스듬한 선 E와 D는 각각 증강모드와 공핍모드 트랜지스터들의 케이트전극용 홈들을 나타낸다. 지점 R은 요홈 49(제6C도)의 깊이를 나타낸다. GaAs의 식각율이 제1실시예에서 언급한 바와같이 AlGaAs보다 훨씬 더 크고 AlGaAs층 46의 두께가 AlGaAs층 44의 것과 동일하기 때문에 AlGaAs층 42의 홈 56의 형성은 AlGaAs층 44의 홈 57의 형성과 거의 동일하다. 그후, AlGaAs층 42와 44의 식각은 둘다 아주 저속으로 진행시킨다. 식각결과로서, 홈 56과 57은 동시에 완성되어 예정된 거리 L3와 L4(제7b도)를 달성한다. 예를들면, 거리 L3와 L4는 각각 43nm와 53nm이며 거리 L3와 L4간의 차는 10nm이며, 이는 층 43과 44의 총두께에 해당한다.
제6f도에 나타낸 바와같이 게이트전극 58과 59는 Ti/Rt/Au와 Al과 같은 금속을 증착시킨후 그것을 패턴닝함으로써 홈 56과 57내에 형성된다. 따라서, 증강모드 트랜지스터의 게이트전극 58과 공핍모드 트랜지스터의 게이트전극 59는 동시에 완성되며, 2차원 전자가스 60은 합금영역 52a,52b와 52c간의 이질접합의 비도우프된 GaAs층 41내에서 발생된다.
제6g도에 나타낸 바와같이, SiO2와 같은 절연막 61은 노출전표면상에 증착된후 접촉구멍들을 형성하도록 선택적으로 식각된다. 그 다음, 연결선 62a,62b,62c,와 62d를 종래의 방법으로 형성한다. 따라서, 증강모드와 공핍모드 이질접합형 전계효과 트랜지스터를 포함하는 인버어터가 완성된다.
본 발명에 의하면, 식각공정에 의해 증강모드와 공핍모드 트랜지스터의 상이한 깊이를 갖는 홈들들을 동시에 형성시키는 것이 가능하다. 홈들의 바닥은 식각속도가 아주 느린 AlGaAs층이기 때문에 홈들의 깊이 즉, 이질접합계면으로부터 게이트전극의 바닥까지의 거리가 쉽고도 정확하게 제어될 수 있다. 그러므로, 기판(웨이퍼)내에 증강모드와 공핍모드 트랜지스터들의 게이트 임계전압을 양호하게 균일하게 얻을 수 있다. 따라서, 수율이 향상될 수 있다.
본 발명의 상술한 실시예들에 국한되지 않고 본 발명의 범위로부터 이탈하지 않은 범위내에서 숙련된 자들에게는 많은 수정변경이 가능함을 이해할 것이다.
Claims (17)
- 증강모드 트랜지스터와 공핍모드 트랜지스터를 포함하며, 이질접합으로 되며 또한 2차원 전자가스를 이용하는 반도체장치에서, 반절연 복합반도체기판(10)과, 상기 기판(10)상에 형성되며 2차원 전자가스가 발생되는 반도체 채널층(11)과, 이질접합을 형성하도록 상기 반도체 채널층(11)상에 형성되는 전자공급층(12)과, 상기 전자공급층과 다른 성분을 갖는 상기 전자공급층상에 형성되는 제1반도체층(13)과, 상기 제1반도체층과 다른 성분을 가지며 상기 제1반도체층상에 형성되는 제2반도체층(14)과, 상기 전자공급층상에 위치되 공핍모드 트랜지스터의 게이트전극(27)과, 그리고, 상기 제2반도체층(14)의 두께에 상응하는 깊이에서 상기 전자공급층내에 위치된 증강모드 트랜지스터의 게이트전극(26)을 포함하는 반도체장치.
- 제1항에 있어서, 상기 전자공급층(12)과 상기 제2반도체층(14)은 어떤 식각제에 대해 동일한 식각속도를 갖는 반도체장치.
- 제1항에 있어서, 상기 제1반도체층(13)은 식각제에 대하여 상기 전자공급층(12)과 제2반도체층(14)의 식각속도보다 실지로 더큰 속도를 갖는 반도체장치.
- 제1항에 있어서, 상기 반도체 채널층(11)과 상기 제1반도체층(13)은 갈리움-아세나이드, 게르마늄, 인듐-안티몬아이드 및 인듐-아세나이드로 구성된 그룹으로부터 선택된 재료인 반도체장치.
- 제1항에 있어서, 상기 전자공급층(12)과 상기 제1반도체층(14)은 알미늄-갈리움-아세나이드, 갈리움-아세나이드,카드뮴-텔루라이드와 갈륨-안티모나이드로 구성된 그룹으로부터 선택된 재료로 되는 반도체장치.
- 제1항에 있어서, 상기 기판(10)은 반절연 갈리움-아세닉이고, 상기 반도체 채널층(11)은 비도우프된갈리움-아세나이드이고, 상기 전자공급층(12)은 N형 알미늄-갈륨-아세나이드이며, 상기 제1반도체층(13)은 N형 갈륨-아세나이드이고, 그리고 상기 제2반도체층(14)은 알미늄-갈리움-아세나이드인 반도체장치.
- 제1항에 있어서, 상기 제2반도체층(14)상에 형성된 캡층(15)을 더 포함하는 반도체장치.
- 제7항에 잇어서, 상기 캡층(15)은 갈리움-아세나이드인 반도체장치.
- 제1항 내지 8항에 있어서, 상기 전자공급층(12)과 상기 제1반도체층(13)간에, 상기 전자공급층(12)상에 형성되며 상기 제1반도체층(13)과 동일 재료인 제3반도체층(43)과, 그리고, 상기 제3반도체층(43)상에 형성되며 상기 제2반도체층(14)과 동일한 두께를 갖고 있을며 또한 상기 제2반도체층(14)과 동일 재료인 제4반도체층(44)를 더 포함하되, 상기 공핍모드 트랜지스터의 게이트전극(59)은 상기 제4반도체층(44)상에 위치되며 상기 증강모드 트랜지스터의 게이트전극(58)은 상기 전자공급층(42)상에 위치되는 반도체장치.
- 증강모드 트랜지스터와 공핍모드 트랜지스터를 포함하며, 이질접함을 가지며 그리고 2차원 전자가스를 이용한는 반도체장치를 제조하는 방법에서, 2차원 전자가스가 발생되도록 반절연 복합반도체기판(10)상에 반도체 채널층(11)을 형성하는 단계와, 이질접합을 형성하도록 상기 반도체 채널층(11)상에 전자공급층(12)을 형성하는 단계와, 상기 전자공급층(12)상에 상기 전자공급층과 다른 성분을 갖는 제1반도체층(13)을 형성하는 단계와, 상기 제1반도체층(13)상에 상기 제1반도체층과 다른 성분을 갖는 제2반도체층(14)을 형성하는 단계와, 상기 제1반도체층(13)이 노출되는 요홈((17)을 형성하도록 증강모드 트랜지스터의 게이트영역(26)에 상응하는 상기 제2반도체층(14)의 일부분을 선택적으로 식각하는 단계와, 증강모드 트랜지스터의 게이트전극용 홈(24)을 형성하도록 상기 제2반도체층(14)의 두께에 상응한는 두께를 갖는 상기 전자공급층(12)의 일부와 상기 제1반도체층(13)의 노출된 부분을 식각시키고 상기 전자공급층(12)을 노출시켜 공핍모드 트랜지스터의 게이트전극(27)용의 또 다른 홈(25)을 형성하도록 상기 제2반도체층(14)의 일부분과 상기 제1반도체층(13)의 일부분을 동시에 식각시키는 공정과, 그리고, 상기 홈(24,25)들내에 상기 게이트전극(26,27)들을 각각 형성하는 단계를 포함하는 반도체장치의 제조방법.
- 제10항에서, 상기 홈(24,25)들의 식각단계는 상기 제1반도체층(13)을 신속히 식각하고 상기 제2반도체층(14)과 상기 전자공급층(12)을 서서히 식각시킬 수 있는 식각제를 사용하여 수행되는 제조방법.
- 제11항에서, 상기 식각단계는 식각제 가스를 사용하는 건조식각방법에 의해 수행되는 제조방법.
- 제11항에서, 상기 건조식각방볍은 CCl2F2를 포함하는 상기 식각가스를 사용하는 반응이온 식각방법이며, 갈리움-아세나이드의 상기 제1반도체층(13)을 신속히 식각시키고 알미늄-갈리움-아세나이드로된 상기 제2반도체층(14)과 상기 전자공급층(12)을 서서히 식각시키는 제조방법.
- 제10항에서, 상기 반도체 채널(14)층, 상기 전자공급층(12), 상기 제1반도체층(13)과 상기 제2반도체층(14)은 분자비임 애피택셜법에 의해 형성되는 제조방법.
- 제10항에서, 상기 반도체 채널층(11), 상기 전자공급층(12), 상기 제1반도체층(13)과 상기 제2반도체층(14)은 금속유기화학증기 증착법에 의해 형성되는 제조방법.
- 제10항 내지 제15항에서, 제1반도체층(13)의 상기 형성단계 이전에, 상기 전자공급층(12)상에 상기 제1반도체층(13)과 동일한 재료로된 제3반도체층(43)을 형성하는 단계와,그리고 상기 제3반도체층(43)상에 상기 제2반도체층(14)과 동일한 두께를 갖고 동일한 재질로 된 제4반도체층(44)을 형성하는 단계를 더 포함하는 제조방법.
- 제16항에서, 홈들의 상기 식각단계들에서 상기 제3 및 제4반도체층(43,44)들의 부분들은 또한 상기 전자공급층(12)이 노출되는 증강모드 트랜지스터용 상기 홈(24)을 형성하도록 식각된 다음 공핍모드 트랜지스터용 상기 기타 홈(25)은 그의 바닥에서 상기 제4반도체층(44)을 노출시키기 위해 형성되는 제조방법.
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| JPS60116177A (ja) | 1985-06-22 |
| KR850004356A (ko) | 1985-07-11 |
| JPS6338872B2 (ko) | 1988-08-02 |
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