JPH01199474A - ヘテロ接合型電界効果トランジスタ - Google Patents
ヘテロ接合型電界効果トランジスタInfo
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- JPH01199474A JPH01199474A JP2422588A JP2422588A JPH01199474A JP H01199474 A JPH01199474 A JP H01199474A JP 2422588 A JP2422588 A JP 2422588A JP 2422588 A JP2422588 A JP 2422588A JP H01199474 A JPH01199474 A JP H01199474A
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 26
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- 239000000758 substrate Substances 0.000 abstract description 7
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- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 88
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ヘテロ接合構造を用いた電界効果型トランジ
スタの改良に関するものである。
スタの改良に関するものである。
従来の技術
ん１ａＡｓとＧａＡｓのへテロ接合を用いたヘテロ接合
型の電界効果トランジスタ（ＦＥＴ）は高速スイッチン
グ素子やマイクロ波用トランジスタとして広く使われて
いる。ヘテロ接合ＦＥＴの代表的なものは、ノンドープ
のＧａＡｓ層上にＮ型Ａ７ＧａＡｓ層を形成し、ヘテロ
接合界面のＧａＡ１側にたまる高易動度の２次元電子ガ
スを用いる高電子移動度トランジスタ（ＨＥＭＴ）と呼
ばれるものであるがＮ型ＡｔＧａＡｓ層を介して２次元
電子ガスとオーミック接触を得ることに困難な点がある
ことから、これを改良した逆ＨＥＭＴ構造が考えられて
いる。第２図ａ、ｂに、逆ＨＥＭＴ構造の断面構造図と
そのエネルギーバンド図を示す。第２図ａにおいて、１
は半絶縁性Ｇ ａ Ａ ｓ基板、２は膜厚が１１００ｎ
程度のノンドープＧ ａ Ａ ｍバッファー層、３は膜
厚が１００． ｎｍから２００ ｎｍのノンドープＡ
ｔＧ ａ Ａ ｓ層、４は膜厚が１０ｎｍ程度のＮ型Ａ
ｔＧａＡｓ層、６はノンドープＡｔＧａＡｓ＋ スペー
サ層、６はノンドープＧ ａ Ａ ｍチャンネル層、７
は低濃度（〜１０／ｃｄ）にＮ型不純物が添加されたＮ
型Ｇ ａ Ａ ｓ層、８は高濃度（〉１０１８／ｃｉＩ
）にＮ型不純物が添加されたＮ＋型Ｇ ａ Ａ ｓ層で
ある。この構造において、層６と６のへテロ接合２のＧ
ａ Ａ ｓ側に２次元電子ガスがたまるが、層２と層
３のへテロ接合１には２次元電子がたまらないようにす
る必要があることから、層２のＧ ａ Ａ ｓ層の厚さ
を１００ ｎｍ程度と薄く、層３のＡ ｔＧ ａ Ａ
ｓ層の厚さを１００〜２００ ｎｍと比較的厚く形成し
、第２図すのエネルギーバンド図に示すように、ヘテロ
接合１においてＧａＡｓの伝導帯の底がフェルミレベル
よりも高くなるようにしなければならない。
型の電界効果トランジスタ（ＦＥＴ）は高速スイッチン
グ素子やマイクロ波用トランジスタとして広く使われて
いる。ヘテロ接合ＦＥＴの代表的なものは、ノンドープ
のＧａＡｓ層上にＮ型Ａ７ＧａＡｓ層を形成し、ヘテロ
接合界面のＧａＡ１側にたまる高易動度の２次元電子ガ
スを用いる高電子移動度トランジスタ（ＨＥＭＴ）と呼
ばれるものであるがＮ型ＡｔＧａＡｓ層を介して２次元
電子ガスとオーミック接触を得ることに困難な点がある
ことから、これを改良した逆ＨＥＭＴ構造が考えられて
いる。第２図ａ、ｂに、逆ＨＥＭＴ構造の断面構造図と
そのエネルギーバンド図を示す。第２図ａにおいて、１
は半絶縁性Ｇ ａ Ａ ｓ基板、２は膜厚が１１００ｎ
程度のノンドープＧ ａ Ａ ｍバッファー層、３は膜
厚が１００． ｎｍから２００ ｎｍのノンドープＡ
ｔＧ ａ Ａ ｓ層、４は膜厚が１０ｎｍ程度のＮ型Ａ
ｔＧａＡｓ層、６はノンドープＡｔＧａＡｓ＋ スペー
サ層、６はノンドープＧ ａ Ａ ｍチャンネル層、７
は低濃度（〜１０／ｃｄ）にＮ型不純物が添加されたＮ
型Ｇ ａ Ａ ｓ層、８は高濃度（〉１０１８／ｃｉＩ
）にＮ型不純物が添加されたＮ＋型Ｇ ａ Ａ ｓ層で
ある。この構造において、層６と６のへテロ接合２のＧ
ａ Ａ ｓ側に２次元電子ガスがたまるが、層２と層
３のへテロ接合１には２次元電子がたまらないようにす
る必要があることから、層２のＧ ａ Ａ ｓ層の厚さ
を１００ ｎｍ程度と薄く、層３のＡ ｔＧ ａ Ａ
ｓ層の厚さを１００〜２００ ｎｍと比較的厚く形成し
、第２図すのエネルギーバンド図に示すように、ヘテロ
接合１においてＧａＡｓの伝導帯の底がフェルミレベル
よりも高くなるようにしなければならない。
発明が解決しようとする課題
以上のように逆ＨＥＭＴ構造では、２次元電子ガスから
上の層がＧ ａ Ａ ｓ層であるので表面から２次元電
子ガスとのオーミック接触を得る場合にオーミック接触
抵抗を低減できるという利点があるものの、層構造にい
くつかの制約が課せられるという欠点がある。特に、Ｇ
ａ Ａ ｍバッファー層２が薄いことはエピタキシャ
ル層全体が薄くなり基板と層２の界面の悪影響を受けや
すい。また、ノンドープのＡｔＧａＡｓ層３が１ｏｏｎ
ｍ〜２ｏＯｎｍと厚いので、ヘテロ接合２の界面凹凸が
太きくなることからチャンネル層のＧ ａ Ａ ｓの結
晶品質が低下し、２次元電子ガスの移動度が低下すると
いう問題が生じる。
上の層がＧ ａ Ａ ｓ層であるので表面から２次元電
子ガスとのオーミック接触を得る場合にオーミック接触
抵抗を低減できるという利点があるものの、層構造にい
くつかの制約が課せられるという欠点がある。特に、Ｇ
ａ Ａ ｍバッファー層２が薄いことはエピタキシャ
ル層全体が薄くなり基板と層２の界面の悪影響を受けや
すい。また、ノンドープのＡｔＧａＡｓ層３が１ｏｏｎ
ｍ〜２ｏＯｎｍと厚いので、ヘテロ接合２の界面凹凸が
太きくなることからチャンネル層のＧ ａ Ａ ｓの結
晶品質が低下し、２次元電子ガスの移動度が低下すると
いう問題が生じる。
さらに、ヘテロ接合界面２と平行方向に高電界を印加し
、電子をチャンネル層に沿って走行させる場合に電界に
より電子は熱くなりＡ ＩＧ ａ Ａ ｓ層３．４およ
び６にあふれ出すが、Ａ ｔＧ ａ Ａ ｓ層３゜４お
よび６が厚いため電子は長（ＡｔＧａＡｓ 層中を走行
する確率が増え、このため電子の平均速度が低下するこ
とが考えられるという問題が生じる。
、電子をチャンネル層に沿って走行させる場合に電界に
より電子は熱くなりＡ ＩＧ ａ Ａ ｓ層３．４およ
び６にあふれ出すが、Ａ ｔＧ ａ Ａ ｓ層３゜４お
よび６が厚いため電子は長（ＡｔＧａＡｓ 層中を走行
する確率が増え、このため電子の平均速度が低下するこ
とが考えられるという問題が生じる。
課題を解決するための手段
本発明では以上の様な逆ＨＥＭＴ構造に伴う問題点を解
決するために次の様な手段を用いる。
決するために次の様な手段を用いる。
■ チャンネル層に薄いＩ ｎ ｙＧａ １−アＡｓ層
を用いる、 ■ 電子供給層のＡｔＧａＡｓ層の厚さを１０ｎｍ〜２
０ｎｍと薄くする。
を用いる、 ■ 電子供給層のＡｔＧａＡｓ層の厚さを１０ｎｍ〜２
０ｎｍと薄くする。
■ Ｇ ａ Ａ ｍバッファー層を３ｏｏｎｍ〜１ｏｏ
Ｏｎｍと厚くする。
Ｏｎｍと厚くする。
作 用
チャンネル層にＩｎｙＧａｌ−アＡ８ 層を用いること
により、逆ＨＥＭＴ構造における構造上の制約が解決す
る。すなわち、Ｉ ｎ ｙ Ｇ ａ １−７Ａｓ 層
を第２図の層ｅに用いると、Ｉ ｎ ｙＧ ａ １−ア
Ａｓ 層の伝導帯エネルギーの底はＧ ａ Ａ ｓのそ
れより常にエネルギー的に低くなるため、Ｎ型Ａ ｔＧ
ａ Ａ ｍ層４より供給される電子は大部分、Ｉ ｎ
ｙ Ｇ ａ １−アＡｓ 層に入り、Ｇ ａ Ａ
ｍバッファー層２が厚くとも、またＡｔＧａＡｓ層３が
薄くともへテロ接合１の方へは殆んど電子は供給されな
くなる。
により、逆ＨＥＭＴ構造における構造上の制約が解決す
る。すなわち、Ｉ ｎ ｙ Ｇ ａ １−７Ａｓ 層
を第２図の層ｅに用いると、Ｉ ｎ ｙＧ ａ １−ア
Ａｓ 層の伝導帯エネルギーの底はＧ ａ Ａ ｓのそ
れより常にエネルギー的に低くなるため、Ｎ型Ａ ｔＧ
ａ Ａ ｍ層４より供給される電子は大部分、Ｉ ｎ
ｙ Ｇ ａ １−アＡｓ 層に入り、Ｇ ａ Ａ
ｍバッファー層２が厚くとも、またＡｔＧａＡｓ層３が
薄くともへテロ接合１の方へは殆んど電子は供給されな
くなる。
このことを考慮に入れ、Ｇ ａ Ａ ｍバッファー層を
厚く形成することによって基板とエピタキシャル層の界
面の悪影響が低減されることになる。また、Ａ ｔＧ
ａ Ａ ｓ層３，４および６の全体の膜厚を薄くするこ
とにより、ＡｔＧａＡｓ層上のエピタキシャル層の結晶
性の向上と界面の凹凸の低減が図れることになる。さら
に、高電界印加時に熱くなった２次元電子ガスは、すみ
やかに薄いＡｔＧａＡｓ層通り抜け、エネルギー的に低
いＧ ａ Ａ ｍバッファー層を走行する確率が増加す
るので、電子の平均速度が向上することになる。
厚く形成することによって基板とエピタキシャル層の界
面の悪影響が低減されることになる。また、Ａ ｔＧ
ａ Ａ ｓ層３，４および６の全体の膜厚を薄くするこ
とにより、ＡｔＧａＡｓ層上のエピタキシャル層の結晶
性の向上と界面の凹凸の低減が図れることになる。さら
に、高電界印加時に熱くなった２次元電子ガスは、すみ
やかに薄いＡｔＧａＡｓ層通り抜け、エネルギー的に低
いＧ ａ Ａ ｍバッファー層を走行する確率が増加す
るので、電子の平均速度が向上することになる。
実施例
本発明の実施例を第１図ａ、ｂを用いて詳細に説明する
。第１図ａは、本発明に基く、逆ＨＥＭＴｊ￥Ｒｎであ
り、第１図すは、そのエネルギーバンド図である。第１
図ａにおいて、１は半絶縁性ＧａＡｓ基板、２はノンド
ープのＧａＡｓバッファー層である。ノンド、−ブＧ
ａ Ａ ｉｔバッファー層２の厚さは、ＩｎｙＧａｌ−
アＡｓ チャンネル層１３に電子が十分に供給される
ようにするために、ある程度厚くする必要があり、最低
限３００ ｎｍが必要である。
。第１図ａは、本発明に基く、逆ＨＥＭＴｊ￥Ｒｎであ
り、第１図すは、そのエネルギーバンド図である。第１
図ａにおいて、１は半絶縁性ＧａＡｓ基板、２はノンド
ープのＧａＡｓバッファー層である。ノンド、−ブＧ
ａ Ａ ｉｔバッファー層２の厚さは、ＩｎｙＧａｌ−
アＡｓ チャンネル層１３に電子が十分に供給される
ようにするために、ある程度厚くする必要があり、最低
限３００ ｎｍが必要である。
実施例では６００ｎｍとした。上限は特にないが、エピ
タキシャル成長に要する時間との兼ね合いから１１００
０ｎ程度が妥当である。このノンドープＧ ａ Ａ ｍ
バッファー層２の上に電子供給層となるＡ ｔＧ ａ
Ａ ｓ層１０．１１および１２を形成する。
タキシャル成長に要する時間との兼ね合いから１１００
０ｎ程度が妥当である。このノンドープＧ ａ Ａ ｍ
バッファー層２の上に電子供給層となるＡ ｔＧ ａ
Ａ ｓ層１０．１１および１２を形成する。
１ｏおよび１２はノンドープのＡｔＧａＡｓ スペーサ
層であり、膜厚は２〜５ｎｍ程度が適切である。
層であり、膜厚は２〜５ｎｍ程度が適切である。
１１はＮ型Ａ ＩＧ ａ Ａ １層であシ膜厚は、Ｎ型
不純物のドーピング量により量によシ多少異なるが、不
純物濃度Ｎｐと膜厚ｄの積で、 ＮＤ ＠ｄ＝＝ １ 、２〜１ 、６Ｘ １０ ／ｃ
ｉＩとなるように決定すればよい。実施例では、ＮＤ：
２Ｘ１０ ／ｄｉとした。従って膜厚は６〜８ｎｍで
ある。１３はノンドープＩｎｙＧａ１−ＸＡｓ 層で
あり、この層がＦＥＴのチャンネル層となり、２次元電
子ガスがたまる層となる、Ｉｎ、Ｇａ１−ＸＡｓ 層１
３は、Ａ ＩＧ ａ Ａ ｓ層およびＧ ａ Ａ ｓ層
と本来格子整合が取れないが、薄い場合には、歪をその
内部にたくわえたまま良好な結晶となる。チャンネル層
の厚さとしては、１０ ｎｍ〜２０ ｎｍが適切である
と考えられるので、Ｉｎの組成比ｙはＩｎ、Ｇａ１−Ｘ
Ａｓ 層の臨界膜厚を考慮して０．２ 以下とすれば
良い。１４はノンドープまたは１０ ／Ｃｌ１１程度
のＮ型不純物がドープされたＧａＡｓ層、１６は良好な
オーミックコンタクトを得るだめのＮ＋型ＧａＡｓ層で
ある。
不純物のドーピング量により量によシ多少異なるが、不
純物濃度Ｎｐと膜厚ｄの積で、 ＮＤ ＠ｄ＝＝ １ 、２〜１ 、６Ｘ １０ ／ｃ
ｉＩとなるように決定すればよい。実施例では、ＮＤ：
２Ｘ１０ ／ｄｉとした。従って膜厚は６〜８ｎｍで
ある。１３はノンドープＩｎｙＧａ１−ＸＡｓ 層で
あり、この層がＦＥＴのチャンネル層となり、２次元電
子ガスがたまる層となる、Ｉｎ、Ｇａ１−ＸＡｓ 層１
３は、Ａ ＩＧ ａ Ａ ｓ層およびＧ ａ Ａ ｓ層
と本来格子整合が取れないが、薄い場合には、歪をその
内部にたくわえたまま良好な結晶となる。チャンネル層
の厚さとしては、１０ ｎｍ〜２０ ｎｍが適切である
と考えられるので、Ｉｎの組成比ｙはＩｎ、Ｇａ１−Ｘ
Ａｓ 層の臨界膜厚を考慮して０．２ 以下とすれば
良い。１４はノンドープまたは１０ ／Ｃｌ１１程度
のＮ型不純物がドープされたＧａＡｓ層、１６は良好な
オーミックコンタクトを得るだめのＮ＋型ＧａＡｓ層で
ある。
実施例では１４はノンドープＧ ａ Ａ ｓ層とした。
本実施例のへテロ構造の伝導帯エネルギーバンド図を第
１図すに示すが、Ｉ ｎ ｙ Ｇ ａ 、−ｙ Ａ ｓ
層１３Ａ ｔＧ ａ Ａ ｓ層１２との伝導帯エネルギ
ー不連続値Ｇ ａＡ ｓ 履２とＡ ｔＧ ａ Ａ ｓ
層１ｏとのそれよりも、１ｏｏ〜２ｏｏｍｅｖ大きい
ために、Ｎ型ＡｔＧａＡｓ層１１から供給される電子は
大部分１ ｎ ｙ Ｇ ａ 、−アＡｍ層の方へたまる
ことになる。この電子濃度としては約１ 、５ Ｘｌ
０ ／ｃｒ１以上の高い値が得られた。
１図すに示すが、Ｉ ｎ ｙ Ｇ ａ 、−ｙ Ａ ｓ
層１３Ａ ｔＧ ａ Ａ ｓ層１２との伝導帯エネルギ
ー不連続値Ｇ ａＡ ｓ 履２とＡ ｔＧ ａ Ａ ｓ
層１ｏとのそれよりも、１ｏｏ〜２ｏｏｍｅｖ大きい
ために、Ｎ型ＡｔＧａＡｓ層１１から供給される電子は
大部分１ ｎ ｙ Ｇ ａ 、−アＡｍ層の方へたまる
ことになる。この電子濃度としては約１ 、５ Ｘｌ
０ ／ｃｒ１以上の高い値が得られた。
なお、本実施例のＡ ｔＧ ａ Ａ ｓ 中のＡｔ組成
比は０．１６〜０．３のものを用いた。
比は０．１６〜０．３のものを用いた。
発明の効果
本発明によれば、逆ｆ（ＥＭＴ構造において問題となっ
たバッファー層の厚さの制約が解決され、Ｇ ａ Ａ
ｓバッファー層を、５００ ｎｍ程度以上に厚く形成す
ることが可能であり、半絶縁性Ｇ ａ Ａ ｍ基板とエ
ピタキシャル層の界面の悪影響が低減できる。まだ、電
子供給層となるＡ ＩＧ ａ Ａ ｓ層の全体の厚さを
１０ｎｍ〜２０ｎｍと従来に比べ非常に薄くすることが
できるので、ＡｔＧａＡｓ 層上のエピタキシャル層の
結晶性を向上でき、両者の界面の凹凸も低減できる。ま
たＡｚＧａＡｓ 胴部ことにより、高電界印加時にＡｔ
ＧａＡｓ層側へあふれ出す熱い電子は、すみやかにＡｔ
ＧａＡｓ 層を通過しＧ ａ Ａ ａバッフ１−層に移
るため、電子の平均速度の劣化が従来に比べ低減できる
など、本発明による逆ＨＥＭＴ構造は従来に比べ設計に
制約が少ないばかりでなく、ヘテロ接合ＦＥＴの特性改
善に大いに有用である。
たバッファー層の厚さの制約が解決され、Ｇ ａ Ａ
ｓバッファー層を、５００ ｎｍ程度以上に厚く形成す
ることが可能であり、半絶縁性Ｇ ａ Ａ ｍ基板とエ
ピタキシャル層の界面の悪影響が低減できる。まだ、電
子供給層となるＡ ＩＧ ａ Ａ ｓ層の全体の厚さを
１０ｎｍ〜２０ｎｍと従来に比べ非常に薄くすることが
できるので、ＡｔＧａＡｓ 層上のエピタキシャル層の
結晶性を向上でき、両者の界面の凹凸も低減できる。ま
たＡｚＧａＡｓ 胴部ことにより、高電界印加時にＡｔ
ＧａＡｓ層側へあふれ出す熱い電子は、すみやかにＡｔ
ＧａＡｓ 層を通過しＧ ａ Ａ ａバッフ１−層に移
るため、電子の平均速度の劣化が従来に比べ低減できる
など、本発明による逆ＨＥＭＴ構造は従来に比べ設計に
制約が少ないばかりでなく、ヘテロ接合ＦＥＴの特性改
善に大いに有用である。
第１図ｄは本発明の一実施例の電界効果型トランジスタ
の断面図、第１図すは同トランジスタの伝導帯エネルギ
ーバンド図、第２図ａは従来の電界効果型トランジスタ
の断面図、第２図すは同トランジスタの伝導帯エネルギ
ーバンド図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｍ基板、２・・・
・・・ノンドープＧ ａ Ａ ｓバッファー層、１０，
１２・・・・・・ノンドープＡ ｔＧ ａ Ａ ｓスペ
ーサ層、１１・・・・・・Ｎ型ＡｔＧａＡｓ層、１３・
・・・・・ノンドープＩ ｎ ｙＧ ａ 、−ｙ Ａ
ｔｒ層、１４・・・・・・ノンドープＧ ａ Ａ ｓ層
、１６・・・・・・Ｎ＋型Ｇ ａ Ａ ｓ層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 Ａ［相］ｖ＋５ｓ５呆ぎ ２ 延鱒歇叩田弁七−
の断面図、第１図すは同トランジスタの伝導帯エネルギ
ーバンド図、第２図ａは従来の電界効果型トランジスタ
の断面図、第２図すは同トランジスタの伝導帯エネルギ
ーバンド図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｍ基板、２・・・
・・・ノンドープＧ ａ Ａ ｓバッファー層、１０，
１２・・・・・・ノンドープＡ ｔＧ ａ Ａ ｓスペ
ーサ層、１１・・・・・・Ｎ型ＡｔＧａＡｓ層、１３・
・・・・・ノンドープＩ ｎ ｙＧ ａ 、−ｙ Ａ
ｔｒ層、１４・・・・・・ノンドープＧ ａ Ａ ｓ層
、１６・・・・・・Ｎ＋型Ｇ ａ Ａ ｓ層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 Ａ［相］ｖ＋５ｓ５呆ぎ ２ 延鱒歇叩田弁七−
Claims (1)
- 半絶縁性ＧａＡｓウェハー上に形成された膜厚が３０
０ｎｍから１０００ｎｍのノンドープＧａＡｓバッファ
ー層の上に、Ｎ型不純物が部分的に層状に添加された薄
いＡｌ＿ＸＧａ＿１＿−＿ＸＡｓよりなる電子供給層と
、ノンドープでＩｎ組成比ｙが０．２以下のＩｎ＿ｙＧ
ａ＿１＿−＿ｙＡｓ層よりなるチャンネル層と、ノンド
ープＧａＡｓ層およびＮ＾＋型ＧａＡｓ層が順次形成さ
れたヘテロ接合構造を有してなるヘテロ接合型電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024225A JP2921835B2 (ja) | 1988-02-04 | 1988-02-04 | ヘテロ接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024225A JP2921835B2 (ja) | 1988-02-04 | 1988-02-04 | ヘテロ接合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01199474A true JPH01199474A (ja) | 1989-08-10 |
| JP2921835B2 JP2921835B2 (ja) | 1999-07-19 |
Family
ID=12132327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63024225A Expired - Lifetime JP2921835B2 (ja) | 1988-02-04 | 1988-02-04 | ヘテロ接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2921835B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075744A (en) * | 1990-12-03 | 1991-12-24 | Motorola, Inc. | GaAs heterostructure having a GaAsy P1-y stress-compensating layer |
| KR100320448B1 (ko) * | 1994-06-14 | 2002-04-06 | 구자홍 | 고이동도트랜지스터및제조방법 |
| KR100436019B1 (ko) * | 2001-12-26 | 2004-06-12 | 광주과학기술원 | 저온성장 화합물반도체를 이용한 ｈｅｍｔ 구조의 ｍｓｍ광검출기 제조방법 |
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| JPS59100577A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 半導体装置 |
| JPS6012773A (ja) * | 1983-07-02 | 1985-01-23 | Agency Of Ind Science & Technol | 半導体素子の製造方法 |
| JPS60231366A (ja) * | 1984-04-28 | 1985-11-16 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
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| JPS62256477A (ja) * | 1986-04-30 | 1987-11-09 | Hitachi Ltd | 半導体装置 |
| JPS62276882A (ja) * | 1986-02-14 | 1987-12-01 | Nec Corp | 半導体装置 |
-
1988
- 1988-02-04 JP JP63024225A patent/JP2921835B2/ja not_active Expired - Lifetime
Patent Citations (6)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2921835B2 (ja) | 1999-07-19 |
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