JPS613465A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS613465A JPS613465A JP59123755A JP12375584A JPS613465A JP S613465 A JPS613465 A JP S613465A JP 59123755 A JP59123755 A JP 59123755A JP 12375584 A JP12375584 A JP 12375584A JP S613465 A JPS613465 A JP S613465A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば、論理回路等の電子回路を高速化及び
低消費電力化するのに好適な半導体装置の改良に関する
。
低消費電力化するのに好適な半導体装置の改良に関する
。
本発明者は、さきに、電子親和力が相違する2種類の半
導体、例えば、GaAsl1!:A7!GaAsとを積
層することに依ってヘテロ接合を形成し、その近傍に発
生する電子蓄積層(2次元電子ガス層)の電子面濃度を
制御する制御電極を形成し、その制御電極を挟んで入出
力電極を形成し、該入出力電極間の前記電子蓄積層のイ
ンピーダンスを前記制御電極に印加する電圧で変化させ
ることで能動素子として機能することができる高速の半
導体装置を提供した(要すれば、特願昭55−8203
5号参照)。
導体、例えば、GaAsl1!:A7!GaAsとを積
層することに依ってヘテロ接合を形成し、その近傍に発
生する電子蓄積層(2次元電子ガス層)の電子面濃度を
制御する制御電極を形成し、その制御電極を挟んで入出
力電極を形成し、該入出力電極間の前記電子蓄積層のイ
ンピーダンスを前記制御電極に印加する電圧で変化させ
ることで能動素子として機能することができる高速の半
導体装置を提供した(要すれば、特願昭55−8203
5号参照)。
然しなから、この半導体装置では、電子親和力が小さい
半導体、即ち、エネルギ・ギャップが大きい半導体であ
る前記A I G a A s層をn型としている為、
電子親和力が大永い半導体、即ち、工ネルギ・ギヤツブ
が小さい半導体である前記GaAs層にn型の不純物が
拡散するので、その不純物に妨害されて電子蓄積層の電
子移動度の向上にも限界があった。
半導体、即ち、エネルギ・ギャップが大きい半導体であ
る前記A I G a A s層をn型としている為、
電子親和力が大永い半導体、即ち、工ネルギ・ギヤツブ
が小さい半導体である前記GaAs層にn型の不純物が
拡散するので、その不純物に妨害されて電子蓄積層の電
子移動度の向上にも限界があった。
そこで、前記半導体装置の欠点を解消すべく、第14図
に見られる改良された半導体装置を提供した(要すれば
、特願昭56−i49989号、即ち、特開昭58−5
m574号公報参照)。
に見られる改良された半導体装置を提供した(要すれば
、特願昭56−i49989号、即ち、特開昭58−5
m574号公報参照)。
第14図は前記改良された半導体装置の要部切断側面図
である。
である。
図に於いて、■は半絶縁性GaAs基板、2′はi型G
aAs電子走行層、3は1型Al1GaAsバッファ層
、4′はn型GaAs制御層、5は制御電極(ゲート電
極)、6′はn++ソース領域、7′はn+型トドレイ
ン領域8はソース電極、9はドレイン電極をそれぞれ示
している。尚、n型GaAs制御層4はi型GaAs電
子走行層2と比較して同等以下のエネルギ・ギャップを
有していることが必要である為、GaAsを選択しであ
る。
aAs電子走行層、3は1型Al1GaAsバッファ層
、4′はn型GaAs制御層、5は制御電極(ゲート電
極)、6′はn++ソース領域、7′はn+型トドレイ
ン領域8はソース電極、9はドレイン電極をそれぞれ示
している。尚、n型GaAs制御層4はi型GaAs電
子走行層2と比較して同等以下のエネルギ・ギャップを
有していることが必要である為、GaAsを選択しであ
る。
この半導体装置は、制御層4の材料と、不純物濃度と、
厚さとを最適条件に選択し、熱平衡状態に於いて電子走
行層2とバッファ層3との間の界面ポテンシャルを0
〔■〕とし、制御電極5に正電圧を印加することに依り
、電子走行層2とバッファ層とのへテロ接合界面近傍の
電子走行層2内に電子蓄積層を誘起し、これをチャネル
としてエンハンスメント・モードで高速動作するもので
ある。
厚さとを最適条件に選択し、熱平衡状態に於いて電子走
行層2とバッファ層3との間の界面ポテンシャルを0
〔■〕とし、制御電極5に正電圧を印加することに依り
、電子走行層2とバッファ層とのへテロ接合界面近傍の
電子走行層2内に電子蓄積層を誘起し、これをチャネル
としてエンハンスメント・モードで高速動作するもので
ある。
一般に、論理回路等の電子回路に於いては、高速化する
必要があるのもさることながら、低消費電力化も重要な
課題の一つである。
必要があるのもさることながら、低消費電力化も重要な
課題の一つである。
このような電子回路を低消費電力化するには、nチャネ
ル・トランジスタとnチャネル・トランジスタとを縦続
接続して相補的に動作させる半導体装置が知られている
。
ル・トランジスタとnチャネル・トランジスタとを縦続
接続して相補的に動作させる半導体装置が知られている
。
そこで、本発明では、前記既提案の改良された半導体装
置、或いは、それを更に改良した半導体装置と、今回、
該改良された半導体装置と組合せる為に開発された半導
体装置とを縦続接続して、高速且つ低消費電力の半導体
装置を得られるようにする。
置、或いは、それを更に改良した半導体装置と、今回、
該改良された半導体装置と組合せる為に開発された半導
体装置とを縦続接続して、高速且つ低消費電力の半導体
装置を得られるようにする。
本発明の半導体装置では、絶縁性単結晶基板と、該絶縁
性単結晶基板上に形成された不純物含有量が少ない単結
晶半導体からなるキャリヤ走行層と、該キャリヤ走行層
上に選択的に形成され該キャリヤ走行層をなす単結晶半
導体が有するエネルギ・ギャップよりも大きいそれを有
し実質的に不純物を含有しない単結晶半導体からなるバ
ッファ層と、該バッファ層上に形成され前記キャリヤ走
行層をなす単結晶半導体が有するエネルギ・ギャップよ
りも大きくないそれを有し不純物を含有する単結晶半導
体からなる制御層と、所要制御層を挟んで前記キャリヤ
走行層内に対向して形成されたn型不純物領域及び所要
制御層を挟んで前記キャリヤ走行層内に対向して形成さ
れたp型不純物領域と、前記n型不純物領域を有するト
ランジスタと前記p型不純物領域を有するトランジスタ
とを縦続接続する配線を備えてなる構成を採っている。
性単結晶基板上に形成された不純物含有量が少ない単結
晶半導体からなるキャリヤ走行層と、該キャリヤ走行層
上に選択的に形成され該キャリヤ走行層をなす単結晶半
導体が有するエネルギ・ギャップよりも大きいそれを有
し実質的に不純物を含有しない単結晶半導体からなるバ
ッファ層と、該バッファ層上に形成され前記キャリヤ走
行層をなす単結晶半導体が有するエネルギ・ギャップよ
りも大きくないそれを有し不純物を含有する単結晶半導
体からなる制御層と、所要制御層を挟んで前記キャリヤ
走行層内に対向して形成されたn型不純物領域及び所要
制御層を挟んで前記キャリヤ走行層内に対向して形成さ
れたp型不純物領域と、前記n型不純物領域を有するト
ランジスタと前記p型不純物領域を有するトランジスタ
とを縦続接続する配線を備えてなる構成を採っている。
本発明の半導体装置は、前記構成を採ることに依り、高
速且つ低消費電力である。
速且つ低消費電力である。
第1図は本発明に用いるnチャネル半導体装置の要部切
断側面図であり、第14図に関して説明した部分と同部
分は同記号で指示しである。
断側面図であり、第14図に関して説明した部分と同部
分は同記号で指示しである。
この半導体装置が第14図に示した従来例と相違する点
は、i型GaAs電子走行層2′がi型GaAs正孔走
行層2に、n型GaAs制御層4′がp型GaAs制御
層4に、n++ソース領域6′及びn+型トドレイン領
域7′それぞれp++ソース領域6及びp++ドレイン
領域7になっていることである。
は、i型GaAs電子走行層2′がi型GaAs正孔走
行層2に、n型GaAs制御層4′がp型GaAs制御
層4に、n++ソース領域6′及びn+型トドレイン領
域7′それぞれp++ソース領域6及びp++ドレイン
領域7になっていることである。
第2図は第1図に見られる半導体装置が熱平衡状態にあ
る場合の線A−A ’に沿うエネルギ・バンド・り゛イ
ヤグラムを表し、第1図に関して説明した部分と同部分
は同記号で指示しである。
る場合の線A−A ’に沿うエネルギ・バンド・り゛イ
ヤグラムを表し、第1図に関して説明した部分と同部分
は同記号で指示しである。
図に於いて、EFはフェルミ・レベル、Ev、は価電子
帯、ECは伝導帯をそれぞれ示している。
帯、ECは伝導帯をそれぞれ示している。
この図では、p型GaAs制御層4が厚く、中性領域が
残存する場合を表している。
残存する場合を表している。
この半導体装置では、i型GaAs正孔走行層2に於け
る表面ポテンシャル、従って、トランジスタの閾値電圧
■いは、p型G a A s i制御層4の厚さ及び不
純物濃度に依って変化させることができ、この点は第1
4図に示したnチャネル半導体装置と同様である(要す
れば前記公報参照)。
る表面ポテンシャル、従って、トランジスタの閾値電圧
■いは、p型G a A s i制御層4の厚さ及び不
純物濃度に依って変化させることができ、この点は第1
4図に示したnチャネル半導体装置と同様である(要す
れば前記公報参照)。
第3図は第1図に見られる半導体装置の制御電極5に対
し、p++ソース領域6から見て負である電位を印加し
た状態に於、けるエネルギ・ハンド・ダイヤグラムであ
り、第1図及び第2図に関して説明した部分と同部分は
同記号で指示しである。
し、p++ソース領域6から見て負である電位を印加し
た状態に於、けるエネルギ・ハンド・ダイヤグラムであ
り、第1図及び第2図に関して説明した部分と同部分は
同記号で指示しである。
図に於いて、■、及びπ、′は擬フェルミ・レベル、V
GSはゲート・ソース間電圧、C2は2次元正孔チャネ
ルをそれぞれ示している。尚、l EF ’ Er
l = l Vcs lである。
GSはゲート・ソース間電圧、C2は2次元正孔チャネ
ルをそれぞれ示している。尚、l EF ’ Er
l = l Vcs lである。
図から判るように、制御電極5に対してp++ソース領
域6から見て負である電位を印加した場合、i型GaA
sキャリヤ走行層2の表面ポテンシャルが減少し、そし
て、p++ソース領域6から正孔が流入し、その正孔が
i型AβQaAs/i型GaAs界面に蓄積されて2次
元正孔チャネルC1が誘起される。
域6から見て負である電位を印加した場合、i型GaA
sキャリヤ走行層2の表面ポテンシャルが減少し、そし
て、p++ソース領域6から正孔が流入し、その正孔が
i型AβQaAs/i型GaAs界面に蓄積されて2次
元正孔チャネルC1が誘起される。
また、制御電極5とp型GaAs制御層4との間を電子
が自由に往来できる、即ち、オーミック・コンタクトで
ある場合には、i型AAGaAsハソファ層3とp型G
aAs制御層4との界面のp型GaAs制御層4側に空
乏層が生じ、実質的には、p型GaAs制御層4が制御
電極(ゲート電極)として機能する。
が自由に往来できる、即ち、オーミック・コンタクトで
ある場合には、i型AAGaAsハソファ層3とp型G
aAs制御層4との界面のp型GaAs制御層4側に空
乏層が生じ、実質的には、p型GaAs制御層4が制御
電極(ゲート電極)として機能する。
このnチャネル半導体装置と前記nチャネル半導体装置
とを組み合わせることに依り、高速且つ低消費電力の半
導体装置が得られる。
とを組み合わせることに依り、高速且つ低消費電力の半
導体装置が得られる。
第4図は本発明一実施例の要部切断側面図を表している
。
。
図に於いて、工1は半絶縁性GaAs基板、12はi型
GaAsキャリヤ走行層、13はi型/1GaAsバッ
ファ層、14はn型GaAs制御層、15はp型Cya
As制御層、16はnチャネル側制御電極、17はnチ
ャネル側制御電極、18はn+型ソース関域、19はn
+型トドレイン領域20はp++ソース領域、21はp
+型トドレイン領域22はリセス、23はnチャネル側
ソース電極、24はnチャネル側ドレイン電極、25は
nチャネル側ソース電極、26はnチャネル側ドレイン
電極、QNはnチャネル・トランジスタ、Qpはnチャ
ネル・トランジスタをそれぞれ示している。
GaAsキャリヤ走行層、13はi型/1GaAsバッ
ファ層、14はn型GaAs制御層、15はp型Cya
As制御層、16はnチャネル側制御電極、17はnチ
ャネル側制御電極、18はn+型ソース関域、19はn
+型トドレイン領域20はp++ソース領域、21はp
+型トドレイン領域22はリセス、23はnチャネル側
ソース電極、24はnチャネル側ドレイン電極、25は
nチャネル側ソース電極、26はnチャネル側ドレイン
電極、QNはnチャネル・トランジスタ、Qpはnチャ
ネル・トランジスタをそれぞれ示している。
本実施例に於いて、i型AβGaAsバッファ層13は
、実際にば、i型A 12 X G a I−X A
Sで構成され、例えば、X=0.3とする。
、実際にば、i型A 12 X G a I−X A
Sで構成され、例えば、X=0.3とする。
第5図は第4図に見られる実施例の回路図を表し、第4
図に関して説明した部分と同部分は同記号で指示しであ
る。
図に関して説明した部分と同部分は同記号で指示しであ
る。
図に於いて、1.は入力端子、0アは出力端子、■。ゎ
は正側電源レベルをそれぞれ示している。
は正側電源レベルをそれぞれ示している。
第6図乃至第9図は第4図に示した実施例を製造する場
合を解説する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図及び第4図を参照し
つつ説明する。
合を解説する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図及び第4図を参照し
つつ説明する。
第6図参照
(a) 分子線エピタキシャル成長(mole(ul
a5beam epitaxy:MBE)法或いは有機
金属気相堆積(metal organic ch
emical vapourdeposition:
MOCVD)法を適用することに依り、半絶縁性GaA
s基板11上にi型GaAsキャリヤ走行層12、i型
AβQ−3G a O,? A 5バッファ層13、n
型GaAs制御層14を成長させる。
a5beam epitaxy:MBE)法或いは有機
金属気相堆積(metal organic ch
emical vapourdeposition:
MOCVD)法を適用することに依り、半絶縁性GaA
s基板11上にi型GaAsキャリヤ走行層12、i型
AβQ−3G a O,? A 5バッファ層13、n
型GaAs制御層14を成長させる。
この場合の各半導体層に関するデータは次の通りである
。
。
■ i型GaAsキャリヤ走行層12について不純物濃
度ニー 膜厚:600(nm) ドーパントニー ■ i型AN−o、z Gao、q Asハ′ソファ層
13について 不純物濃度ニー 膜厚:50(nm) ドーパントニー ■ n型G a ’A s制御層14について不純物濃
度: 4 X 10I8(cm−3)膜厚: 10’0
(nm) ドーパント:5i fbl nチャネル・トランジスタを形成すべき部分
を保護する為のレジスト・マスクを形成し、CCβzF
z+Heをエッチャントとするプラズマ・エツチング法
を適用することに依り、n型GaAs制御卸層14のパ
ターニングを行う。
度ニー 膜厚:600(nm) ドーパントニー ■ i型AN−o、z Gao、q Asハ′ソファ層
13について 不純物濃度ニー 膜厚:50(nm) ドーパントニー ■ n型G a ’A s制御層14について不純物濃
度: 4 X 10I8(cm−3)膜厚: 10’0
(nm) ドーパント:5i fbl nチャネル・トランジスタを形成すべき部分
を保護する為のレジスト・マスクを形成し、CCβzF
z+Heをエッチャントとするプラズマ・エツチング法
を適用することに依り、n型GaAs制御卸層14のパ
ターニングを行う。
第7図参照
(C) 化学気相堆積(chemical vap
。
。
ur deposition:CVD)法を適用する
ことに依り、全面を覆う5i02或いはS i 3 N
4からなる保護膜を形成する。
ことに依り、全面を覆う5i02或いはS i 3 N
4からなる保護膜を形成する。
(dl フン化水素酸(HF)系エツチング液を用い
た通常の化学的エツチング法を適用することに依り、前
記保護膜をパターニングし、pチャネル・トランジスタ
を形成すべき部分に開口を形成し、下地になっているi
型Aj2o、+ Ga0.7Asバッファ層13の一部
を前記開口内に露出させる。
た通常の化学的エツチング法を適用することに依り、前
記保護膜をパターニングし、pチャネル・トランジスタ
を形成すべき部分に開口を形成し、下地になっているi
型Aj2o、+ Ga0.7Asバッファ層13の一部
を前記開口内に露出させる。
fel M OCV D法或いはMBE法を適用する
ことに依り、前記開口内にp型GaAs制御層15を選
択成長させる。
ことに依り、前記開口内にp型GaAs制御層15を選
択成長させる。
この場合のp型GaAs制御層15に関するデータは次
の通りである。
の通りである。
不純物濃度’ 2 X 1019(cm−3)膜厚:1
0100(n ドーパントニBe 第8図参照 (fl 蒸着法を適用すること依り、M 9 G e
或いはWSi等の高融点金属膜を約6000 C人〕程
度の厚さに形成し、これに通常のフォト・リソグラフィ
技術を適用することに依りパターニングを行い、nチャ
ネル側制御電極16及びpチャネル側制御電極17を形
成する。
0100(n ドーパントニBe 第8図参照 (fl 蒸着法を適用すること依り、M 9 G e
或いはWSi等の高融点金属膜を約6000 C人〕程
度の厚さに形成し、これに通常のフォト・リソグラフィ
技術を適用することに依りパターニングを行い、nチャ
ネル側制御電極16及びpチャネル側制御電極17を形
成する。
第9図参照
tglcVD法を適用することに依り、全面を覆う5i
02或いはSi3N4からなる保護膜を形成し、これに
通常のフォト・リソグラフィ技術を適用することに依り
パターニングを行い、pチャネル・トランジスタを形成
すべき部分を露出する開口を形成する。
02或いはSi3N4からなる保護膜を形成し、これに
通常のフォト・リソグラフィ技術を適用することに依り
パターニングを行い、pチャネル・トランジスタを形成
すべき部分を露出する開口を形成する。
(h) イオン注入法を適用することに依り、i型G
aAsキャリヤ走行層12とi型AnGaAsバッファ
層13との界面にBeを打ち込み、pチャネル・トラン
ジスタ側のソース領域形成用不純物イオン導入領域及び
ドレイン領域形成用不純物イオン導入領域を形成する。
aAsキャリヤ走行層12とi型AnGaAsバッファ
層13との界面にBeを打ち込み、pチャネル・トラン
ジスタ側のソース領域形成用不純物イオン導入領域及び
ドレイン領域形成用不純物イオン導入領域を形成する。
(il 前記工程fg)に於いて形成した保護膜を除
去してから、再びCVD法を適用することに依り、S
i O2或いはS i 3 N 4からなる保護膜を形
成し、これに通常のフォト・リソグラフィ技術を適用す
ることに依りパターニングを行い、nチャネル・トラン
ジスタを形成すべき部分を露出する開口を形成する。
去してから、再びCVD法を適用することに依り、S
i O2或いはS i 3 N 4からなる保護膜を形
成し、これに通常のフォト・リソグラフィ技術を適用す
ることに依りパターニングを行い、nチャネル・トラン
ジスタを形成すべき部分を露出する開口を形成する。
(jl イオン注入法を適用することに依り、i型G
aAsキャリヤ走行層12とi型A7!GaAsバッフ
ァ層13との界面にSiを打ち込み、nチャネル・トラ
ンジスタ側のソース領域形成用事 −鈍物イオン導入領
域及びドレイン領域形成用不純物イオン導入領域を形成
する。
aAsキャリヤ走行層12とi型A7!GaAsバッフ
ァ層13との界面にSiを打ち込み、nチャネル・トラ
ンジスタ側のソース領域形成用事 −鈍物イオン導入領
域及びドレイン領域形成用不純物イオン導入領域を形成
する。
(kl 前記工程(i)に於いて形成した保護膜を除
去してから、CVD法を適用することに依り、全面にA
lx(或いはS i02、S i 3 N 4等)膜を
形成し、その後、熱処理するとn++ソース領域18及
びn+型トドレイン領域19p++ソース領域20及び
p+型トドレイン領域21形成される。
去してから、CVD法を適用することに依り、全面にA
lx(或いはS i02、S i 3 N 4等)膜を
形成し、その後、熱処理するとn++ソース領域18及
びn+型トドレイン領域19p++ソース領域20及び
p+型トドレイン領域21形成される。
第4図参照
(11熱処理の外方拡散防止膜として用いたA7!N膜
を除去してから、CCIl 2 F2 + )l eを
エッチャントとするプラズマ・エツチング法を適用し、
n型c a A S !IJ御層14及びp型GaAs
制御層15を選択的にエツチングする。
を除去してから、CCIl 2 F2 + )l eを
エッチャントとするプラズマ・エツチング法を適用し、
n型c a A S !IJ御層14及びp型GaAs
制御層15を選択的にエツチングする。
(m) フン化水素酸(HF)系エツチング法を用い
るウェット・エツチング法を適用することに依り、n+
+ソース領域18及びn+型ドレイン領域I9、p++
ソース領域20及びp+型トドレイン領域21上i型A
βGaAsバッファ層13を選択的に除去して該各領域
の表面を露出させる。
るウェット・エツチング法を適用することに依り、n+
+ソース領域18及びn+型ドレイン領域I9、p++
ソース領域20及びp+型トドレイン領域21上i型A
βGaAsバッファ層13を選択的に除去して該各領域
の表面を露出させる。
+n) 蒸着法並びに適当なりソグラフィ技術を適用
することに依り、nチャネル・トランジスタの部分では
Au−Ge/Auからなるソース電極23及びドレイン
電極24を、nチャネル・トランジスタの部分ではAu
’−Zn/Auからなるソース電極25及びドレイン電
極26をそれぞれ形成する。
することに依り、nチャネル・トランジスタの部分では
Au−Ge/Auからなるソース電極23及びドレイン
電極24を、nチャネル・トランジスタの部分ではAu
’−Zn/Auからなるソース電極25及びドレイン電
極26をそれぞれ形成する。
(0) この後、通常の技術を適用することに依り、
配線等を形成して完成する。
配線等を形成して完成する。
ところで、前記実施例に於いては、nチャネル・トラン
ジスタの制御層としてn型GaAsを用いたが、これを
、nチャネル・トランジスタと同様にn型GaAsにす
ると、また、別の特徴が現れる。
ジスタの制御層としてn型GaAsを用いたが、これを
、nチャネル・トランジスタと同様にn型GaAsにす
ると、また、別の特徴が現れる。
第1O図乃至第13図はチャネルの導電型と制御層の導
電型の関係を説明する為のエネルギ・ハンド・ダイヤグ
ラムである。
電型の関係を説明する為のエネルギ・ハンド・ダイヤグ
ラムである。
第10図はnチャネル・トランジスタにn型GaAs制
御層を用いた場合を説明するエネルギ・ハンド・ダイヤ
グラムであり、第2図及び第3図に関して説明した部分
と同部分は同記号で指示しである。
御層を用いた場合を説明するエネルギ・ハンド・ダイヤ
グラムであり、第2図及び第3図に関して説明した部分
と同部分は同記号で指示しである。
図に於いて、4Nはn型GaA’s制御層、T1はゲー
トからのトンネル電流を示している。
トからのトンネル電流を示している。
本例の場合、図示の極性に電圧を印加すると、トンネル
電流T、が流れ易くなり、電力増幅度が低下する。
電流T、が流れ易くなり、電力増幅度が低下する。
第11図はnチャネル・トランジスタにn型GaAs制
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第2図及び第3図、第10図に関して説
明した部分と同部分は同記号で指示しである。
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第2図及び第3図、第10図に関して説
明した部分と同部分は同記号で指示しである。
本例の場合、図示の極性に電圧を印加しても、トンネル
電流T、は流れず、電力増幅度が低下する虞はない。
電流T、は流れず、電力増幅度が低下する虞はない。
第12図はnチャネル・トランジスタにn型GaAs制
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第2図及び第3図、第10図及び第11
図に関して説明した部分と同部分は同記号で指示しであ
る。
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第2図及び第3図、第10図及び第11
図に関して説明した部分と同部分は同記号で指示しであ
る。
本例の場合、図示の極性に電圧を印加することになるが
、そのようにしても、チャネルが強い蓄積状態にならな
い限り、トンネル電流は流れない。
、そのようにしても、チャネルが強い蓄積状態にならな
い限り、トンネル電流は流れない。
第13図はnチャネル・トランジスタにn型GaAs制
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第2図及び第3図、第10図乃至第12
図に関して説明した部分と同部分は同記号で指示しであ
る。
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第2図及び第3図、第10図乃至第12
図に関して説明した部分と同部分は同記号で指示しであ
る。
本例の場合、第12図の例と同じ極性に電圧を印加する
ことになるが、同様にチャネルが強い蓄積状態にならな
い限り、トンネル電流は流れない。
ことになるが、同様にチャネルが強い蓄積状態にならな
い限り、トンネル電流は流れない。
前記の結果を綜合すると、nチャネル・トランジスタに
はn型GaAs制御層が好適であり、また、nチャネル
・トランジスタではn型GaAs制御層でもp型G a
A s制御層でも本質的に差異はない。
はn型GaAs制御層が好適であり、また、nチャネル
・トランジスタではn型GaAs制御層でもp型G a
A s制御層でも本質的に差異はない。
従って、nチャネル・トランジスタとnチャネル・トラ
ンジスタ両方の制御層にn型GaAsを用いても、機能
は良くなることはあれ、悪くなることはなく、しかも、
そのようにすれば、この種の半導体装置の製造工程は大
変簡単になる。
ンジスタ両方の制御層にn型GaAsを用いても、機能
は良くなることはあれ、悪くなることはなく、しかも、
そのようにすれば、この種の半導体装置の製造工程は大
変簡単になる。
本発明の半導体装置では、キャリヤ走行層上に該キャリ
ヤ走行層のエネルギ・ギャップより大きいそれを有し実
質的に不純物を含有しないバッファ層と、該バッファ層
上に形成され前記キャリヤ走行層のエネルギ・ギャップ
より大きくないそれを有し不純物を含有する制御層と、
nチャネル・トランジスタではn++ソース領域並びに
n+型トドレイン領域、nチャネル・トランジスタでは
p++ソース領域並びにp+型トドレイン領域備え、そ
れ等nチャネル・トランジスタとnチャネル・トランジ
スタとは縦続接続された構成を採っている。
ヤ走行層のエネルギ・ギャップより大きいそれを有し実
質的に不純物を含有しないバッファ層と、該バッファ層
上に形成され前記キャリヤ走行層のエネルギ・ギャップ
より大きくないそれを有し不純物を含有する制御層と、
nチャネル・トランジスタではn++ソース領域並びに
n+型トドレイン領域、nチャネル・トランジスタでは
p++ソース領域並びにp+型トドレイン領域備え、そ
れ等nチャネル・トランジスタとnチャネル・トランジ
スタとは縦続接続された構成を採っている。
この構成を採ることに依り、本発明の半導体装置は、従
来の高電子移動度トランジスタ(high elec
tron mobility trans i s
tor :HEMT)を用いた場合よりも、高速且つ
低消費電力の回路を構成することが可能である。
来の高電子移動度トランジスタ(high elec
tron mobility trans i s
tor :HEMT)を用いた場合よりも、高速且つ
低消費電力の回路を構成することが可能である。
第1図は本発明の半導体装置に用いるnチャネル・トラ
ンジスタの要部切断側面図、第2図及び第3図は第1図
に見られるnチャネル・トランジスタの動作を説明する
為のエネルギ・バンド・ダイヤグラム、第4図は本発明
一実施例の要部切断側面図、第5図は第4図に見られる
実施例の回路図、第6図乃至第9図は第4図に見られる
実施例を製造する場合の説明をする為の工程要所に於け
る半導体装置の要部切断側面図1、第10図乃至第13
図はチャネルの導電型と制御層の導電型の関係を説明す
る為のエネルギ・バンド・ダイヤグラム、第14図は従
来のnチャネル・トランジスタを示す要部切断側面図を
それぞれ表している。 図に於いて、11は半絶縁性G’aA’s基板、12は
i型GaAsキャリヤ走行層、13はi型AβGaAs
バッファ層、14はn型GaAs制御層、15はp型G
aAs制御層、16はnチャネル側制御電極、17はn
チャネル側制御電極、18はn++ソース領域、19は
n++ドレイン領域、20はp++ソース領域、21は
p+型トドレイン領域22はリセス、23はnチャネル
側ソース電極、24はnチャネル側トレイン電極、25
はnチャネル側ソース電極、26はnチャネル側ドレイ
ン電極、Q、は゛nヂャネル・トランジスタ、Q、はp
チャ、ネル・トランジスタをそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第1図 第5図 ヘ − 第10図 第11図 4P 3 2 第12図 第13図 第14図 ら
ンジスタの要部切断側面図、第2図及び第3図は第1図
に見られるnチャネル・トランジスタの動作を説明する
為のエネルギ・バンド・ダイヤグラム、第4図は本発明
一実施例の要部切断側面図、第5図は第4図に見られる
実施例の回路図、第6図乃至第9図は第4図に見られる
実施例を製造する場合の説明をする為の工程要所に於け
る半導体装置の要部切断側面図1、第10図乃至第13
図はチャネルの導電型と制御層の導電型の関係を説明す
る為のエネルギ・バンド・ダイヤグラム、第14図は従
来のnチャネル・トランジスタを示す要部切断側面図を
それぞれ表している。 図に於いて、11は半絶縁性G’aA’s基板、12は
i型GaAsキャリヤ走行層、13はi型AβGaAs
バッファ層、14はn型GaAs制御層、15はp型G
aAs制御層、16はnチャネル側制御電極、17はn
チャネル側制御電極、18はn++ソース領域、19は
n++ドレイン領域、20はp++ソース領域、21は
p+型トドレイン領域22はリセス、23はnチャネル
側ソース電極、24はnチャネル側トレイン電極、25
はnチャネル側ソース電極、26はnチャネル側ドレイ
ン電極、Q、は゛nヂャネル・トランジスタ、Q、はp
チャ、ネル・トランジスタをそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第1図 第5図 ヘ − 第10図 第11図 4P 3 2 第12図 第13図 第14図 ら
Claims (1)
- 絶縁性単結晶基板と、該絶縁性単結晶基板上に形成され
た不純物含有量が少ない単結晶半導体からなるキャリヤ
走行層と、該キャリヤ走行層上に形成され該キャリヤ走
行層をなす単結晶半導体が有するエネルギ・ギャップよ
りも大きいそれを有し実質的に不純物を含有しない単結
晶半導体からなるバッファ層と、該バッファ層上に形成
され前記キャリヤ走行層をなす単結晶半導体が有するエ
ネルギ・ギャップよりも大きくないそれを有し不純物を
含有する単結晶半導体からなる制御層と、所要制御層を
挟んで前記キャリヤ走行層内に対向して形成された一対
のn型不純物領域及び所要制御層を挟んで前記キャリヤ
走行層内に対向して形成された一対のp型不純物領域と
、前記n型不純物領域を有するトランジスタと前記p型
不純物領域を有するトランジスタとを縦続接続する配線
とを備えてなることを特徴とする半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59123755A JPS613465A (ja) | 1984-06-18 | 1984-06-18 | 半導体装置及びその製造方法 |
EP85304320A EP0165798B1 (en) | 1984-06-18 | 1985-06-17 | Semiconductor device comprising n-channel and p-channel transistors and production method |
DE8585304320T DE3564517D1 (en) | 1984-06-18 | 1985-06-17 | Semiconductor device comprising n-channel and p-channel transistors and production method |
KR1019850004303A KR900000208B1 (ko) | 1984-06-18 | 1985-06-18 | N-채널 및 p-채널 트랜지스터들을 포함하는 반도체장치 및 그의 제조방법 |
US07/084,052 US4732870A (en) | 1984-06-18 | 1987-08-11 | Method of making complementary field effect transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59123755A JPS613465A (ja) | 1984-06-18 | 1984-06-18 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS613465A true JPS613465A (ja) | 1986-01-09 |
JPH0260064B2 JPH0260064B2 (ja) | 1990-12-14 |
Family
ID=14868498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59123755A Granted JPS613465A (ja) | 1984-06-18 | 1984-06-18 | 半導体装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4732870A (ja) |
EP (1) | EP0165798B1 (ja) |
JP (1) | JPS613465A (ja) |
KR (1) | KR900000208B1 (ja) |
DE (1) | DE3564517D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6199379A (ja) * | 1984-10-19 | 1986-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3476841D1 (en) * | 1983-11-29 | 1989-03-30 | Fujitsu Ltd | Compound semiconductor device and method of producing it |
DE3687049T2 (de) * | 1985-04-05 | 1993-03-25 | Nippon Electric Co | Bipolare eigenschaften aufweisender transistor mit heterouebergang. |
JPS61295671A (ja) * | 1985-06-21 | 1986-12-26 | ハネウエル・インコ−ポレ−テツド | 相補形プレ−ナ・ヘテロ構造icおよびその製造方法 |
US4729000A (en) * | 1985-06-21 | 1988-03-01 | Honeywell Inc. | Low power AlGaAs/GaAs complementary FETs incorporating InGaAs n-channel gates |
US5214298A (en) * | 1986-09-30 | 1993-05-25 | Texas Instruments Incorporated | Complementary heterostructure field effect transistors |
US5192701A (en) * | 1988-03-17 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing field effect transistors having different threshold voltages |
US5286985A (en) * | 1988-11-04 | 1994-02-15 | Texas Instruments Incorporated | Interface circuit operable to perform level shifting between a first type of device and a second type of device |
JPH0831409B2 (ja) * | 1990-02-14 | 1996-03-27 | 株式会社東芝 | 化合物半導体装置およびその製造方法 |
US5073507A (en) * | 1991-03-04 | 1991-12-17 | Motorola, Inc. | Producing a plasma containing beryllium and beryllium fluoride |
US5192698A (en) * | 1992-03-17 | 1993-03-09 | The United State Of America As Represented By The Secretary Of The Air Force | Making staggered complementary heterostructure FET |
US5940695A (en) * | 1996-10-11 | 1999-08-17 | Trw Inc. | Gallium antimonide complementary HFET |
EP1050562A1 (en) * | 1999-05-04 | 2000-11-08 | Fina Research S.A. | Low aromatics composition |
US6864131B2 (en) * | 1999-06-02 | 2005-03-08 | Arizona State University | Complementary Schottky junction transistors and methods of forming the same |
US7589007B2 (en) * | 1999-06-02 | 2009-09-15 | Arizona Board Of Regents For And On Behalf Of Arizona State University | MESFETs integrated with MOSFETs on common substrate and methods of forming the same |
KR100640207B1 (ko) * | 1999-10-29 | 2006-10-31 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그 제조방법 |
EP1137055A1 (de) * | 2000-03-24 | 2001-09-26 | Infineon Technologies AG | Verfahren zur Herstellung einer Hochfrequenz-Halbleiterstruktur und Hochfrequenz-Halbleiterstruktur |
US20080296705A1 (en) * | 2007-05-29 | 2008-12-04 | United Microelectronics Corp. | Gate and manufacturing method of gate material |
US20130032860A1 (en) * | 2011-08-01 | 2013-02-07 | Fabio Alessio Marino | HFET with low access resistance |
US9006791B2 (en) * | 2013-03-15 | 2015-04-14 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | III-nitride P-channel field effect transistor with hole carriers in the channel |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3673471A (en) * | 1970-10-08 | 1972-06-27 | Fairchild Camera Instr Co | Doped semiconductor electrodes for mos type devices |
US4151635A (en) * | 1971-06-16 | 1979-05-01 | Signetics Corporation | Method for making a complementary silicon gate MOS structure |
JPS577165A (en) * | 1980-06-17 | 1982-01-14 | Fujitsu Ltd | Semiconductor device |
EP0033037B1 (en) * | 1979-12-28 | 1990-03-21 | Fujitsu Limited | Heterojunction semiconductor devices |
FR2497603A1 (fr) * | 1981-01-06 | 1982-07-09 | Thomson Csf | Transistor a faible temps de commutation, de type normalement bloquant |
JPS5851574A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置 |
JPS58147167A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高移動度相補型半導体装置 |
US4538165A (en) * | 1982-03-08 | 1985-08-27 | International Business Machines Corporation | FET With heterojunction induced channel |
JPS5961166A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
US4583105A (en) * | 1982-12-30 | 1986-04-15 | International Business Machines Corporation | Double heterojunction FET with ohmic semiconductor gate and controllable low threshold voltage |
-
1984
- 1984-06-18 JP JP59123755A patent/JPS613465A/ja active Granted
-
1985
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1987
- 1987-08-11 US US07/084,052 patent/US4732870A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6199379A (ja) * | 1984-10-19 | 1986-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0260064B2 (ja) | 1990-12-14 |
EP0165798B1 (en) | 1988-08-17 |
US4732870A (en) | 1988-03-22 |
KR900000208B1 (ko) | 1990-01-23 |
DE3564517D1 (en) | 1988-09-22 |
EP0165798A1 (en) | 1985-12-27 |
KR860000705A (ko) | 1986-01-30 |
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