JPH0810701B2 - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
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- JPH0810701B2 JPH0810701B2 JP61279213A JP27921386A JPH0810701B2 JP H0810701 B2 JPH0810701 B2 JP H0810701B2 JP 61279213 A JP61279213 A JP 61279213A JP 27921386 A JP27921386 A JP 27921386A JP H0810701 B2 JPH0810701 B2 JP H0810701B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、接合型電界効果トランジスタ（Ｊ−FET）
の製造方法に関する。
の製造方法に関する。
本発明は、接合型電界効果トランジスタの製造方法に
おいて、半導体基板上にチャンネル領域を形成する工程
と、チャンネル領域上にチャンネル領域よりもバンドギ
ャップの大きいバリア層を形成する工程と、バリア層上
に半導体または絶縁材料よりなる層を形成する工程と、
半導体または絶縁材料よりなる層の一部を除去し、バリ
ア層が露出した凹部を形成する工程と、凹部内にゲート
領域を形成する工程を有することによって、再現性よく
ゲート長の制御を可能にすると共に、素子の表面平坦性
を可能にし、また、バイリ層によって、特にノーマル・
オフ型の場合、動作時でのゲート電流を抑制し、ゲート
の順方向バイアス電圧を大きくとれるようにしたもので
ある。
おいて、半導体基板上にチャンネル領域を形成する工程
と、チャンネル領域上にチャンネル領域よりもバンドギ
ャップの大きいバリア層を形成する工程と、バリア層上
に半導体または絶縁材料よりなる層を形成する工程と、
半導体または絶縁材料よりなる層の一部を除去し、バリ
ア層が露出した凹部を形成する工程と、凹部内にゲート
領域を形成する工程を有することによって、再現性よく
ゲート長の制御を可能にすると共に、素子の表面平坦性
を可能にし、また、バイリ層によって、特にノーマル・
オフ型の場合、動作時でのゲート電流を抑制し、ゲート
の順方向バイアス電圧を大きくとれるようにしたもので
ある。
GaAs J−FETの一般的は構造を第８図に示す。このGaA
s J−FETの一般的な製法は、半絶縁性GaAs基板（１）の
一面にSiをイオン注入し、活性化アニールを行ってｎ−
GaAs層（２）を形成する。次に表面に絶縁膜（５）を形
成し、窓開けしてZn拡散を行ってP+−GaAsのゲート領域
（３）を形成し、このゲート領域（３）上にゲート電極
（４）を形成する。次でｎ−GaAs層（２）のソース領域
（25）及びドレイン領域（26）に対応する部分の絶縁層
（５）を窓開けしてソース電極（６）及びドレイン電極
（７）を形成し、さらに例えばボロンのイオン注入によ
る素子間分離層（８）を形成する。
s J−FETの一般的な製法は、半絶縁性GaAs基板（１）の
一面にSiをイオン注入し、活性化アニールを行ってｎ−
GaAs層（２）を形成する。次に表面に絶縁膜（５）を形
成し、窓開けしてZn拡散を行ってP+−GaAsのゲート領域
（３）を形成し、このゲート領域（３）上にゲート電極
（４）を形成する。次でｎ−GaAs層（２）のソース領域
（25）及びドレイン領域（26）に対応する部分の絶縁層
（５）を窓開けしてソース電極（６）及びドレイン電極
（７）を形成し、さらに例えばボロンのイオン注入によ
る素子間分離層（８）を形成する。
Ｊ−FETはＰ−Ｎ接合の空乏層の巾を印加電圧によっ
て変化させてゲート直下のチャンネルの断面積をコント
ロールすることによってチャンネルの電流を制御するト
ランジスタである。Ｊ−FETは無印加時のゲート電位が
Ｐ−Ｎ接合によるビルトイン電位で決まるのでショット
キバリアを用いるMES−FETよりVthの再現性が良い。又
ビルトイン電位はGaAsでは1.4ボルトと通常のGaAsショ
ットキーバリアより約２倍大きいので論理振幅が大きく
とれデジタルICの作製に適している。
て変化させてゲート直下のチャンネルの断面積をコント
ロールすることによってチャンネルの電流を制御するト
ランジスタである。Ｊ−FETは無印加時のゲート電位が
Ｐ−Ｎ接合によるビルトイン電位で決まるのでショット
キバリアを用いるMES−FETよりVthの再現性が良い。又
ビルトイン電位はGaAsでは1.4ボルトと通常のGaAsショ
ットキーバリアより約２倍大きいので論理振幅が大きく
とれデジタルICの作製に適している。
ところで、ノーマリ・オフ型（エンハンスメントモー
ド）Ｊ−FETでは、順方向にゲート電圧が振り込まれる
のでゲート電流が流れ、このためゲートの順方向バイア
ス電圧をおおきとくすることができず論理振幅が大きく
とれないという問題がある。
ド）Ｊ−FETでは、順方向にゲート電圧が振り込まれる
のでゲート電流が流れ、このためゲートの順方向バイア
ス電圧をおおきとくすることができず論理振幅が大きく
とれないという問題がある。
一方、第８図のＪ−FETにおいては、拡散によってゲ
ート領域（３）が形成されるため、ゲート領域（３）の
側面でも有害なゲート容量（所謂サイド容量）が発生す
る。又、ゲート領域（３）を形成するための拡散深さの
制御は一般に非常に高度なノウ・ハウが必要とされる。
ート領域（３）が形成されるため、ゲート領域（３）の
側面でも有害なゲート容量（所謂サイド容量）が発生す
る。又、ゲート領域（３）を形成するための拡散深さの
制御は一般に非常に高度なノウ・ハウが必要とされる。
さらに、Ｊ−FETに限らずGaAs FETでは表面空乏層の
問題がある。GaAsはSiのような理想的な表面保護膜を作
ることが難かしく、常に表面側から半導体側に絶縁層と
なる空乏層がのび、FETのチャンネルの直列抵抗を大き
くし、高速及びノイズ性能を損っている。
問題がある。GaAsはSiのような理想的な表面保護膜を作
ることが難かしく、常に表面側から半導体側に絶縁層と
なる空乏層がのび、FETのチャンネルの直列抵抗を大き
くし、高速及びノイズ性能を損っている。
チャンネル抵抗を小さくするため、MES−FETではゲー
トをリセス構造とすることがある。しかし均一性よくリ
セス加工することは難しい。従って、Ｊ−FETにリセス
構造のゲートを付加することは拡散工程の高度な技術の
上に更に不安定な要素を持ち込むことになり均一性、再
現性の確保は困難である。MES−FETにおいてチャンネル
抵抗を小さくするための第２の方法は、セルフアライン
技術を用いてゲート直近までｎ形不純物を高濃度にイオ
ン注入し、又は選択エピタキシャル技術を用いてｎ形高
濃度層を形成し、直列抵抗を極小にすることである。Ｊ
−FETでも直列抵抗の低減化が図られるべきであるが、
あまり進展していない。
トをリセス構造とすることがある。しかし均一性よくリ
セス加工することは難しい。従って、Ｊ−FETにリセス
構造のゲートを付加することは拡散工程の高度な技術の
上に更に不安定な要素を持ち込むことになり均一性、再
現性の確保は困難である。MES−FETにおいてチャンネル
抵抗を小さくするための第２の方法は、セルフアライン
技術を用いてゲート直近までｎ形不純物を高濃度にイオ
ン注入し、又は選択エピタキシャル技術を用いてｎ形高
濃度層を形成し、直列抵抗を極小にすることである。Ｊ
−FETでも直列抵抗の低減化が図られるべきであるが、
あまり進展していない。
本発明は、上述の点に鑑み、特にノーマリ・オフ型で
のゲート電流の低減を可能にした接合電界効果トランジ
スタの製造方法を提供するものである。
のゲート電流の低減を可能にした接合電界効果トランジ
スタの製造方法を提供するものである。
併せてソース抵抗、ドレイン抵抗、ゲート抵抗及び／
又はゲート容量の低減化、再現性のよいゲート長の制
御、素子表面の平坦化等を可能にした接合型電界効果ト
ランジスタの製造方法を提供するものである。
又はゲート容量の低減化、再現性のよいゲート長の制
御、素子表面の平坦化等を可能にした接合型電界効果ト
ランジスタの製造方法を提供するものである。
本発明に係る接合型電界効果トランジスタの製造方法
は、半導体基板上にチャンネル領域を形成する工程と、
チャンネル領域上にチャンネル領域よりもバンドギャッ
プの大きいバリア層を形成する工程と、半導体または絶
縁材料よりなる面の一部を除去し、バリア層が露出した
凹部を形成する工程と、凹部内にゲート領域を形成する
工程とを有する。
は、半導体基板上にチャンネル領域を形成する工程と、
チャンネル領域上にチャンネル領域よりもバンドギャッ
プの大きいバリア層を形成する工程と、半導体または絶
縁材料よりなる面の一部を除去し、バリア層が露出した
凹部を形成する工程と、凹部内にゲート領域を形成する
工程とを有する。
本発明の接合型電界効果トランジスタは、特にGaAs系
等のIII−Ｖ族化合物半導体系の接合型電界効果トラン
ジスタに適する。
等のIII−Ｖ族化合物半導体系の接合型電界効果トラン
ジスタに適する。
ゲート領域とチャンネル領域間にバンドギャップの大
きいバリア層が設けられることによってバリア層とゲー
ト領域間でヘテロ構造が構成される。特にノーマリ・オ
フ型Ｊ−FETでは動作時に順方向にゲート電圧が振り込
まれるが、このとき上記バリア層によってゲート電流は
極めて小さく抑えられるので、ゲートに対する順方向バ
イアス電圧を大きくとることができる。
きいバリア層が設けられることによってバリア層とゲー
ト領域間でヘテロ構造が構成される。特にノーマリ・オ
フ型Ｊ−FETでは動作時に順方向にゲート電圧が振り込
まれるが、このとき上記バリア層によってゲート電流は
極めて小さく抑えられるので、ゲートに対する順方向バ
イアス電圧を大きくとることができる。
半導体または絶縁材料よりなる層の一部に凹部を形成
した後に、この凹部内にゲート領域を形成することによ
り、再現性良くゲート長の制御が可能となる。また、素
子の表面を平坦にすることができる。
した後に、この凹部内にゲート領域を形成することによ
り、再現性良くゲート長の制御が可能となる。また、素
子の表面を平坦にすることができる。
ソース領域、ドレイン領域及びゲート領域を気相成長
にて形成するときは高濃度に形成できるので、ソース抵
抗、ドレイン抵抗及びゲート抵抗を十分小さくすること
ができる。また、側面が絶縁層で形成された凹部内に選
択成長によってゲート領域を形成するときは、ゲート容
量のうちサイド容量が無視する程小さくなり、ゲート容
量が低減する。
にて形成するときは高濃度に形成できるので、ソース抵
抗、ドレイン抵抗及びゲート抵抗を十分小さくすること
ができる。また、側面が絶縁層で形成された凹部内に選
択成長によってゲート領域を形成するときは、ゲート容
量のうちサイド容量が無視する程小さくなり、ゲート容
量が低減する。
第１図は本発明の一実施例を示す。本例では、先ず第
１図Ａに示すように、半絶縁性GaAs基板（21）上に、チ
ャンネル領域（22）となる不純物濃度ｎ＝５×1017cm-3
程度で厚さ300Å程度のｎ−GaAs層と、チャンネル領域
（22）よりバンドギャップが大きいバリア層（23）とな
る不純物濃度Ｎ＝1018cm-3程度で厚さ100Å程度のＮ−A
l0.4Ga0.6As層と、高濃度のソース領域（25）及びドレ
イン領域（26）となる不純物濃度ｎ＝５×1018cm-3程度
で厚さ2000Å程度のn+−GaAs層（24）とを順次MOCVD
（有機金属気相成長）法にて形成する。次で例えばSiN
などの厚さ2000Å程度の絶縁層（27）を積層して後、絶
縁層（27）を選択的に窓開けし、さらにこの窓を通じて
RIE（反応性イオンエッチング）によりn+−GaAs層（2
4）を選択的にエッチング除去して凹部（28）を形成す
る。この凹部（28）によってn+−GaAsによるソース領域
（25）及びドレイン領域（26）が形成される。また、こ
のRIEによる選択エッチングにおいてはＮ−AlGaAsのバ
リア層（23）がストッパーとして働き、n+−GaAs層（2
4）だけがエッチングされる。
１図Ａに示すように、半絶縁性GaAs基板（21）上に、チ
ャンネル領域（22）となる不純物濃度ｎ＝５×1017cm-3
程度で厚さ300Å程度のｎ−GaAs層と、チャンネル領域
（22）よりバンドギャップが大きいバリア層（23）とな
る不純物濃度Ｎ＝1018cm-3程度で厚さ100Å程度のＮ−A
l0.4Ga0.6As層と、高濃度のソース領域（25）及びドレ
イン領域（26）となる不純物濃度ｎ＝５×1018cm-3程度
で厚さ2000Å程度のn+−GaAs層（24）とを順次MOCVD
（有機金属気相成長）法にて形成する。次で例えばSiN
などの厚さ2000Å程度の絶縁層（27）を積層して後、絶
縁層（27）を選択的に窓開けし、さらにこの窓を通じて
RIE（反応性イオンエッチング）によりn+−GaAs層（2
4）を選択的にエッチング除去して凹部（28）を形成す
る。この凹部（28）によってn+−GaAsによるソース領域
（25）及びドレイン領域（26）が形成される。また、こ
のRIEによる選択エッチングにおいてはＮ−AlGaAsのバ
リア層（23）がストッパーとして働き、n+−GaAs層（2
4）だけがエッチングされる。
次に第１図Ｂに示すように、絶縁層（27）をマスクと
してMOCVDの選択再成長によって凹部（28）内に不純物
濃度Ｐ＝５×1019cm-3程度のP+−GaAsのゲート領域（2
9）を形成する。次で、ソース電極（30S）、ドレイン電
極（30D）、ゲート電極（30G）を形成し、又、ボロン或
はH+などのイオン注入による素子間分離領域（31）を形
成してＪ−FET（32）を構成する。
してMOCVDの選択再成長によって凹部（28）内に不純物
濃度Ｐ＝５×1019cm-3程度のP+−GaAsのゲート領域（2
9）を形成する。次で、ソース電極（30S）、ドレイン電
極（30D）、ゲート電極（30G）を形成し、又、ボロン或
はH+などのイオン注入による素子間分離領域（31）を形
成してＪ−FET（32）を構成する。
斯る構成によるＪ−FET（32）の特徴は次の通りであ
る。
る。
ｎ−GaAsのチャンネル領域（22）とP+−GaAsのゲート
領域（29）間にＮ−AlGaAsのバリア層（23）が形成され
ていることにより、ゲート領域（29）及びバリア層（2
3）間ではＮ−AlGaAs/P+−GaAsヘテロ構造が存在するこ
とになる。チャンネル領域（22）の深さを300Å程度と
したノーマリ・オフ型（エンハンスメントモード）Ｊ−
FETでは、動作時、順方向にゲート電圧が振り込まれ
る。しかし、このとき第７図のエネルギーバンド図に示
すようにチャンネル−ゲート間にＮ−AlGaAsのポテンシ
ャルバリア（33）が形成されることによってチャンネル
領域（22）及びゲート領域（29）間を流れるゲート電流
が非常に少なくなる。従ってゲートに対する順方向バイ
アス電圧を大きくすることができ、論理振幅が大きくと
れる。
領域（29）間にＮ−AlGaAsのバリア層（23）が形成され
ていることにより、ゲート領域（29）及びバリア層（2
3）間ではＮ−AlGaAs/P+−GaAsヘテロ構造が存在するこ
とになる。チャンネル領域（22）の深さを300Å程度と
したノーマリ・オフ型（エンハンスメントモード）Ｊ−
FETでは、動作時、順方向にゲート電圧が振り込まれ
る。しかし、このとき第７図のエネルギーバンド図に示
すようにチャンネル−ゲート間にＮ−AlGaAsのポテンシ
ャルバリア（33）が形成されることによってチャンネル
領域（22）及びゲート領域（29）間を流れるゲート電流
が非常に少なくなる。従ってゲートに対する順方向バイ
アス電圧を大きくすることができ、論理振幅が大きくと
れる。
本構造では、セルフアライン的に気相成長による高濃
度のソース領域（25）及びドレイン領域（26）が形成さ
れるので、ソース抵抗及びドレイン抵抗が非常に小さ
い。
度のソース領域（25）及びドレイン領域（26）が形成さ
れるので、ソース抵抗及びドレイン抵抗が非常に小さ
い。
P+−GaAsのゲート領域（29）は気相成長により不純物
を５×1019以上にドーピングできるのでゲート抵抗は従
来と同じに小さくできる。
を５×1019以上にドーピングできるのでゲート抵抗は従
来と同じに小さくできる。
ゲート領域（29）のベリフェリに生じるサイド容量は
とり切れていない。しかし、n+−GaAs層（24）は気相成
長で形成されるので高濃度層となり、実際には厚みとし
て1000Å程度あれば低抵抗にでき、ソース抵抗としては
十分小さくできる。従ってn+−GaAs層（24）が薄く形成
できる分だけゲート容量を小さくできる。
とり切れていない。しかし、n+−GaAs層（24）は気相成
長で形成されるので高濃度層となり、実際には厚みとし
て1000Å程度あれば低抵抗にでき、ソース抵抗としては
十分小さくできる。従ってn+−GaAs層（24）が薄く形成
できる分だけゲート容量を小さくできる。
また、凹部（28）を形成した後、この凹部（28）内に
ゲート領域（29）を形成することにより、ゲート長を再
現性よく制御することができる。また、Ｊ−FET（32）
の素子の表面を平坦にすることができる。
ゲート領域（29）を形成することにより、ゲート長を再
現性よく制御することができる。また、Ｊ−FET（32）
の素子の表面を平坦にすることができる。
第２図は本発明の他の実施例である。本例は、第１図
のn+−GaAs層（24）に対する選択エッチングを湿式選択
エッチングによって行う。このときゲート・ストライプ
方向（紙面に垂直な方向）を〔110〕方向に選定してあ
ると、エッチング面は順メサ状になる。次いでこの凹部
（28）内にP+−GaAsのゲート領域（29）を形成し、以後
第１図と同様の工程を経てＪ−FET（34）を構成する。
この構成では、第１図の特徴に加えてエッチング面が順
メサ状になるためにゲート長Ｌがリソグラフィ技術で決
まる長さより短くなる。ここでの凹部（28）の斜面は
（111）面で斜度は約50゜であるのでn+−GaAs層（24）
の厚さが2000Åであるとすると、第１図に比べて実効ゲ
ート長は約２×2000Å＝4000Åだけ短くすることができ
る。
のn+−GaAs層（24）に対する選択エッチングを湿式選択
エッチングによって行う。このときゲート・ストライプ
方向（紙面に垂直な方向）を〔110〕方向に選定してあ
ると、エッチング面は順メサ状になる。次いでこの凹部
（28）内にP+−GaAsのゲート領域（29）を形成し、以後
第１図と同様の工程を経てＪ−FET（34）を構成する。
この構成では、第１図の特徴に加えてエッチング面が順
メサ状になるためにゲート長Ｌがリソグラフィ技術で決
まる長さより短くなる。ここでの凹部（28）の斜面は
（111）面で斜度は約50゜であるのでn+−GaAs層（24）
の厚さが2000Åであるとすると、第１図に比べて実効ゲ
ート長は約２×2000Å＝4000Åだけ短くすることができ
る。
第３図は本発明の更に他の実施例である。本例は、第
１図において、凹部（29）内壁面に通常の技術を用いて
例えばSiNの側壁（35）を形成して後、P+−GaAsのゲー
ト領域（29）を選択再成長する。以後第１図と同様の工
程を経てＪ−FET（36）を構成する。この構成では第１
図の特徴に加えて絶縁膜による側壁（25）によってゲー
ト容量のうちサイド容量が小さくなると同時に、ゲート
長Ｌも小さくなる。
１図において、凹部（29）内壁面に通常の技術を用いて
例えばSiNの側壁（35）を形成して後、P+−GaAsのゲー
ト領域（29）を選択再成長する。以後第１図と同様の工
程を経てＪ−FET（36）を構成する。この構成では第１
図の特徴に加えて絶縁膜による側壁（25）によってゲー
ト容量のうちサイド容量が小さくなると同時に、ゲート
長Ｌも小さくなる。
第４図は本発明の更に他の実施例である。本例は半絶
縁性GaAs基板（21）上に厚さ1000Å程度の半絶縁性又は
P-のAl0.4Ga0.6As層（37）、チャンネル領域（22）とな
る不純物濃度ｎ＝５×1017cm-3程度で厚さ300Å程度の
ｎ−GaAs層、バリア層（23）となる不純物濃度Ｎ＝３×
1018cm-3程度で厚さ50Å程度のＮ−Al0.4Ga0.6As層及び
ソース、ドレイン領域となる不純物濃度ｎ＝５×1018cm
-3程度で厚さ2000Å程度のn+−GaAs層（24）を順次MOCV
D法によって形成し、以後の工程を第３図と同じにして
Ｊ−FET（38）を構成する。図中、第３図と対応する部
分は同一符号を付して示す。
縁性GaAs基板（21）上に厚さ1000Å程度の半絶縁性又は
P-のAl0.4Ga0.6As層（37）、チャンネル領域（22）とな
る不純物濃度ｎ＝５×1017cm-3程度で厚さ300Å程度の
ｎ−GaAs層、バリア層（23）となる不純物濃度Ｎ＝３×
1018cm-3程度で厚さ50Å程度のＮ−Al0.4Ga0.6As層及び
ソース、ドレイン領域となる不純物濃度ｎ＝５×1018cm
-3程度で厚さ2000Å程度のn+−GaAs層（24）を順次MOCV
D法によって形成し、以後の工程を第３図と同じにして
Ｊ−FET（38）を構成する。図中、第３図と対応する部
分は同一符号を付して示す。
ゲート長が短かくなると、ゲートクローズのときにチ
ャンネル領域直下の基板（21）を電流が流れ、ゲートの
しまりが悪くなるという所謂ショートチャンネル効果が
生ずる。しかし、第４図の構成のＪ−FET（38）では半
絶縁性GaAs基板（21）とチャンネル領域（22）間にｉ−
AlGaAs層（37）が設けられるので、このｉ−AlGaAsの伝
導帯のポテンシャルバリアによってキャリアは半絶縁性
GaAs基板（21）に入り込まないので、ショートチャンネ
ル効果が生ぜす、第４図のＪ−FET（36）より更に性能
が向上する。
ャンネル領域直下の基板（21）を電流が流れ、ゲートの
しまりが悪くなるという所謂ショートチャンネル効果が
生ずる。しかし、第４図の構成のＪ−FET（38）では半
絶縁性GaAs基板（21）とチャンネル領域（22）間にｉ−
AlGaAs層（37）が設けられるので、このｉ−AlGaAsの伝
導帯のポテンシャルバリアによってキャリアは半絶縁性
GaAs基板（21）に入り込まないので、ショートチャンネ
ル効果が生ぜす、第４図のＪ−FET（36）より更に性能
が向上する。
第５図は本発明の更に他の実施例である。本例は、半
絶縁性GaAs基板（21）上にチャンネル領域（22）となる
ｎ−GaAs層及びバリア層（23）となるＮ−Al0.4Ga0.6As
層を順次MOCVD法で形成する（第５図Ａ）。次に、バリ
ア層（23）上のゲート領域に対応する部分に例えばSiN
膜によるマスク層（40）を形成して後、MOCVD法による
選択成長によってn+−GaAsのソース領域（25）及びドレ
イン領域（26）を形成する（第５図Ｂ）。次にマスク層
（40）を除去し、ソース及びドレイン両領域（25）及び
（26）上に絶縁層例えばSiN層（41）を形成して後、MOC
VD法による選択再成長でP+−GaAsのゲート領域（29）を
形成する。しかる後、ゲート電極（30G）、ソース電極
（30S）及びドレイン電極（30D）を形成してＪ−FET（4
2）を構成する。この構成においても、第１図と同様の
特徴を有する。
絶縁性GaAs基板（21）上にチャンネル領域（22）となる
ｎ−GaAs層及びバリア層（23）となるＮ−Al0.4Ga0.6As
層を順次MOCVD法で形成する（第５図Ａ）。次に、バリ
ア層（23）上のゲート領域に対応する部分に例えばSiN
膜によるマスク層（40）を形成して後、MOCVD法による
選択成長によってn+−GaAsのソース領域（25）及びドレ
イン領域（26）を形成する（第５図Ｂ）。次にマスク層
（40）を除去し、ソース及びドレイン両領域（25）及び
（26）上に絶縁層例えばSiN層（41）を形成して後、MOC
VD法による選択再成長でP+−GaAsのゲート領域（29）を
形成する。しかる後、ゲート電極（30G）、ソース電極
（30S）及びドレイン電極（30D）を形成してＪ−FET（4
2）を構成する。この構成においても、第１図と同様の
特徴を有する。
第６図は本発明の更に他の実施例である。本例は、先
ず第６図Ａに示すように半絶縁性GaAs基板（21）の一主
面にバリア層（23）となるｎ−AlGaAs層を形成して後、
基板（21）の表面全面にわたってSiをイオン注入して不
純物濃度ｎ＝1018cm-3程度で厚さ300Å程度のチャンネ
ル領域となるｎ−GaAs層（44）を形成し、次でゲート領
域に対応する部分上に絶縁層例えばSiO2膜（45）を形成
し、このSiO膜（45）をマスクにして更にSiをイオン注
入し、不純物濃度ｎ＝３×18cm-3程度で厚さ4000Å程度
のソース領域（46）及びドレイン領域（47）を形成す
る。イオン注入後は高温処理による活性化を行う。SiO2
膜（45）下のｎ−GaAs層（44）がチャンネル領域とな
る。
ず第６図Ａに示すように半絶縁性GaAs基板（21）の一主
面にバリア層（23）となるｎ−AlGaAs層を形成して後、
基板（21）の表面全面にわたってSiをイオン注入して不
純物濃度ｎ＝1018cm-3程度で厚さ300Å程度のチャンネ
ル領域となるｎ−GaAs層（44）を形成し、次でゲート領
域に対応する部分上に絶縁層例えばSiO2膜（45）を形成
し、このSiO膜（45）をマスクにして更にSiをイオン注
入し、不純物濃度ｎ＝３×18cm-3程度で厚さ4000Å程度
のソース領域（46）及びドレイン領域（47）を形成す
る。イオン注入後は高温処理による活性化を行う。SiO2
膜（45）下のｎ−GaAs層（44）がチャンネル領域とな
る。
次に、第６図Ｂに示すようにSiO2膜を含む全面に厚さ
2000Å程度のSiN層（48）を形成し、さらにホトレジス
ト層（49）を被着して表面を平坦化する。
2000Å程度のSiN層（48）を形成し、さらにホトレジス
ト層（49）を被着して表面を平坦化する。
次に、第６図Ｃに示すようにRIEによる無選択エッチ
ングにより、SiO2層（45）の上面を臨ましめ、次で湿式
選択エッチングにより、SiO2層（45）を除去し、SiN層
（48）のゲートに対応する部分にバリア層（23）が臨む
凹部（50）を形成する。次に凹部（50）内にMOCVD法に
より、不純物濃度Ｐ＝５×1019cm-3程度のP+−GaAsを選
択成長してゲート領域（51）を形成する。次でボロン又
はH+のイオン注入による素子間分離層（52）を形成し、
またソース電極（30S）、ドレイン電極（30D）及びゲー
ト電極（30G）を形成して第６図Ｄに示すＪ−FET（53）
を構成する。
ングにより、SiO2層（45）の上面を臨ましめ、次で湿式
選択エッチングにより、SiO2層（45）を除去し、SiN層
（48）のゲートに対応する部分にバリア層（23）が臨む
凹部（50）を形成する。次に凹部（50）内にMOCVD法に
より、不純物濃度Ｐ＝５×1019cm-3程度のP+−GaAsを選
択成長してゲート領域（51）を形成する。次でボロン又
はH+のイオン注入による素子間分離層（52）を形成し、
またソース電極（30S）、ドレイン電極（30D）及びゲー
ト電極（30G）を形成して第６図Ｄに示すＪ−FET（53）
を構成する。
尚、第６図Ａの工程に代えて例えば半絶縁性GaAs層
（21）上にMOCVDによりチャンネル領域（44）となるｎ
−GaAs層及びバリア層（23）となるＮ−AlGaAs層を順次
形成して後、Ｎ−AlGaAs層上のチャンネルに対応する部
分上にSiO2層（45）を被着し、これをマスクにSiのイオ
ン注入によりn+−GaAsのソース領域（46）及びドレイン
領域（47）を形成するようにしてもよい。以後の工程は
第６図Ｂ以下と同じにして行う。
（21）上にMOCVDによりチャンネル領域（44）となるｎ
−GaAs層及びバリア層（23）となるＮ−AlGaAs層を順次
形成して後、Ｎ−AlGaAs層上のチャンネルに対応する部
分上にSiO2層（45）を被着し、これをマスクにSiのイオ
ン注入によりn+−GaAsのソース領域（46）及びドレイン
領域（47）を形成するようにしてもよい。以後の工程は
第６図Ｂ以下と同じにして行う。
この構成においてはＮ−AlGaAsのバリア層（23）がゲ
ート領域（51）及びチャンネル領域（44）間に形成され
ていることによって、ノーマリ・オフ型Ｊ−FETに構成
した場合、第１図と同様にゲート電流を極めて少なくす
ることができる。加えて、ゲート領域（51）の側面はSi
N層（48）が形成されているので、ゲート容量はサイド
容量がなく、真性容量のみとなり、低減される。従って
高速性に優れるものである。
ート領域（51）及びチャンネル領域（44）間に形成され
ていることによって、ノーマリ・オフ型Ｊ−FETに構成
した場合、第１図と同様にゲート電流を極めて少なくす
ることができる。加えて、ゲート領域（51）の側面はSi
N層（48）が形成されているので、ゲート容量はサイド
容量がなく、真性容量のみとなり、低減される。従って
高速性に優れるものである。
尚、上例ではチャンネル領域の厚さを薄くしたノーマ
リ・オフ型Ｊ−FETについて説明したが、チャンネル領
域を厚く形成すればノーマリ・オフ型Ｊ−FETを構成す
ることができる。
リ・オフ型Ｊ−FETについて説明したが、チャンネル領
域を厚く形成すればノーマリ・オフ型Ｊ−FETを構成す
ることができる。
本発明によれば、チャンネル領域とゲート領域間にチ
ャンネル領域よりバンドギャップの大きいバリア層を設
けることによって、ノーマリ・オフ型Ｊ−FETの場合、
動作時のゲート電流を小さく抑えることができる。従っ
て、ゲートに対する順方向のバイアス電圧を大きくする
ことができ、論理振幅を大きくとることができる。
ャンネル領域よりバンドギャップの大きいバリア層を設
けることによって、ノーマリ・オフ型Ｊ−FETの場合、
動作時のゲート電流を小さく抑えることができる。従っ
て、ゲートに対する順方向のバイアス電圧を大きくする
ことができ、論理振幅を大きくとることができる。
また、半導体または絶縁材料よりなる層の一部に凹部
を形成した後に、この凹部内にゲート領域を形成するこ
とにより、ゲート長を再現性よく制御することができ
る。バリア層を有することにより凹部形成時の選択エッ
チングではバリア層がストッパーとなり、制御性よく、
また精度よく凹部を形成することができる。さらに、Ｊ
−FETの素子の表面を平坦にすることができる。
を形成した後に、この凹部内にゲート領域を形成するこ
とにより、ゲート長を再現性よく制御することができ
る。バリア層を有することにより凹部形成時の選択エッ
チングではバリア層がストッパーとなり、制御性よく、
また精度よく凹部を形成することができる。さらに、Ｊ
−FETの素子の表面を平坦にすることができる。
第１図Ａ及びＢは本発明による接合型電界効果トランジ
スタの一実施例を示す工程順の断面図、第２図、第３図
及び第４図は夫々本発明による接合型電界効果トランジ
スタの他の実施例を示す断面図、第５図Ａ〜Ｃは本発明
による接合型電界効果トランジスタの更に他の実施例を
示す工程順の断面図、第６図Ａ〜Ｄは本発明による接合
型電界効果トランジスタの更に他の実施例を示す工程順
の断面図、第７図は本発明の説明に供するエネルギーバ
ンド図、第８図は従来の接合型電界効果トランジスタの
一例を示す断面図である。 （21）は半絶縁性GaAs基板、（22）はチャンネル領域、
（23）はバリア層、（25）はソース領域、（26）はドレ
イン領域、（29）はゲート領域である。
スタの一実施例を示す工程順の断面図、第２図、第３図
及び第４図は夫々本発明による接合型電界効果トランジ
スタの他の実施例を示す断面図、第５図Ａ〜Ｃは本発明
による接合型電界効果トランジスタの更に他の実施例を
示す工程順の断面図、第６図Ａ〜Ｄは本発明による接合
型電界効果トランジスタの更に他の実施例を示す工程順
の断面図、第７図は本発明の説明に供するエネルギーバ
ンド図、第８図は従来の接合型電界効果トランジスタの
一例を示す断面図である。 （21）は半絶縁性GaAs基板、（22）はチャンネル領域、
（23）はバリア層、（25）はソース領域、（26）はドレ
イン領域、（29）はゲート領域である。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 29/808 29/812 Ｈ０１Ｌ 29/78 ３０１ Ｂ
Claims (1)
- 【請求項１】半導体基板上にチャンネル領域を形成する
工程と、 上記チャンネル領域上に該チャンネル領域よりもバンド
ギャップの大きいバリア層を形成する工程と、 上記バリア層上に半導体または絶縁材料よりなる層を形
成する工程と、 上記半導体または絶縁材料よりなる層の一部を除去し、
上記バリア層が露出した凹部を形成する工程と、 上記凹部内にゲート領域を形成する工程とを有する ことを特徴とする接合型電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279213A JPH0810701B2 (ja) | 1986-11-22 | 1986-11-22 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279213A JPH0810701B2 (ja) | 1986-11-22 | 1986-11-22 | 接合型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63132484A JPS63132484A (ja) | 1988-06-04 |
| JPH0810701B2 true JPH0810701B2 (ja) | 1996-01-31 |
Family
ID=17608004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61279213A Expired - Fee Related JPH0810701B2 (ja) | 1986-11-22 | 1986-11-22 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810701B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2773425B2 (ja) * | 1990-11-21 | 1998-07-09 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
| KR960006081A (ko) * | 1994-07-13 | 1996-02-23 | 가나이 쓰토무 | 반도체 장치 |
| JP2004055788A (ja) * | 2002-07-19 | 2004-02-19 | Sony Corp | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142965A (ja) * | 1984-08-07 | 1986-03-01 | Matsushita Electronics Corp | 電界効果トランジスタ |
| JPS6149476A (ja) * | 1984-08-17 | 1986-03-11 | Sony Corp | 電界効果トランジスタ |
| JPS61170071A (ja) * | 1985-01-23 | 1986-07-31 | Sony Corp | 化合物半導体を用いた接合ゲ−ト型電界効果トランジスタ |
-
1986
- 1986-11-22 JP JP61279213A patent/JPH0810701B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63132484A (ja) | 1988-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |