JPS63132484A - 接合型電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、接合型電界効果トランジスタ（Ｊ−Ｆｆ！Ｔ
）に関する。

（発明の概要〕 本発明は、接合型電界効果トランジスタにおいて、チャ
ンネル領域とゲート領域間にチャンネル領域よりバンド
ギャップの大きいバリア層を設けることによって、特に
ノーマリ・オフ型の場合、動作時でのゲート電流を抑制
し、ゲートの順方向バイアス電圧を大きくとれるように
したものである。

〔従来の技術〕

ＧａＡｓ　Ｊ−ＦＢＴの一般的な構造を第８図に示す。

このＧａＡｓ　Ｊ−ＦＥＴの一般的な製法は、半絶縁性
ＧａＡｓ基板（１）の−面に８１をイオン注入し、活性
化アニールを行ってｎ　−ＧａＡｓ層（２）を形成する
。次に表面に絶縁ＮｆＪ！（５）を形成し、窓開けして
Ｚｎ拡散を行ってＰ”−ＧａＡｓのゲート領域（３）を
形成し、このゲート領域（３）上にゲート電極（４）を
形成する。次でｎ　−ＧａＡｓ層（２）のソース領域（
２５）及びドレイン領域（２６）に対応する部分の絶縁
層（５）を窓開けしてソース電極（６）及びドレイン電
極（７）を形成し、さらに例えばボロンのイオン注入に
よる素子量分ＭＩ　Ｍ　（８）を形成する。

Ｊ−ＰＥＴはＰ−Ｎ接合の空乏層の中を印加電圧によっ
て変化させてゲート直下のチャンネルの断面積をコント
ロールすることによってチャンネルの電流を制御するト
ランジスタである。　Ｊ−ＦＥＴは無印加時のゲート電
位がＰ−Ｎｉ２合によるピルトイ゛ン電位で決まるので
ショットキバリアを用いるＭｌｌ！５−ＦＥＴよりｖｔ
ｈの再現性が良い。又ビルトイン電位はＧａＡｓでは１
．４ボルトと通常のＧａＡｓシッットキーバリアより約
２倍大きいので論理振幅が大きくとれデジタルＩＣの作
製に通している。

〔発明が解決しようとする問題点〕

ところで、ノーマリ・オフ型（エンハンスメントモード
）　　Ｊ−ＰＥＴでは、順方向にゲート電圧が撮り込ま
れるのでゲート電流が流れ、このためゲートの順方向バ
イアス電圧をおおきとくすることができず論理振幅が大
きくとれないという問題がある。

一方、第８図のＪ−ＦＥ！↑においては、拡散によって
ゲート領域（３）が形成されるため、ゲート領域（３）
の側面でも有害なゲート容量（所謂サイド容量）が発生
する。又、ゲート領域（３）を形成するための拡散深さ
の制御は一般に非常に高度なノウ・ハウが必要とされる
。

さらに、Ｊ−ＦＥＴに限らずＧａＡｓ　ＰＥＴでは表面
空乏層の問題がある。ＧａＡｓはＳｉのような理想的な
表面保護膜を作ることが難かしく、常に表面側から半導
体側に絶縁層となる空乏層がのび、Ｆ！ｌ！Ｔのチャン
ネルの直列抵抗を大きくし、高速及びノイズ性能を損っ
ている。

チャンネル抵抗を小さくするため、ＭＥＳ−ＦＥＴＴで
はゲートをリセス構造とすることがある。しかし均一性
よくリセス加工することは難しい。従って、Ｊ−ＦＥＴ
にリセス構造のゲートを付加することは拡散工程の高度
な技術の上に更に不安定な要素を持ち込むことになり均
一性、再現性の確保は困難である。　ＭＥＳ−ＦＢＴに
おいてチャンネル抵抗を小さくするための第２の方法は
、セルファライン技術を用いてゲート直近までｎ形不純
物を高濃度にイオン注入し、又は選択エピタキシャル技
術を用いてｎ形高濃度層を形成し、直列抵抗を極小にす
ることである。Ｊ−ＦＥＴでも直列抵抗の低減化が図ら
れるべきであるが、あまり進展していない。

本発明は、上述の点に鑑み、特にノーマリ・オフ型での
ゲート電流の低減を可能にした接合型電界効果トランジ
スタを提供するものである。

併せてソース抵抗、ドレイン抵抗、ゲート抵抗及び／又
はゲート容量の低減化を可能にした接合型電界効果トラ
ンジスタを提供するものである。

〔問題点を解決するための手段〕

本発明は、接合型電界効果トランジスタにおいて、第１
導電形のチャンネル領域と＠２導電形のチャンネル領域
との間にチャンネル領域よりバンドギャップの大きいバ
リア層を形成して構成する。

高濃度のソース領域及びドレイン領域は気相成長により
形成するを可とする。ゲート領域は底面にバリア層が臨
む凹部内において選択成長により形成する。この選択再
成長において側面が絶縁層・　で形成された凹部内にお
いてゲート領域を形成することもできる。

本発明の接合型電界効果トランジスタは、特にＧａＡｓ
系等のｍ−ｖ族化合物半導体系の接合型電界効果トラン
ジスタに適する。

〔作用） ゲート領域とチャンネル領域間にバンドギャップの大き
いバリア層が設けられることによってバリア層とゲート
領域間でペテロ構造が構成される。

特にノーマリ・オフ型Ｊ−Ｆｉｌ！Ｔでは動作時に順方
向にゲート電圧が振り込まれるが、このとき上記バリア
層によってゲート電流は極めて小さく抑えられるので、
ゲートに対する順方向バイアス電圧を大き（とることが
できる。

ソース領域、ドレイン領域及びゲート領域を気相成長に
て形成するときは高濃度に形成できるので、ソース抵抗
、ドレイン抵抗及びゲート抵抗を十分小さくすることが
できる。また、側面が絶縁層で形成された凹部内に選択
成長によってゲート領域を形成するときは、ゲート容量
のうちサイド容量が無視する程小さくなり、ゲート容量
が低減する。

〔実施例〕

第１図は本発明の一実施例を示す。本例では、先ず第１
図Ａに示すように、半絶縁性ＧａＡｓ基板（２１）上に
、チャンネル領域（２２）となる不純物濃度ｎ＝　５　
Ｘ　ＩＱ”’　ｃｙａ−Ｊ程度で厚さ３００人程０のｎ
　−ＧａＡｓＭと、チャンネル領域（２２）よりバンド
ギャップが大きいバリアｔ＠＜２３＞となる不純物濃度
Ｎ　ｘ　ｌ　Ｑｌｌｌ　ｃｇａ−３程度で厚さ　１００
人程人程Ｎ−八１１１．４　ＧａｏＧＡｓ層と、高濃度
のソース領域（２５）及びドレイン領域（２６）となる
不純物濃度ｎ−５Ｘ　ＩＱ”　ａｍ−’程度で厚さ２０
００人程度０絶　”　−ＧａＡｓＭ　（２４）とを順次
ＭＯＣＶＤ　（有機金属気相成長）法にて形成する。次
で例えばＳｉＨなどの厚さ２０００人程度０絶縁層（２
７）をＭｉ層して後、絶縁層（２７）を選択的に窓開け
し、さらにこの窓を通じてＲＩＥ（反応性イオンエツチ
ング）によりｎ”　−ＧａＡｓ層（２４）を選択的にエ
ツチング除去して凹部（２８）を形成する。この凹部（
２８）によってｎ÷−ＧａＡｓによるソース領域（２５
）及びドレイン領域（２６）が形成される。また、この
ＲＩＥによる選択エツチングにおいてはＮ　−ＡｌＧａ
Ａｓのバリア層（２３）がストッパーとして働き、ｎ”
　−ＧａＡｓｊ＊　（２４）だけがエツチングされる。

次に第１図Ｂに示すように、絶縁層（２７）をマスクと
して　ＭＯＣＶＤの選択再成長によって四部（２８）内
に不純物濃度ｐ　＝　５　Ｘ　１０”　ｃｍ−”程度の
Ｐ”　−ＧａＡｓのゲート領域（２９）を形成する。次
で、ソース電極（３０Ｓ）、ドレイン電極（３０Ｄ）、
ゲート電極（３０Ｇ）を形成し、又、ボロン或はＨ＋な
どのイオン注入による素子間分離領域（３１）を形成し
てＪ−ＰＩ！↑（３２）を構成する。

斯る構成によるＪ−ＦＥＴ　（３２）の特徴は次の通り
である。

ｎ　−ＧａＡｓのチャンネル領域（２２）とＰ”　　Ｇ
ａＡｓのゲート領域（２９）間にＮ　−ＡｌＧａＡｓの
バリア層（２３）が形成されていることにより、ゲート
領域（２９）及びバリア層（２３）間ではＮ−＾ｌＧａ
Ａｓ／Ｐ”−ＧａＡｓヘテロ構造が存在することになる
。チャンネル領域（２２）の深さを３００人程０のした
ノーマリ・オフ型（エンハンスメントモード）Ｊ−ＦＥ
Ｔでは、動作時、順方向にゲート電圧が振り込まれる。

しかし、このとき第７図のエネルギーバンド図に示すよ
うにチャンネル−ゲート間にＮ　　ＡｌＧａＡｓのポテ
ンシャルバリア（３３）が形成されることによってチャ
ンネル領域（２２）及びゲート領域（２９）間を流れる
ゲート電流が非常に少なくなる。従ってゲートに対する
順方向バイアス電圧を大きくすることができ、論理振幅
が大きくとれる。

本構造では、セルファライン的に気相成長による高濃度
のソース領域（２５）及びドレイン領域（２６）が形成
されるので、ソース抵抗及びドレイン抵抗が非常に小さ
い。

Ｐ”−ＧａＡｓのゲート領域（２９）は気相成長により
不純物を５　Ｘ　１０”以上にドーピングできるのでゲ
ート抵抗は従来と同じに小さくできる。

ゲート領域（２９）のペリフェリに生じるサイド容量は
とり切れていない。しかし、ｎ”　−ＧａＡｓ層（２４
）は気相成長で形成されるので高濃度層となり、実際に
は厚みとして１０００人程度６れば低抵抗にでき、ソー
ス抵抗としては十分小さくできる。

従ってｎ　”　−ＧａＡｓ層（２４）が薄く形成できる
分だけゲート容量を小さくできる。

第２図は本発明の他の実施例である。本例は、第１図の
ｎ”　−ＧａＡｓｉ＊　（２４）に対する選択エツチン
グを湿式選択エツチングによって行う。このときゲート
・ストライブ方向１．面に垂直な方向）をｃ７ｔｏ　）
方向に選定しであると、エツチング面は順メサ状になる
。次いでこの凹部（２８）内にＰ”　　ＧａＡｓのゲー
ト領域（２９）を形成し、以後第１図と同様の工程を経
てＪ−ＰＦ！Ｔ　（３４）を構成する。

この構成では、第１図の特徴に加えてエツチング面が順
メサ状になるためにゲート長しがりソグラフィ技術で決
まる長さより短くなる。ここでの凹部（２８）の斜面は
（１１１）面で斜度は約５０°であるのでｎ”−ＧａＡ
ｓ層（２４）の厚さが２０００人であるとすると、第１
図に比べて実効ゲート長は約２×２０００人−４０００
人だけ短くすることができる。

第３図は本発明の更に他の実施例である。本例は、第１
図において、凹部（２９）内壁面に通常の技術を用いて
例えばＳｉＮの側壁（３５）を形成して後、Ｐ　”　−
ＧａＡｓのゲート領域（２９）を選択再成長する。以後
第１図と同様の工程を経てＪ−Ｆｉｌ！Ｔ　（３６）を
構成する。この構成では第１図の特徴に加えて絶縁膜に
よる側壁（２５）によってゲート容量のうちサイド容量
が小さくなると同時に、ゲート長しも小さくなる。

第４図は本発明の更に他の実施例である。本例は半絶縁
性ＧａＡｓ基板（２１）上に厚さ１０００人程度０半絶
縁性又はＰ″″のＡＩｏ、４　Ｇａｏ、ｓ　Ａｓ層（３
７）、チャンネル領域（２２）となる不純物濃度ｎ　＝
　５　Ｘ　１０”　ｃｘ＊−’程度で厚さ３００人程０
のｎ−Ｇａ６８層、バリア層（２３）となる不純物濃度
Ｎ−３Ｘ１０’θロー３程度で厚さ５０人程度のＮ　−
ＡＩＱ、４　Ｇａｏ、ｇ　Ａｓ層及びソース、ドレイン
領域となる不純物濃度ｎ−＝５　Ｘ　ＩＱ”　ｃｍ−”
程度で厚さ２０００人程度０ｎ　”　−ＧａＡｓ層（２
４）を順次ＭＯＣＶＤ法によって形成し、以後の工程を
第３図と同じにしてＪ−ＦＥＴ　（３８）を構成する。

図中、第３図と対応する部分は同一符号を付して示す。

ゲート長が短かくなると、ゲートクローズのときにチャ
ンネル領域直下の基板（２１）を電流が流れ、ゲートの
しまりが悪くなるという所謂ショートチャンネル効果が
生ずる。しかし、第４図の構成のＪ−ＰＥＴ　（３８）
では半絶縁性ＧａＡｓ基板（２１）とチャ７ネル領域（
２２）間にｉ−＾ＩＧａＡｓｒｆｉ（３７）が設けられ
るので、このｉ　−ＡｌＧａＡｓの伝導帯のポテンシャ
ルバリアによってキャリアは半絶縁性ＧａＡｓ基板（２
１）に入り込まないので、ショートチャンネル効果が生
ぜず、第４図のＪ−ＦＥＴ　（３６）より更に性能が向
上する。

第５図は本発明の更に他の実施例である。本例は、半絶
縁性ＧａＡｓ基板（２１）上にチャンネル領域（２２）
となるｎ　−ＧａＡｓ層及びバリア＃（２３）となるＮ
　−Ａ　Ｉｏ、４　Ｇａｏ、ｓへ５Ｗｔｔ−順次ＭＯＣ
ＶＤ法で形成する（第５　ｔ９Ａ＞。次に、バリア層（
２３）上のゲートｍ域に対応する部分に例えばＳ　ｉ　
Ｎ１９によるマスク＃（４０）を形成して後、ＭＯＣＶ
Ｄ法による選択成長によってｎ”−ＧａＡｓのソース領
域（２５）及びドレイン領域（２６）を形成する（第５
図Ｂ）。次にマスク層（４０）を除去し、ソース及びド
レイン両領域（２５）及び（２６）上に絶縁層例えばＳ
ｉＮ層（４１）を形成して後、ＭＯＣＶＤ法による選択
再成長でＰ”−ＧａＡｓのゲート領域（２９）を形成す
る。しか、る後、ゲート電極（３０Ｇ　）　、ソース電
極（３０Ｓ）及びドレイン電極（３０口）を形成してＪ
−ＦＥＴ　（４２）を構成する。この構成においても、
！Ｐｓｉ図と同様の特徴を有する。

第６図は本発明の更に他の実施例である。本例は、先ず
第６図Ａに示すように半絶縁性ＧａＡｓ基板（２１）の
−上面にバリア層（２３）となるｎ−ｈＩＧａＡｓ層を
形成して後、基板（２１）の表面全面にわたってＳｊを
イオン注入して不純物濃度ｎ　−１０”　ａｍ−３程度
で厚さ３００人程０のチャンネル領域となるｎ　−Ｇａ
Ａｓ層（４４）を形成し、次でゲート領域に対応する部
分上に絶縁層例えば５ｉ０２膜（４５）を形成し、この
５Ｉ０２膜（４５）をマスクにして更にＳｉをイオン注
入し、不純物濃度ｒｙ　ｗ　３　Ｘ　ＩＱ”　ｃｓ−’
程度で厚さ４０００人程度０ソース領域（４６）及びド
レイン領域（４７）を形成する。′イオン注入後は高温
処理による活性化を行う。　５ｉ０２　膜（４５）下の
ｎ　−ＧａＡｓＷ　（４４）がチャンネル領域となる。

次に、第６図Ｂに示すように５ｉ０２［９！を含む全面
に厚さ２０００人程度０ｎｉＮ層（４８）を形成し、さ
らにホトレジスト層（４９）を被着して表面を平坦化す
る。

次に、第６図Ｃに示すようにＲＩＥによる無選択エツチ
ングにより、　５４０２Ｔ’Ａ　（４５）の上面を臨ま
しめ、次で湿式選択エツチングにより、　５ｊＯｚｊｆ
４　（４５）　ヲｈ去シ、５ｉＮｒ４（４Ｂ）　ノケー
トニ対応する部分にバリア層（２３）が臨む凹部（５０
）を形成する０次に凹部（５０）内にＭＯＣＶＤ法によ
り、不純物濃度Ｐ　”　５　Ｘ　１０Ｌ９ｃｍ−’程度
のＰ　”　−ＧａＡｓを選択成長してゲート領域（５１
）を形成する。次でポロン又はＨ＋のイオン注入による
素子間分離層（５２）を形成し、またソース電極（３０
Ｓ）、ドレイン電極（３００）及びゲート電極（３０Ｇ
　）を形成して第６図りに示すＪ−ＰＵＴ　（５３）を
構成する。

尚、第６図Ａの工程に代えて例えば半絶縁性ＧａＡｓ層
（２１）上にＭＯＣＶＤによりチャンネル領域（４４）
となるｎ　−ＧａＡｓ層及びバリア層（２３）となるＮ
−１ＩＧａＡｓ層を順次形成して後、Ｎ−＾ｌＧａＡｓ
層上のチャンネルに対応する部分上に５ｉＱｚ　Ｗ　（
４５）を被着し、これをマスクにＳｔのイオン注入によ
りｎ”−ＧａＡｓのソース領域（４６）及びドレイン領
域（４７）を形成するようにしてもよい。以後の工程は
第６図Ｂ以下と同じにして行う。

この構成においてはＮ　−ＡｌＧａＡｓのバリアｒｆ１
（２３）がゲート領域（５１）及びチャンネル領域（４
４）間に形成されていることによって、ノーマリ・オフ
型Ｊ−ＦＥ↑に構成した場合、第１図と同様にゲート電
流を極めて少なくすることができる。加えて、ゲート領
域（５１）の側面はＳｉＮ層（４８）が形成されている
ので、ゲート容量はサイド容量がなく、真性容量のみと
なり、低減される。従って高速性に優れるものである。

尚、上側ではチャンネル領域の厚さを薄くしたノーマリ
・オフ型Ｊ−ＦＢＴについて説明したが、チャンネル領
域を厚く形成すればノーマリ・オフ型Ｊ−ＰＥＴを構成
することができる。

（発明の効果〕 本発明によれば、チャンネル領域とゲー）ｆｔ１域間に
チャンネル領域よりバンドギャップの大きいバリア層を
設けることによって、ノーマリ・オフ型Ｊ−ＦＥＴの場
合、動作時のゲート電流を小さく抑えることができる。

従って、ゲートに対する順方向のバイアス電圧を大きく
することができ、論理振幅を大きくとることができる。

図面の′Ｉ！ｉ車な説明 第１図Ａ及びＢは本発明による接合型電界効果トランジ
スタの一実施例を示す工程順の断面図、第２図、第３図
及び第４図は夫々本発明による接合型電界効果トランジ
スタの他の実施例を示す断面図、第５図Ａ−Ｃは本発明
による接合型電界効果トランジスタの更に他の実施例を
示す工程順の断面図、第６図Ａ−Ｄは本発明による接合
型電界効果トランジスタの更に他の実施例を示す工程順
の断面図、第７図は本発明の説明に供する工１ルギーバ
ンド図、第８図は従来の接合型電界効果トランジスタの
一例を示す断面図である。

（２１）は半絶縁性ＧａＡｓ基板、（２２）はチャンネ
ル領域、（２３）はバリア層、（２５）はソース領域、
（２６）はドレイン領域、（２９）はゲート領域である
。

＃　ｔｌ＠　イＨｌ　ｆ、Ｔ工ＨＷｌ　の断ｉｚ第１図 本！施イ列のエネルギーバンド肥 第７図 化／１実施イ列の藺面閉 第２図 イ也の実施イ列の断面図 イｔｋｃ！’　施＃ｌｓ　′１ｉｔｒ面図第４図 イｔｔ＋ｔ７ｉｆｒ、４夕・１１Ｆｒ、菖ｊ第６ エ〒呈傾の断面口 図

Claims (1)

【特許請求の範囲】
1. チャンネル領域とゲート領域との間に該チャンネル領域
   よりバンドギャップの大きいバリア層を設けたことを特
   徴とする接合型電界効果トランジスタ。