JP2668418B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 III−Ｖ族化合物半導体からなるチャネル層及びキャ
リヤ供給層のヘテロ界面近傍に於けるチャネル層側に生
成される二次元キャリヤ・ガスをチャネルとして利用す
る半導体装置の改良に関し、 ゲート・リセスを形成する為のエッチング停止層に起
因するソース抵抗値の増加が皆無である半導体装置を提
供することを目的とし、 第一のGaAs層上にAlGaAs層と第二のGaAs層とInxGa1-x
As（ｘ＝0.2〜0.5）層と第三のGaAs層とが順に積層され
たヘテロ接合構造と、前記第三のGaAs層上に形成されソ
ース及びドレインをなすオーミック電極とを備え、前記
第一のGaAs層と前記AlGaAs層とのヘテロ界面近傍の該第
一のGaAs層側に二次元キャリヤ・ガス層が生成されるよ
う構成する。
リヤ供給層のヘテロ界面近傍に於けるチャネル層側に生
成される二次元キャリヤ・ガスをチャネルとして利用す
る半導体装置の改良に関し、 ゲート・リセスを形成する為のエッチング停止層に起
因するソース抵抗値の増加が皆無である半導体装置を提
供することを目的とし、 第一のGaAs層上にAlGaAs層と第二のGaAs層とInxGa1-x
As（ｘ＝0.2〜0.5）層と第三のGaAs層とが順に積層され
たヘテロ接合構造と、前記第三のGaAs層上に形成されソ
ース及びドレインをなすオーミック電極とを備え、前記
第一のGaAs層と前記AlGaAs層とのヘテロ界面近傍の該第
一のGaAs層側に二次元キャリヤ・ガス層が生成されるよ
う構成する。
本発明は、III−Ｖ族化合物半導体からなるチャネル
層及びキャリヤ供給層のヘテロ界面近傍に於けるチャネ
ル層側に生成される二次元キャリヤ・ガスをチャネルと
して利用する半導体装置の改良に関する。
層及びキャリヤ供給層のヘテロ界面近傍に於けるチャネ
ル層側に生成される二次元キャリヤ・ガスをチャネルと
して利用する半導体装置の改良に関する。
この種の半導体装置として高電子移動度トランジスタ
（high electron mobility transistor:HEMT）と呼
ばれている電界効果トランジスタが知られていて、この
トランジスタは、二次元電子ガスに於ける電子の移動度
が極めて速いことを利用して動作を高速化したものであ
り、現在、特に集積化した場合の特性を向上することが
望まれている。
（high electron mobility transistor:HEMT）と呼
ばれている電界効果トランジスタが知られていて、この
トランジスタは、二次元電子ガスに於ける電子の移動度
が極めて速いことを利用して動作を高速化したものであ
り、現在、特に集積化した場合の特性を向上することが
望まれている。
一般に、エンハンスメント／デプレション（E/D）型
トランジスタは集積回路の基本になっていることは云う
までもなく、前記HEMTも例外ではない。
トランジスタは集積回路の基本になっていることは云う
までもなく、前記HEMTも例外ではない。
第２図は従来のE/D型HEMTを説明する為の要部切断側
面図を表している。
面図を表している。
図に於いて、１は半絶縁性GaAs基板、２はノン・ドー
プGaAsチャネル層、３はｎ型AlGaAsキャリヤ供給層、４
はｎ型GaAsE/D間差電圧生成層、５はｎ型AlGaAsエッチ
ング停止層、６はｎ型GaAsキャップ層、７は酸素を導入
した素子間分離領域、８はエンハンスメント型トランジ
スタ部分のソース電極、９はエンハンスメント型トラン
ジスタ部分のドレイン電極、10はデプレション型トラン
ジスタ部分のソース電極、11はデプレション型トランジ
スタ部分のドレイン電極、12はエンハンスメント型トラ
ンジスタ部分のゲート電極、13はデプレション型トラン
ジスタ部分のゲート電極、14は二次元電子ガス層、14A
は二次元電子ガス層が生成されない箇所、Ｅはノーマリ
・オフ型であるエンハンスメント型トランジスタ部分、
Ｄはノーマリ・オン型であるデプレション型トランジス
タ部分をそれぞれ示している。
プGaAsチャネル層、３はｎ型AlGaAsキャリヤ供給層、４
はｎ型GaAsE/D間差電圧生成層、５はｎ型AlGaAsエッチ
ング停止層、６はｎ型GaAsキャップ層、７は酸素を導入
した素子間分離領域、８はエンハンスメント型トランジ
スタ部分のソース電極、９はエンハンスメント型トラン
ジスタ部分のドレイン電極、10はデプレション型トラン
ジスタ部分のソース電極、11はデプレション型トランジ
スタ部分のドレイン電極、12はエンハンスメント型トラ
ンジスタ部分のゲート電極、13はデプレション型トラン
ジスタ部分のゲート電極、14は二次元電子ガス層、14A
は二次元電子ガス層が生成されない箇所、Ｅはノーマリ
・オフ型であるエンハンスメント型トランジスタ部分、
Ｄはノーマリ・オン型であるデプレション型トランジス
タ部分をそれぞれ示している。
このE/D型HEMTを製造する工程は次の通りである。
（１） 分子線エピタキシャル成長（molecular beam
epitaxy:MBE）法或いは有機金属化学気相堆積（metal
organic chemical vapor deposition:MOCVD）法など
適宜の技法を適用することに依り、半絶縁性GaAs基板１
にノン・ドープGaAsチャネル層２、ｎ型AlGaAsキャリヤ
供給層３、ｎ型GaAsE/D間差電圧生成層４、ｎ型AlGaAs
エッチング停止層５、ｎ型GaAsキャップ層６を成長させ
る。
epitaxy:MBE）法或いは有機金属化学気相堆積（metal
organic chemical vapor deposition:MOCVD）法など
適宜の技法を適用することに依り、半絶縁性GaAs基板１
にノン・ドープGaAsチャネル層２、ｎ型AlGaAsキャリヤ
供給層３、ｎ型GaAsE/D間差電圧生成層４、ｎ型AlGaAs
エッチング停止層５、ｎ型GaAsキャップ層６を成長させ
る。
（２） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及びイオン注入法などを適用することに
依り、酸素イオンの打ち込みを行って素子間分離領域７
を形成する。
スト・プロセス及びイオン注入法などを適用することに
依り、酸素イオンの打ち込みを行って素子間分離領域７
を形成する。
（３） スパッタリング法及び通常のフォト・リソグラ
フィ技術に於けるレジスト・プロセス及びリフト・オフ
法などを適用することに依り、AuGeからなるソース電極
８、ドレイン電極９、ソース電極10、ドレイン電極11な
どのオーミック電極を形成する。
フィ技術に於けるレジスト・プロセス及びリフト・オフ
法などを適用することに依り、AuGeからなるソース電極
８、ドレイン電極９、ソース電極10、ドレイン電極11な
どのオーミック電極を形成する。
（４） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、ゲート・リセス
形成予定領域に開口を有するフォト・レジスト膜を形成
する。
スト・プロセスを適用することに依り、ゲート・リセス
形成予定領域に開口を有するフォト・レジスト膜を形成
する。
（５） エッチング・ガスをCCl2F2＋Heとするドライ・
エッチング法を適用することに依り、前記工程（４）で
形成したフォト・レジスト膜をマスクとしてｎ型GaAsキ
ャップ層６の選択的エッチングを行ってゲート・リセス
6A及び6Bを形成する。尚、このエッチングはｎ型AlGaAs
エッチング停止層５の表面で自動的に停止する。
エッチング法を適用することに依り、前記工程（４）で
形成したフォト・レジスト膜をマスクとしてｎ型GaAsキ
ャップ層６の選択的エッチングを行ってゲート・リセス
6A及び6Bを形成する。尚、このエッチングはｎ型AlGaAs
エッチング停止層５の表面で自動的に停止する。
（６） エッチャントを例えばH2SO4＋H2O＋H2O2とする
ウエット・エッチング法を適用することに依り、ゲート
・リセス6A並びに6B内に表出されているｎ型AlGaAsエッ
チング停止層５をエッチングして除去する。
ウエット・エッチング法を適用することに依り、ゲート
・リセス6A並びに6B内に表出されているｎ型AlGaAsエッ
チング停止層５をエッチングして除去する。
（７） さきに形成したフォト・レジスト膜を除去して
から改めて同様なレジスト・プロセスを適用し、デプレ
ション型トランジスタ部分Ｄのゲート電極パターンに対
応する開口を有するフォト・レジスト膜を形成する。
から改めて同様なレジスト・プロセスを適用し、デプレ
ション型トランジスタ部分Ｄのゲート電極パターンに対
応する開口を有するフォト・レジスト膜を形成する。
（８） スパッタリング法を適用することに依り、例え
ばAl膜を形成し、前記工程（７）で形成したフォト・レ
ジスト膜を溶解・除去を行って該Al膜をリフト・オフ法
でパターニングし、デプレション型トランジスタ部分Ｄ
のゲート電極13を形成する。
ばAl膜を形成し、前記工程（７）で形成したフォト・レ
ジスト膜を溶解・除去を行って該Al膜をリフト・オフ法
でパターニングし、デプレション型トランジスタ部分Ｄ
のゲート電極13を形成する。
（９） 前記工程（７）で形成したフォト・レジスト膜
を除去してから更に改めて同様なレジスト・プロセスを
適用し、エンハンスメント型トランジスタ部分Ｅのゲー
ト電極パターンに対応する開口を有するフォト・レジス
ト膜を形成する。
を除去してから更に改めて同様なレジスト・プロセスを
適用し、エンハンスメント型トランジスタ部分Ｅのゲー
ト電極パターンに対応する開口を有するフォト・レジス
ト膜を形成する。
（10） 再び、エッチング・ガスとしてCCl2F2＋Heを用
いるドライ・エッチング法を適用することに依り、前記
工程（９）で形成したフォト・レジスト膜をマスクとし
てｎ型GaAsE/D間差電圧生成層４の選択的エッチングを
行ってゲート・リセス6Aを深くする。尚、このエッチン
グはｎ型AlGaAsキャリヤ供給層３の表面で自動的に停止
する。
いるドライ・エッチング法を適用することに依り、前記
工程（９）で形成したフォト・レジスト膜をマスクとし
てｎ型GaAsE/D間差電圧生成層４の選択的エッチングを
行ってゲート・リセス6Aを深くする。尚、このエッチン
グはｎ型AlGaAsキャリヤ供給層３の表面で自動的に停止
する。
（11） スパッタリング法を適用することに依り、ゲー
ト・リセス6Aを深くエッチングした際のマスクであるフ
ォト・レジスト膜をそのまま残した状態でAl膜を形成
し、該フォト・レジスト膜を溶解・除去することでAl膜
のリフト・オフ法に依るパターニングを行い、エンハン
スメント型トランジスタ部分Ｅのゲート電極12を形成す
る。
ト・リセス6Aを深くエッチングした際のマスクであるフ
ォト・レジスト膜をそのまま残した状態でAl膜を形成
し、該フォト・レジスト膜を溶解・除去することでAl膜
のリフト・オフ法に依るパターニングを行い、エンハン
スメント型トランジスタ部分Ｅのゲート電極12を形成す
る。
図から明らかであるが、デプレション型トランジスタ
部分Ｄに於いては、ゲート電極13の直下からGaAsチャネ
ル層２に至るまでの間にｎ型GaAsE/D間差電圧生成層４
とｎ型AlGaAsキャリヤ供給層３とが存在している為、Ga
Asチャネル層２のヘテロ界面近傍には二次元電子ガス層
14が生成されノーマリ・オン型のHEMTとなる。また、エ
ンハンスメント型トランジスタ部分Ｅに於ける二次元電
子ガス層14は、ゲート電極12の直下に対応する部分に記
号14Aで指示してあるように切れていて、所謂、ノーマ
リ・オフ型のHEMTになっている。
部分Ｄに於いては、ゲート電極13の直下からGaAsチャネ
ル層２に至るまでの間にｎ型GaAsE/D間差電圧生成層４
とｎ型AlGaAsキャリヤ供給層３とが存在している為、Ga
Asチャネル層２のヘテロ界面近傍には二次元電子ガス層
14が生成されノーマリ・オン型のHEMTとなる。また、エ
ンハンスメント型トランジスタ部分Ｅに於ける二次元電
子ガス層14は、ゲート電極12の直下に対応する部分に記
号14Aで指示してあるように切れていて、所謂、ノーマ
リ・オフ型のHEMTになっている。
このように、従来のE/D型HEMTに於いては、GaAsとAlG
aAsとの間にドライ・エッチングのエッチング・レート
に大きな差があることを利用して同一基板にＥ型HEMTと
Ｄ型HEMTとを作り分けている。
aAsとの間にドライ・エッチングのエッチング・レート
に大きな差があることを利用して同一基板にＥ型HEMTと
Ｄ型HEMTとを作り分けている。
前記説明したE/D型HEMTに於いては、その製造には不
可欠であるエッチング停止層５の存在で、電子がオーミ
ック電極からチャネルである二次元電子ガス層に到達す
るまでの間に障壁が生成されてしまう旨の問題がある。
可欠であるエッチング停止層５の存在で、電子がオーミ
ック電極からチャネルである二次元電子ガス層に到達す
るまでの間に障壁が生成されてしまう旨の問題がある。
第３図は第２図に見られるE/D型HEMTに於けるオーミ
ック電極、例えば、ソース電極８から基板１側を見た場
合のエネルギ・バンド・ダイヤグラムを表し、第３図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
ック電極、例えば、ソース電極８から基板１側を見た場
合のエネルギ・バンド・ダイヤグラムを表し、第３図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
図に於いて、EFはフェルミ・レベル、ECは伝導帯の底
をそれぞれ示している。
をそれぞれ示している。
図から判るように、ソース電極８からキャップ層６に
注入された電子がE/D間差電圧生成層４へと流れる間に
エッチング停止層５がバリヤとして存在する為、その間
の抵抗値は大きくなっている。この抵抗値は、HEMTの場
合、ソース抵抗の増加となって現れ、デバイス特性、例
えば相互コンダクタンスgmなどの劣化を生ずる。
注入された電子がE/D間差電圧生成層４へと流れる間に
エッチング停止層５がバリヤとして存在する為、その間
の抵抗値は大きくなっている。この抵抗値は、HEMTの場
合、ソース抵抗の増加となって現れ、デバイス特性、例
えば相互コンダクタンスgmなどの劣化を生ずる。
本発明は、ゲート・リセスを形成する為のエッチング
停止層に起因するソース抵抗値の増加が皆無である半導
体装置を提供しようとする。
停止層に起因するソース抵抗値の増加が皆無である半導
体装置を提供しようとする。
第１図は本発明の原理を説明する為のエネルギ・バン
ド・ダイヤグラムを表し、第３図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
ド・ダイヤグラムを表し、第３図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
図に於いて、５′はｎ型InxGa1-xAsエッチング停止層
を示している。尚、この場合、ｘ値は0.2〜0.5である。
を示している。尚、この場合、ｘ値は0.2〜0.5である。
即ち、第３図について説明した従来例に於いては、エ
ッチング停止層の構成材料としてAlGaAsを用いているの
に対し、本発明に於いては、InxGa1-xAs（ｘ＝0.2〜0.
5）を用いている。
ッチング停止層の構成材料としてAlGaAsを用いているの
に対し、本発明に於いては、InxGa1-xAs（ｘ＝0.2〜0.
5）を用いている。
第１図から明らかなように、GaAs及びInGaAsのヘテロ
構造では、従来のGaAs及びAlGaAsのヘテロ構造に於ける
ような障壁は存在せず、また、従来と全く同じエッチン
グ・ガスを用いてドライ・エッチングを用いても充分に
大きなエッチング・レートが得られる。
構造では、従来のGaAs及びAlGaAsのヘテロ構造に於ける
ような障壁は存在せず、また、従来と全く同じエッチン
グ・ガスを用いてドライ・エッチングを用いても充分に
大きなエッチング・レートが得られる。
前記したようなところから、本発明に依る半導体装置
では、第一のGaAs層（例えばノン・ドープGaAsチャネル
層２）上にAlGaAs層（例えばｎ型AlGaAsキャリヤ供給層
３）と第二のGaAs層（例えばｎ型GaAsE/D間差電圧生成
層４）とInxGa1-xAs（ｘ＝0.2〜0.5）層（例えばｎ型In
xGa1-xAs（ｘ＝0.2〜0.5）エッチング停止層５′）と第
三のGaAs層（例えばｎ型GaAsキャップ層６）とが順に積
層されたヘテロ接合構造と、前記第三のGaAs層上に形成
されソース及びドレインをなすオーミック電極（例えば
ソース電極８及び10、ドレイン電極９及び11）とを備
え、前記第一のGaAs層と前記AlGaAs層とのヘテロ界面近
傍の該第一のGaAs層側に二次元キャリヤ・ガス層が生成
されるよう構成する。
では、第一のGaAs層（例えばノン・ドープGaAsチャネル
層２）上にAlGaAs層（例えばｎ型AlGaAsキャリヤ供給層
３）と第二のGaAs層（例えばｎ型GaAsE/D間差電圧生成
層４）とInxGa1-xAs（ｘ＝0.2〜0.5）層（例えばｎ型In
xGa1-xAs（ｘ＝0.2〜0.5）エッチング停止層５′）と第
三のGaAs層（例えばｎ型GaAsキャップ層６）とが順に積
層されたヘテロ接合構造と、前記第三のGaAs層上に形成
されソース及びドレインをなすオーミック電極（例えば
ソース電極８及び10、ドレイン電極９及び11）とを備
え、前記第一のGaAs層と前記AlGaAs層とのヘテロ界面近
傍の該第一のGaAs層側に二次元キャリヤ・ガス層が生成
されるよう構成する。
InGaAsはGaAsに比較して電子親和力が大きいので電子
に対する障壁にはならず、従って、抵抗値は低減され
る。また、GaAsとInGaAsとを従来のプロセスで採用して
いるエッチング・ガスと同じものでドライ・エッチング
すると、エッチング速度の比はGaAs:InGaAs＝100:1の程
度になる。この理由については、InGaAsの表面にIn2O5
等の酸化膜が生成され、エッチングの進行が妨げられる
のではないかと考えられる。
に対する障壁にはならず、従って、抵抗値は低減され
る。また、GaAsとInGaAsとを従来のプロセスで採用して
いるエッチング・ガスと同じものでドライ・エッチング
すると、エッチング速度の比はGaAs:InGaAs＝100:1の程
度になる。この理由については、InGaAsの表面にIn2O5
等の酸化膜が生成され、エッチングの進行が妨げられる
のではないかと考えられる。
ところで、InGaAsとGaAsとの間には1.5〜3.5〔％〕程
度の格子不整合があり、従って、結晶内に歪が発生し、
二次元電子ガスの特性を劣化させる虞がある。然しなが
ら、実際にInGaAsをエッチング停止層とした選択ドープ
・ヘテロ構造を作成し、van der Pauw法でホール移動
度を測定したところ、従来技術に依るものと全く変わり
ない結果を得た。これはエッチング停止層の厚さが100
〔Å〕以下に薄くしてあることから、歪が該層内で緩和
されている為と考えられる。
度の格子不整合があり、従って、結晶内に歪が発生し、
二次元電子ガスの特性を劣化させる虞がある。然しなが
ら、実際にInGaAsをエッチング停止層とした選択ドープ
・ヘテロ構造を作成し、van der Pauw法でホール移動
度を測定したところ、従来技術に依るものと全く変わり
ない結果を得た。これはエッチング停止層の厚さが100
〔Å〕以下に薄くしてあることから、歪が該層内で緩和
されている為と考えられる。
本発明を実施するには、例えば、第２図に見られるE/
D型HEMTに於けるエッチング停止層５の構成材料をInxGa
1-xAs（ｘ＝0.2〜0.5）とすることで足り、他は全く変
わりないものを採用することができる。
D型HEMTに於けるエッチング停止層５の構成材料をInxGa
1-xAs（ｘ＝0.2〜0.5）とすることで足り、他は全く変
わりないものを採用することができる。
ここで、主要なデータを例示すると次の通りである。
（１） チャネル層２について 材料ノン・ドープGaAs 厚さ:5000〔Å〕 （２） キャリヤ供給層３について 材料:n型Al0.3Ga0.7As 厚さ:400〔Å〕 不純物:Si 不純物濃度:1.5×1018〔cm-3〕 （３） E/D間差電圧生成層４ 材料:n型GaAs 厚さ:80〔Å〕 不純物:Si 不純物濃度:1.5×1018〔cm-3〕 （４） エッチング停止層５′について 材料:n型Al0.2Ga0.8As 厚さ:50〔Å〕 不純物:Si 不純物濃度:2×1018〔cm-3〕 （５） キャップ層６について 材料:n型GaAs 厚さ:500〔Å〕 不純物:Si 不純物濃度:1.5×1018〔cm-3〕 本実施例を製造するプロセスは第２図について説明し
た従来例と全く変わらず、５〔cm〕ウエハ（２〔吋〕ウ
エハ）の全面に亙り、Ｅ型HEMTとＤ型HEMTとを作り分け
ることができた。
た従来例と全く変わらず、５〔cm〕ウエハ（２〔吋〕ウ
エハ）の全面に亙り、Ｅ型HEMTとＤ型HEMTとを作り分け
ることができた。
本実施例の特性を従来例のそれと比較して示すと次の
通りである。
通りである。
本発明 従来例 Rs〔Ω・mm〕 1.33 1.44 K 〔mA/V2・mm〕 230 218 gm〔nS/mm〕 220 208 これから明らかなように、ソース抵抗Rsの低減と、そ
れに伴うＫ値及び相互コンダクタンスgm増加が見られ、
予想通りの結果を得ることができた。
れに伴うＫ値及び相互コンダクタンスgm増加が見られ、
予想通りの結果を得ることができた。
本発明の半導体装置では、ゲート・リセスを形成する
為にエッチングされるGaAs層の下地としてInxGa1-xAs
（ｘ＝0.2〜0.5）からなるエッチング停止層を形成して
ある。
為にエッチングされるGaAs層の下地としてInxGa1-xAs
（ｘ＝0.2〜0.5）からなるエッチング停止層を形成して
ある。
この構成を採ることに依り、ソース抵抗を著しく低減
させることが可能になり、従って、デバイス特性は向上
し、動作速度を更に向上することができる。
させることが可能になり、従って、デバイス特性は向上
し、動作速度を更に向上することができる。
【図面の簡単な説明】 第１図は本発明の原理を説明する為のエネルギ・バンド
・ダイヤグラム、第２図はE/D型HEMTを説明する為の要
部切断側面図、第３図は第２図に見られるE/D型HEMTの
要所に於けるエネルギ・バンド・ダイヤグラムをそれぞ
れ表している。 図に於いて、１は半絶縁性GaAs基板、２はノン・ドープ
GaAsチャネル層、３はｎ型AlGaAsキャリヤ供給層、４は
ｎ型GaAsE/D間差電圧生成層、５はｎ型GaAsエッチング
停止層、５′はｎ型InxGa1-xAs（ｘ＝0.2〜0.5）エッチ
ング停止層、６はｎ型GaAsキャップ層、７は酸素を導入
した素子間分離領域、８はエンハンスメント型トランジ
スタ部分のソース電極、９はエンハンスメント型トラン
ジスタ部分のドレイン電極、10はデプレション型トラン
ジスタ部分のソース電極、11はデプレション型トランジ
スタ部分のドレイン電極、12はエンハンスメント型トラ
ンジスタ部分のゲート電極、13はデプレション型トラン
ジスタ部分のゲート電極、14は二次元電子ガス層、14A
は二次元電子ガス層が生成されない箇所、Ｅはノーマリ
・オフ型であるエンハンスメント型トランジスタ部分、
Ｄはノーマリ・オン型であるデプレション型トランジス
タ部分をそれぞれ示している。
・ダイヤグラム、第２図はE/D型HEMTを説明する為の要
部切断側面図、第３図は第２図に見られるE/D型HEMTの
要所に於けるエネルギ・バンド・ダイヤグラムをそれぞ
れ表している。 図に於いて、１は半絶縁性GaAs基板、２はノン・ドープ
GaAsチャネル層、３はｎ型AlGaAsキャリヤ供給層、４は
ｎ型GaAsE/D間差電圧生成層、５はｎ型GaAsエッチング
停止層、５′はｎ型InxGa1-xAs（ｘ＝0.2〜0.5）エッチ
ング停止層、６はｎ型GaAsキャップ層、７は酸素を導入
した素子間分離領域、８はエンハンスメント型トランジ
スタ部分のソース電極、９はエンハンスメント型トラン
ジスタ部分のドレイン電極、10はデプレション型トラン
ジスタ部分のソース電極、11はデプレション型トランジ
スタ部分のドレイン電極、12はエンハンスメント型トラ
ンジスタ部分のゲート電極、13はデプレション型トラン
ジスタ部分のゲート電極、14は二次元電子ガス層、14A
は二次元電子ガス層が生成されない箇所、Ｅはノーマリ
・オフ型であるエンハンスメント型トランジスタ部分、
Ｄはノーマリ・オン型であるデプレション型トランジス
タ部分をそれぞれ示している。
Claims (1)
- 【請求項１】第一のGaAs層上にAlGaAs層と第二のGaAs層
とInxGa1-xAs（ｘ＝0.2〜0.5）層と第三のGaAs層とが順
に積層されたヘテロ接合構造と、 前記第三のGaAs層上に形成されソース及びドレインをな
すオーミック電極とを備え、 前記第一のGaAs層と前記AlGaAs層とのヘテロ界面近傍の
該第一のGaAs層側に二次元キャリヤ・ガス層が生成され
ること を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265268A JP2668418B2 (ja) | 1988-10-22 | 1988-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265268A JP2668418B2 (ja) | 1988-10-22 | 1988-10-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113540A JPH02113540A (ja) | 1990-04-25 |
| JP2668418B2 true JP2668418B2 (ja) | 1997-10-27 |
Family
ID=17414869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265268A Expired - Fee Related JP2668418B2 (ja) | 1988-10-22 | 1988-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668418B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500459B2 (ja) * | 1993-06-24 | 1996-05-29 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
-
1988
- 1988-10-22 JP JP63265268A patent/JP2668418B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02113540A (ja) | 1990-04-25 |
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