JP2504782B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JP2504782B2 JP2504782B2 JP62240216A JP24021687A JP2504782B2 JP 2504782 B2 JP2504782 B2 JP 2504782B2 JP 62240216 A JP62240216 A JP 62240216A JP 24021687 A JP24021687 A JP 24021687A JP 2504782 B2 JP2504782 B2 JP 2504782B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、III-V族化合物半導体による電界効果トラ
ンジスタの製造方法、特に、ヘテロ接合を利用した電界
効果トランジスタの製造方法に関するものである。
ンジスタの製造方法、特に、ヘテロ接合を利用した電界
効果トランジスタの製造方法に関するものである。
III-V族化合物半導体は、その電子移動度が速いた
め、ポストシリコンとして超高速ICへの期待がかかって
いる。
め、ポストシリコンとして超高速ICへの期待がかかって
いる。
第２図は、III-V族化合物半導体を用いたヘテロ接合
型電界効果トランジスタの一つであり、高電子移動度ト
ランジスタ（HEMT）あるいは、変調ドープトランジスタ
（MODFET）等と呼ばれるものである。このトランジスタ
は、半絶縁性のGaAs基板１の上に、不純物の混入を極力
少なくしたアンドープGaAs層２と不純物をドープしたn-
AlGaAs層３を結晶成長させ、その上にソース電極４、ド
レイン電極５、ゲート電極６を形成したものである。こ
のHEMTでは、n-AlGaAs/GaAsのヘテロ界面において形成
される２次元電子ガス層７をチャネルとして動作するも
のであり、極めて高速に動作させることができる。
型電界効果トランジスタの一つであり、高電子移動度ト
ランジスタ（HEMT）あるいは、変調ドープトランジスタ
（MODFET）等と呼ばれるものである。このトランジスタ
は、半絶縁性のGaAs基板１の上に、不純物の混入を極力
少なくしたアンドープGaAs層２と不純物をドープしたn-
AlGaAs層３を結晶成長させ、その上にソース電極４、ド
レイン電極５、ゲート電極６を形成したものである。こ
のHEMTでは、n-AlGaAs/GaAsのヘテロ界面において形成
される２次元電子ガス層７をチャネルとして動作するも
のであり、極めて高速に動作させることができる。
また、第３図は、同じくヘテロ接合型の電界効果トラ
ンジスタであり、半導体−絶縁体−半導体電界効果トラ
ンジスタ（SIS-FET）と呼ばれるものである。半絶縁性G
aAs基板11上にアンドープGaAs層12およびアンドープAlG
aAs層13を結晶成長させたものである。符号14〜16は、
それぞれソース電極、ドレイン電極、ゲート電極であ
り、ソース電極14およびドレイン電極16の下は、ｎ＋高
濃度不純物領域となっている。
ンジスタであり、半導体−絶縁体−半導体電界効果トラ
ンジスタ（SIS-FET）と呼ばれるものである。半絶縁性G
aAs基板11上にアンドープGaAs層12およびアンドープAlG
aAs層13を結晶成長させたものである。符号14〜16は、
それぞれソース電極、ドレイン電極、ゲート電極であ
り、ソース電極14およびドレイン電極16の下は、ｎ＋高
濃度不純物領域となっている。
第２図に示すHEMTにおいては、AlGaAs層３が高濃度に
ドープされているために起こるゲートの逆耐圧の低下、
さらにはn-AlGaAs層３中に存在するDXセンタと呼ばれる
トラップのためのしきい値電圧の温度依存性が問題とな
っている。また、ソース、ドレイン領域の最上層に存在
するAlGaAs層３は、チャネルの材料よりも高いバンドギ
ャップを持つために、オーミック接触を得にくく、FET
の寄生抵抗であるソース抵抗の増加を招いている。
ドープされているために起こるゲートの逆耐圧の低下、
さらにはn-AlGaAs層３中に存在するDXセンタと呼ばれる
トラップのためのしきい値電圧の温度依存性が問題とな
っている。また、ソース、ドレイン領域の最上層に存在
するAlGaAs層３は、チャネルの材料よりも高いバンドギ
ャップを持つために、オーミック接触を得にくく、FET
の寄生抵抗であるソース抵抗の増加を招いている。
一方、第３図に示すSIS-FETでは、チャネル層の最上
部がアンドープであるため、HEMTで問題となったような
DXセンタは存在せず、しきい値電圧の温度依存性と言う
問題はない。また。チャネル層の最上部がアンドープで
あるため、ゲートの逆耐圧も高い。
部がアンドープであるため、HEMTで問題となったような
DXセンタは存在せず、しきい値電圧の温度依存性と言う
問題はない。また。チャネル層の最上部がアンドープで
あるため、ゲートの逆耐圧も高い。
しかし、ソース、ドレイン領域の再上層にAlGaAs層が
存在する点ににおいては、HEMTと同様の構成となってい
るため、高いソース抵抗を持つという問題点は解消され
ていない。
存在する点ににおいては、HEMTと同様の構成となってい
るため、高いソース抵抗を持つという問題点は解消され
ていない。
本発明の電界効果トランジスタの製造方法は上記問題
点に鑑みてなされたものであり、III-V族化合物半導体
による半導体層中のチャネルとなる領域の上にのみ、当
該半導体層の材料とバンドギャップが異なり且つ格子整
合する材料を選択的に形成した電界効果トランジスタの
製造方法であり、半絶縁性基板上に該基板と格子整合す
るIII-V族化合物半導体による第１の半導体層を形成す
る第１の工程と、第１の半導体層の表面全体にレジスト
膜を塗布した後、将来チャネルとなる領域以外のレジス
ト膜を除去する第２の工程と、レジスト膜をマスクとし
て不純物をイオン注入することにより、レジスト膜の両
側において第１の半導体層から基板の表層部に至る高濃
度不純物層を形成する第３の工程と、第３の工程後の表
面全体に絶縁膜を形成する第４の工程と、レジスト膜を
除去することによりその上に形成された絶縁膜を除去し
て第１の半導体層を露出する第５の工程と、露出した第
１の半導体層上に第１の半導体層よりもバンドギャップ
が高く且つこの第１の半導体層と格子整合する材料を選
択的に結晶成長させることにより第２の半導体層を形成
する第６の工程と、高濃度不純物層が形成されている第
１の半導体層上の酸化膜を除去しその露出部にソース電
極およびドレイン電極を形成すると共に、第２の半導体
層上にゲート電極を形成する第７の工程と備えたもので
ある。
点に鑑みてなされたものであり、III-V族化合物半導体
による半導体層中のチャネルとなる領域の上にのみ、当
該半導体層の材料とバンドギャップが異なり且つ格子整
合する材料を選択的に形成した電界効果トランジスタの
製造方法であり、半絶縁性基板上に該基板と格子整合す
るIII-V族化合物半導体による第１の半導体層を形成す
る第１の工程と、第１の半導体層の表面全体にレジスト
膜を塗布した後、将来チャネルとなる領域以外のレジス
ト膜を除去する第２の工程と、レジスト膜をマスクとし
て不純物をイオン注入することにより、レジスト膜の両
側において第１の半導体層から基板の表層部に至る高濃
度不純物層を形成する第３の工程と、第３の工程後の表
面全体に絶縁膜を形成する第４の工程と、レジスト膜を
除去することによりその上に形成された絶縁膜を除去し
て第１の半導体層を露出する第５の工程と、露出した第
１の半導体層上に第１の半導体層よりもバンドギャップ
が高く且つこの第１の半導体層と格子整合する材料を選
択的に結晶成長させることにより第２の半導体層を形成
する第６の工程と、高濃度不純物層が形成されている第
１の半導体層上の酸化膜を除去しその露出部にソース電
極およびドレイン電極を形成すると共に、第２の半導体
層上にゲート電極を形成する第７の工程と備えたもので
ある。
本発明の製造方法により製造された電界効果トランジ
スタは、ソース領域およびドレイン領域に、基板材料よ
りも高いバンドギャップを持つ材料を設ける必要がない
ので、ソース領域およびドレイン領域におけるオーミッ
ク接触が得やすくなる。また、本発明の製造方法によれ
ば、チャネル領域上に選択形成される材料を、マスク膜
を用いた選択的な結晶成長により形成するので、エッチ
ングにより形成したときのようなダメージがなく、しか
も、膜厚等の制御性が良い。
スタは、ソース領域およびドレイン領域に、基板材料よ
りも高いバンドギャップを持つ材料を設ける必要がない
ので、ソース領域およびドレイン領域におけるオーミッ
ク接触が得やすくなる。また、本発明の製造方法によれ
ば、チャネル領域上に選択形成される材料を、マスク膜
を用いた選択的な結晶成長により形成するので、エッチ
ングにより形成したときのようなダメージがなく、しか
も、膜厚等の制御性が良い。
第１図は本発明の一実施例であるヘテロ接合型電界効
果トランジスタの製造工程を示す工程断面図であり、同
図（Ｇ）に示すものが最終的に製造される本実施例の電
界効果トランジスタである。
果トランジスタの製造工程を示す工程断面図であり、同
図（Ｇ）に示すものが最終的に製造される本実施例の電
界効果トランジスタである。
第１図（Ｇ）において、21は半絶縁性GaAs基板、22は
不純物のドープされたn-GaAs層、23はアンドープAlGaAs
層、24はゲート電極、25はソース電極、26はドレイン電
極、28,29はそれぞれ不純物のドープされたソース領
域、ドレイン領域である。
不純物のドープされたn-GaAs層、23はアンドープAlGaAs
層、24はゲート電極、25はソース電極、26はドレイン電
極、28,29はそれぞれ不純物のドープされたソース領
域、ドレイン領域である。
同図から判るように、本実施例では、ゲート電極24の
直下部にのみ、アンドープAlGaAs層23が設けられてヘテ
ロ接合面が形成されている。このようにゲート電極24の
直下部に、基板材料（GaAs,（チャネルの材料と同
じ））よりも高いバンドギャップを持つ材料であるAlGa
Asを形成すると、ショットキ障壁高さの増加が得られ、
インバータの基本構成回路であるDCFL（Direct Coupled
FET Logic）回路の論理振幅をも増大させ、ノイズマー
ジンの大きな回路にすることができる。しかも、ソース
領域、ドレイン領域には、基板材料（GaAs）よりもバン
ドギャップの高い材料（AlGaAs）が存在しないため、ソ
ース電極25およびドレイン電極26とのオーミック接触が
得やすい。そのため、FETの寄生抵抗であるソース抵抗
を低く抑えることができる。
直下部にのみ、アンドープAlGaAs層23が設けられてヘテ
ロ接合面が形成されている。このようにゲート電極24の
直下部に、基板材料（GaAs,（チャネルの材料と同
じ））よりも高いバンドギャップを持つ材料であるAlGa
Asを形成すると、ショットキ障壁高さの増加が得られ、
インバータの基本構成回路であるDCFL（Direct Coupled
FET Logic）回路の論理振幅をも増大させ、ノイズマー
ジンの大きな回路にすることができる。しかも、ソース
領域、ドレイン領域には、基板材料（GaAs）よりもバン
ドギャップの高い材料（AlGaAs）が存在しないため、ソ
ース電極25およびドレイン電極26とのオーミック接触が
得やすい。そのため、FETの寄生抵抗であるソース抵抗
を低く抑えることができる。
また、本実施例では、ゲート電極24の下のAlGaAs層23
がアンドープであるため、ゲートのリーク電流が少な
く、逆耐圧も高い。さらにチャネル層がアンドープでな
いことから、チャネルの濃度または厚みを変えることに
より、ノーマリオン型やノーマリオフ型のFETが同一ウ
エハ上に形成することができる。
がアンドープであるため、ゲートのリーク電流が少な
く、逆耐圧も高い。さらにチャネル層がアンドープでな
いことから、チャネルの濃度または厚みを変えることに
より、ノーマリオン型やノーマリオフ型のFETが同一ウ
エハ上に形成することができる。
つぎに、本実施例の電界効果トランジスタの製造方法
を第１図（Ａ）〜（Ｇ）を用いて説明する。
を第１図（Ａ）〜（Ｇ）を用いて説明する。
まず、半絶縁性GaAs基板21上に、イオン注入法あるい
はエピタキシャル成長法により、ｎ型のGaAs層22を形成
する（第１図（Ａ））。ついで、GaAs層22の表面にレジ
ストを塗布し、チャネルとなる部分以外をフォトリソグ
ラフィによって除去する。残ったレジスト膜27をマスク
として、イオン注入法により高濃度不純物層（ｎ＋層）
28,29を形成する（同図（Ｂ））。
はエピタキシャル成長法により、ｎ型のGaAs層22を形成
する（第１図（Ａ））。ついで、GaAs層22の表面にレジ
ストを塗布し、チャネルとなる部分以外をフォトリソグ
ラフィによって除去する。残ったレジスト膜27をマスク
として、イオン注入法により高濃度不純物層（ｎ＋層）
28,29を形成する（同図（Ｂ））。
その後、スパッタ法やECR-CVD法等の低温薄膜形成方
法により、SiO2あるいはSiNの膜30を表面全体に形成す
る（同図（Ｃ））。そして、リフトオフ法により、すな
わち、レジスト27を除去することにより、SiO2あるいは
SiNの膜30の開口部31を形成する（同図（Ｄ））。
法により、SiO2あるいはSiNの膜30を表面全体に形成す
る（同図（Ｃ））。そして、リフトオフ法により、すな
わち、レジスト27を除去することにより、SiO2あるいは
SiNの膜30の開口部31を形成する（同図（Ｄ））。
つぎに、OMVPE（有機金属気相エピタキシャル）法に
より、SiO2あるいはSiNの膜30をマスクに、開口部31に
アンドープAlGaAs層23を選択成長させる（同図
（Ｅ））。
より、SiO2あるいはSiNの膜30をマスクに、開口部31に
アンドープAlGaAs層23を選択成長させる（同図
（Ｅ））。
最後に、通常のフォトリソグラフィ技術とリフトオフ
技術により、ゲート電極24、ソース電極25、ドレイン電
極26をそれぞれ形成し（同図（Ｆ））、SiO2あるいはSi
Nの膜30を必要に応じて除去すれば、上述したFETとなる
（同図（Ｇ））。
技術により、ゲート電極24、ソース電極25、ドレイン電
極26をそれぞれ形成し（同図（Ｆ））、SiO2あるいはSi
Nの膜30を必要に応じて除去すれば、上述したFETとなる
（同図（Ｇ））。
本実施例の製造方法によれば、AlGaAs層23を、選択成
長により直接形成するので、AlGaAs層を全面に形成した
後エッチングによりゲート部分だけを残す方法に比べ
て、層の厚さ等の制御が容易であり、しかも、表面のダ
メージが少ない。
長により直接形成するので、AlGaAs層を全面に形成した
後エッチングによりゲート部分だけを残す方法に比べ
て、層の厚さ等の制御が容易であり、しかも、表面のダ
メージが少ない。
なお、本実施例の電界効果トランジスタでは、チャネ
ルが形成される層22に不純物のドープされたGaAs層を用
いているが、アンドープのGaAs層でも良い。
ルが形成される層22に不純物のドープされたGaAs層を用
いているが、アンドープのGaAs層でも良い。
また、チャネルが形成される層の材料は、必ずしもGa
Asでなくとも良く、たとえば、InPやIn0.53Ga0.47Asで
も良い。その場合、ゲート電極直下（チャネル領域上）
に形成する層としては、Al0.48In0.52Asを用いれば良
い。
Asでなくとも良く、たとえば、InPやIn0.53Ga0.47Asで
も良い。その場合、ゲート電極直下（チャネル領域上）
に形成する層としては、Al0.48In0.52Asを用いれば良
い。
また、チャネルが形成される層の形成方法としてOMVPE
法を用いているが、気相エピタキシャル（VPE）法や分
子線エピタキシャル（MBE）法を用いることもできる。
法を用いているが、気相エピタキシャル（VPE）法や分
子線エピタキシャル（MBE）法を用いることもできる。
以上説明したように、本発明の製造方法により製造さ
れた電界効果トランジスタによれば、ソース領域および
ドレイン領域に、基板材料よりも高いバンドギャップを
持つ材料を設ける必要がないので、ソース領域およびド
レイン領域におけるオーミック接触が得やすくなり、寄
生抵抗であるソース抵抗を低く抑えることができる。
れた電界効果トランジスタによれば、ソース領域および
ドレイン領域に、基板材料よりも高いバンドギャップを
持つ材料を設ける必要がないので、ソース領域およびド
レイン領域におけるオーミック接触が得やすくなり、寄
生抵抗であるソース抵抗を低く抑えることができる。
また、本発明の製造方法によれば、チャネル領域上に
選択形成される材料を、マスク膜を用いた選択的な結晶
成長により形成するので、エッチングにより形成したと
きのようなダメージがなく、しかも、膜厚等の制御性が
良い。したがって、良好な歩留りを得ることができる。
選択形成される材料を、マスク膜を用いた選択的な結晶
成長により形成するので、エッチングにより形成したと
きのようなダメージがなく、しかも、膜厚等の制御性が
良い。したがって、良好な歩留りを得ることができる。
第１図は本発明の一実施例を示す工程断面図、第２図お
よび第３図はそれぞれ従来のIII-V族化合物半導体によ
る電界効果トランジスタを示す断面図である。 21……半絶縁性GaAs基板、22……n-GaAs層、23……アン
ドープAlGaAs層、24……ゲート電極、25……ソース電
極、26……ドレイン電極。
よび第３図はそれぞれ従来のIII-V族化合物半導体によ
る電界効果トランジスタを示す断面図である。 21……半絶縁性GaAs基板、22……n-GaAs層、23……アン
ドープAlGaAs層、24……ゲート電極、25……ソース電
極、26……ドレイン電極。
Claims (2)
- 【請求項１】半絶縁性基板上に該基板と格子整合するII
I-V族化合物半導体による第１の半導体層を形成する第
１の工程と、 前記第１の半導体層の表面全体にレジスト膜を塗布した
後、将来チャネルとなる領域以外の前記レジスト膜を除
去する第２の工程と、 前記レジスト膜をマスクとして不純物をイオン注入する
ことにより、前記レジスト膜の両側において前記第１の
半導体層から前記基板の表層部に至る高濃度不純物層を
形成する第３の工程と、 前記第３の工程後の表面全体に絶縁膜を形成する第４の
工程と、 前記レジスト膜を除去することによりその上に形成され
た絶縁膜を除去して前記第１の半導体層を露出する第５
の工程と、 前記露出した前記第１の半導体層上に前記第１の半導体
層よりもバンドギャップが高く且つこの第１の半導体層
と格子整合する材料を選択的に結晶成長させることによ
り第２の半導体層を形成する第６の工程と、 前記高濃度不純物層が形成されている前記第１の半導体
層上の前記酸化膜を除去しその露出部にソース電極およ
びドレイン電極を形成すると共に、前記第２の半導体層
上にゲート電極を形成する第７の工程と を有する電界効果トランジスタの製造方法。 - 【請求項２】前記第２の半導体層を気相エピタキシャル
（VPE）法、有機金属気相エピタキシャル（OMVPE）法あ
るいは分子線エピタキシャル（MBE）法により結晶成長
させる特許請求の範囲第１項記載の電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240216A JP2504782B2 (ja) | 1987-09-25 | 1987-09-25 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240216A JP2504782B2 (ja) | 1987-09-25 | 1987-09-25 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6482569A JPS6482569A (en) | 1989-03-28 |
| JP2504782B2 true JP2504782B2 (ja) | 1996-06-05 |
Family
ID=17056177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62240216A Expired - Lifetime JP2504782B2 (ja) | 1987-09-25 | 1987-09-25 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504782B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831409B2 (ja) * | 1990-02-14 | 1996-03-27 | 株式会社東芝 | 化合物半導体装置およびその製造方法 |
| JP4539011B2 (ja) * | 2002-02-20 | 2010-09-08 | 富士電機システムズ株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6115375A (ja) * | 1984-07-02 | 1986-01-23 | Nec Corp | ヘテロ接合電界効果トランジスタ |
| JPS63275185A (ja) * | 1987-05-06 | 1988-11-11 | Nec Corp | 電界効果トランジスタ |
-
1987
- 1987-09-25 JP JP62240216A patent/JP2504782B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6482569A (en) | 1989-03-28 |
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