JPS63275185A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS63275185A JPS63275185A JP11132087A JP11132087A JPS63275185A JP S63275185 A JPS63275185 A JP S63275185A JP 11132087 A JP11132087 A JP 11132087A JP 11132087 A JP11132087 A JP 11132087A JP S63275185 A JPS63275185 A JP S63275185A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに関し、特に化合物半導
体へテロ接合構造を利用した電界効果トランジスタに関
する。
体へテロ接合構造を利用した電界効果トランジスタに関
する。
化合物半導体、特にＧａＡｓを主体材料とするショット
キー障壁型電界効果トランジスタ（以下ＧａＡｓ Ｍ
ＥＳ ＦＥＴと称す。）は従来のＳｉバイポーラトラ
ンジスタに比べ高速動作が可能であるため、これを主要
能動素子とするＧａＡｓ集積回路が注目され実用化され
つつある。最近、ゲート電極とＧａＡｓチャネル層の間
に不純物を添加しないＡ ｅ ｘ Ｇ ａ １−Ｘ Ａ
６層を入れ、Ｇ ａ Ａ ｓチャネル層のドナー不純
物濃度を高くかつ層の厚さを薄くすることによって相互
コンダクタンス、電流駆動能力を著しく向上させ、しか
もショットキー接合ゲート電極の逆方向降伏電圧を高く
することが可能になる新しい型のＧａＡｓＭＥＳ Ｆ
ＥＴが、１９８６年６月に米国で開催されたデバイス・
リサーチ・コンファレンス（ＤｅｖｉｃｅＲｅｓｅａｒ
ｃｈ Ｃｏｎｆｅｒｅｎｃｅ）において講演番号ＩＶ
Ａ−６として発表された。
キー障壁型電界効果トランジスタ（以下ＧａＡｓ Ｍ
ＥＳ ＦＥＴと称す。）は従来のＳｉバイポーラトラ
ンジスタに比べ高速動作が可能であるため、これを主要
能動素子とするＧａＡｓ集積回路が注目され実用化され
つつある。最近、ゲート電極とＧａＡｓチャネル層の間
に不純物を添加しないＡ ｅ ｘ Ｇ ａ １−Ｘ Ａ
６層を入れ、Ｇ ａ Ａ ｓチャネル層のドナー不純
物濃度を高くかつ層の厚さを薄くすることによって相互
コンダクタンス、電流駆動能力を著しく向上させ、しか
もショットキー接合ゲート電極の逆方向降伏電圧を高く
することが可能になる新しい型のＧａＡｓＭＥＳ Ｆ
ＥＴが、１９８６年６月に米国で開催されたデバイス・
リサーチ・コンファレンス（ＤｅｖｉｃｅＲｅｓｅａｒ
ｃｈ Ｃｏｎｆｅｒｅｎｃｅ）において講演番号ＩＶ
Ａ−６として発表された。
このＧａＡｓＭＥＳＦＥＴは第５図に示す様に、半絶縁
性ＧａＡｓ基板１１上に不純物を添加しない６０００人
程度０厚さのＡ ｊ’ Ｘ Ｇ ａ １−ＸＡｓ又はＧ
ａＡｓのバッファ一層３１、Ｓｉをドナー不純物として
２．５Ｘ１０” ｃｍ−３に高濃度に添加した８０人程
度の厚さのｎ” ＧａＡｓ層からなるチャネル層３２、
そして不純物を添加しない２００人程大の厚さのＡｆｘ
Ｇａ１−ＸＡｓ層からなる半絶縁層３３を、この順に
エピタキシャル結晶成長した後、ゲート電極３４、ドレ
イン電極３５−１、ソース電極３５−２を形成する。通
常ゲート電極はＡｌ、又はＷ−３ｉ等で形成され、ソー
ス電極及びトレイン電極はＡ ｕ −Ｇ ｅ −Ｎｉ等
を蒸着した後熱処理工程を経て形成される。
性ＧａＡｓ基板１１上に不純物を添加しない６０００人
程度０厚さのＡ ｊ’ Ｘ Ｇ ａ １−ＸＡｓ又はＧ
ａＡｓのバッファ一層３１、Ｓｉをドナー不純物として
２．５Ｘ１０” ｃｍ−３に高濃度に添加した８０人程
度の厚さのｎ” ＧａＡｓ層からなるチャネル層３２、
そして不純物を添加しない２００人程大の厚さのＡｆｘ
Ｇａ１−ＸＡｓ層からなる半絶縁層３３を、この順に
エピタキシャル結晶成長した後、ゲート電極３４、ドレ
イン電極３５−１、ソース電極３５−２を形成する。通
常ゲート電極はＡｌ、又はＷ−３ｉ等で形成され、ソー
ス電極及びトレイン電極はＡ ｕ −Ｇ ｅ −Ｎｉ等
を蒸着した後熱処理工程を経て形成される。
との型のＧａＡｓ ＭＥＳ ＦＥＴが所望の動作特
性を発揮するためには、ゲート・ソース間及びゲート・
ドレイン間の直列寄生抵抗をできるだけ小さくすること
が素子構造上、最も重要な点となる。
性を発揮するためには、ゲート・ソース間及びゲート・
ドレイン間の直列寄生抵抗をできるだけ小さくすること
が素子構造上、最も重要な点となる。
上述した従来の電界効果トランジスタはソース及びドレ
イン電極を形成するために電流のチャネル層であるドナ
ー不純物濃度の高いＧａＡｓ層へ不純物を添加しないＡ
ｊ’ｘ Ｇａ１−ＸＡｓ層（半絶縁層）通して表面から
オーム性接触を取る必要があるが、このＡ ｌ ｘ Ｇ
ａ ｓ−ｘ Ａ Ｓ層の影響でオーム性接触における
接触抵抗を下げることが困難である。このためゲート・
ソース間及びゲート・ドレイン間の直列寄生抵抗を充分
下げることができず、期待された動作特性が得られない
という問題が生じていた。
イン電極を形成するために電流のチャネル層であるドナ
ー不純物濃度の高いＧａＡｓ層へ不純物を添加しないＡ
ｊ’ｘ Ｇａ１−ＸＡｓ層（半絶縁層）通して表面から
オーム性接触を取る必要があるが、このＡ ｌ ｘ Ｇ
ａ ｓ−ｘ Ａ Ｓ層の影響でオーム性接触における
接触抵抗を下げることが困難である。このためゲート・
ソース間及びゲート・ドレイン間の直列寄生抵抗を充分
下げることができず、期待された動作特性が得られない
という問題が生じていた。
本発明の電界効果トランジスタは、チャネル層となるド
ナー不純物を添加した第一半導体層と前記第一半導体層
上に前記第一半導体層よりも電子親和力の小さな、不純
物を添加しない第二半導体層と、前記第二半導体層上に
設けられ少なくとも側面を絶縁膜で被覆したゲート電極
と、前記第一半導体層に前記第二半導体層を介すること
なくオーム性接触をなすソース電極及びドレイン電極と
を有するというものである。
ナー不純物を添加した第一半導体層と前記第一半導体層
上に前記第一半導体層よりも電子親和力の小さな、不純
物を添加しない第二半導体層と、前記第二半導体層上に
設けられ少なくとも側面を絶縁膜で被覆したゲート電極
と、前記第一半導体層に前記第二半導体層を介すること
なくオーム性接触をなすソース電極及びドレイン電極と
を有するというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面図である。
ップの断面図である。
この実施例は、電界効果トランジスタのチャネル層とな
る、ドナー不純物であるＳｉを添加したＧａＡｓからな
る第一半導体層１３と、第一半導体層１３上に第一半導
体層１３よりも電子親和力の小さな、不純物を添加しな
いＡｅｘＧａｌ−ｘＡ、ｓからなる第二半導体層１４と
、第二半導体層１４上に設けられ少なくとも側面を窒化
シリコンからなる絶縁膜１６−１．１６−２で被覆した
ゲート電極１５と、第一半導体層１３に、第二半導体層
１４を介することなくオーム性接触をなす、Ａｕ−Ｇｅ
−Ｎｉ膜１７−１．１７−２とＡｕ膜１９−１．１９−
２からなるソース電極及びドレイン電極とを有するとい
うものである。
る、ドナー不純物であるＳｉを添加したＧａＡｓからな
る第一半導体層１３と、第一半導体層１３上に第一半導
体層１３よりも電子親和力の小さな、不純物を添加しな
いＡｅｘＧａｌ−ｘＡ、ｓからなる第二半導体層１４と
、第二半導体層１４上に設けられ少なくとも側面を窒化
シリコンからなる絶縁膜１６−１．１６−２で被覆した
ゲート電極１５と、第一半導体層１３に、第二半導体層
１４を介することなくオーム性接触をなす、Ａｕ−Ｇｅ
−Ｎｉ膜１７−１．１７−２とＡｕ膜１９−１．１９−
２からなるソース電極及びドレイン電極とを有するとい
うものである。
次に、この実施例の製造方法について説明する。
第２図（ａ）〜（ｇ）は第１の実施例の製造方法を説明
するための工程順に配列した半導体チップの断面図であ
る。
するための工程順に配列した半導体チップの断面図であ
る。
まず第２図（ａ）に示すように、半絶縁性ＧａＡｓ基板
１１上へＭＢＥ （分子線エピタキシ）法を用いて、ア
ンドープＧａＡｓ層を６０００人程度堆積してバッファ
層１２、Ｓｉをドナー不純物として２．５Ｘ１０” ｃ
ｍ−３程度の高濃度にドープしたＳｉドープＧａＡｓ層
を８０人程度堆積して第一半導体層１３、アンドープＡ
ｌｘＧａ１−ＸＡｓ層（Ｘ＝０．４＞を３００人程大地
積して第二半導体層１４を順にエピタキシャル成長する
。アンドープＧａＡｓ層（１２）はアンドープのＡ ｅ
ｘ Ｇ ａ １−ｘ Ａ Ｓ層に替えることも可能で
ある。
１１上へＭＢＥ （分子線エピタキシ）法を用いて、ア
ンドープＧａＡｓ層を６０００人程度堆積してバッファ
層１２、Ｓｉをドナー不純物として２．５Ｘ１０” ｃ
ｍ−３程度の高濃度にドープしたＳｉドープＧａＡｓ層
を８０人程度堆積して第一半導体層１３、アンドープＡ
ｌｘＧａ１−ＸＡｓ層（Ｘ＝０．４＞を３００人程大地
積して第二半導体層１４を順にエピタキシャル成長する
。アンドープＧａＡｓ層（１２）はアンドープのＡ ｅ
ｘ Ｇ ａ １−ｘ Ａ Ｓ層に替えることも可能で
ある。
次に、第２図（ｂ）に示す様に、周知のリフトオフ法に
より順にＴｉ（５００人の厚さ）、Ｐｔ（１０００人の
厚さ）、Ａｕ（４０００人の厚さ）の多層膜からなる、
ゲート長０．５μｍのゲート電極１５を形成した後、全
表面に窒化シリコン膜を４０００人の厚さに周知のプラ
ズマＣＶＤ法を用いて付着させ絶縁膜１６を形成する。
より順にＴｉ（５００人の厚さ）、Ｐｔ（１０００人の
厚さ）、Ａｕ（４０００人の厚さ）の多層膜からなる、
ゲート長０．５μｍのゲート電極１５を形成した後、全
表面に窒化シリコン膜を４０００人の厚さに周知のプラ
ズマＣＶＤ法を用いて付着させ絶縁膜１６を形成する。
続いて、第２図（Ｃ）に示す様に垂直方向よりＣＦ４ガ
スを用いた異方性のドライエツチングを行ないゲート電
極１５を側面に絶縁膜１６−１．１６−２を残す。
スを用いた異方性のドライエツチングを行ないゲート電
極１５を側面に絶縁膜１６−１．１６−２を残す。
次に第２図（ｄ）に示す様にゲート電極１５及び絶縁膜
１６−１．１６−２をマスクとしてＡＩ！ｘＧａｌ−ｘ
Ａｓ層（１４）をエンチップ除去する。このとき、下層
のＳｉドープＧ ａ Ａ ｓ層（１３）をエンチップせ
ずにＡ Ｉ！ ｘ Ｇ ａ ｔ−ｘ Ａ ８層（１４）
（Ｘ＝０．４）だけを選択的にエツチングか行なえる様
にフッ化水素酸の水溶液をエッチャントとして用いる。
１６−１．１６−２をマスクとしてＡＩ！ｘＧａｌ−ｘ
Ａｓ層（１４）をエンチップ除去する。このとき、下層
のＳｉドープＧ ａ Ａ ｓ層（１３）をエンチップせ
ずにＡ Ｉ！ ｘ Ｇ ａ ｔ−ｘ Ａ ８層（１４）
（Ｘ＝０．４）だけを選択的にエツチングか行なえる様
にフッ化水素酸の水溶液をエッチャントとして用いる。
しかる後に第２図（ｅ）に示す様に、全表面に、Ａ ｕ
Ｇ ｅ Ｎ １膜１７を２０００人の厚さだけ蒸
着し、続いて第２図（ｆ）に示す様にホトレジスト（例
えばＡＺ１３７０）を約１μｍの厚さにスピン塗布し約
１５σ℃で１０分間加熱することによりこのホトレジス
トを流動させ、ゲート電極１５上面のホトレジスト膜厚
を薄く、その他の領域では厚いホトレジスト膜１８を形
成する。
Ｇ ｅ Ｎ １膜１７を２０００人の厚さだけ蒸
着し、続いて第２図（ｆ）に示す様にホトレジスト（例
えばＡＺ１３７０）を約１μｍの厚さにスピン塗布し約
１５σ℃で１０分間加熱することによりこのホトレジス
トを流動させ、ゲート電極１５上面のホトレジスト膜厚
を薄く、その他の領域では厚いホトレジスト膜１８を形
成する。
次に、第２図（ｇ）に示す様に垂直方向よりアルゴンガ
スと酸素ガスを用いた異方性のスパッタエンチングを行
ないゲート電極１５上面のＡｕ−Ｇｅ−Ｎｉ膜１７を露
出させ、更にスパッタエンチングを続けることでゲート
電極１５上面のＡｕ−Ｇｅ−Ｎｉ膜１７を全て除去する
。
スと酸素ガスを用いた異方性のスパッタエンチングを行
ないゲート電極１５上面のＡｕ−Ｇｅ−Ｎｉ膜１７を露
出させ、更にスパッタエンチングを続けることでゲート
電極１５上面のＡｕ−Ｇｅ−Ｎｉ膜１７を全て除去する
。
最後に第１図に示すように、残ったホトレジスト膜１８
を灰化してで除去し、Ｈ２雰囲気中、４５０℃程度で２
分間加熱し、ＳｉドープＧａＡｓ層（１３〉と、Ａｕ−
Ｇｕ−Ｎｉ膜１７を合金化させ、オーム性接触を得た後
、このＡ ｕ −Ｇ ｅ −Ｎｉ膜１７上に周知のリフ
トオフ方で厚さ３０００人のＡｕ膜１９−１．１９−２
を被膜し、トレイン電極、ソース電極を形成する。以上
の工程を行なうことで、これまで困難であったソース、
ドレイン電極とチャネル層であるところのＳｉドープＧ
ａ Ａ ｓ層（１３）との間の低抵抗なオーム性接触
が、再現性良くまた高歩留りで容易にしかも、ゲート電
極に対して自己整合して形成することができる。
を灰化してで除去し、Ｈ２雰囲気中、４５０℃程度で２
分間加熱し、ＳｉドープＧａＡｓ層（１３〉と、Ａｕ−
Ｇｕ−Ｎｉ膜１７を合金化させ、オーム性接触を得た後
、このＡ ｕ −Ｇ ｅ −Ｎｉ膜１７上に周知のリフ
トオフ方で厚さ３０００人のＡｕ膜１９−１．１９−２
を被膜し、トレイン電極、ソース電極を形成する。以上
の工程を行なうことで、これまで困難であったソース、
ドレイン電極とチャネル層であるところのＳｉドープＧ
ａ Ａ ｓ層（１３）との間の低抵抗なオーム性接触
が、再現性良くまた高歩留りで容易にしかも、ゲート電
極に対して自己整合して形成することができる。
以上の説明から明らかなように、この実施例はソース電
極、ドレイン電極が直接低抵抗の第一半導体層１３に接
触しているので、ゲート・ソース間及びゲート・トレイ
ン間の直列抵抗が小さくでき、しかもゲート電極と自己
整合して配置されているので、特性のばらつきも少なく
できるという利点を有している。
極、ドレイン電極が直接低抵抗の第一半導体層１３に接
触しているので、ゲート・ソース間及びゲート・トレイ
ン間の直列抵抗が小さくでき、しかもゲート電極と自己
整合して配置されているので、特性のばらつきも少なく
できるという利点を有している。
第３図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。 １この実施例はＳドープＧ
ａＡｓ層からなるコンタクト層２０−１．２０−２が設
けられ、その上にＡｕ−Ｇｅ−Ｎｉ膜１７−１．１７−
２からなるドレイン電極、ソース電極が設けられている
点が第１の実施例と異なっている。ＳドープＧａＡｓ層
はＳｉドープＧａＡｓ層からなる第一半導体層と低い接
触抵抗の良好なオーム性接触をなし、かつＳドープＧａ
Ａｓ層の層抵抗は１００Ω／口程度にすることができる
からこのＳドープＧａＡｓ層上に形成されるＡｕ−Ｇｅ
−Ｎｉ膜からなるソース、ドレイン電極とゲート電極１
５間の直列寄生抵抗を充分に下げることが可能である。
ップの断面図である。 １この実施例はＳドープＧ
ａＡｓ層からなるコンタクト層２０−１．２０−２が設
けられ、その上にＡｕ−Ｇｅ−Ｎｉ膜１７−１．１７−
２からなるドレイン電極、ソース電極が設けられている
点が第１の実施例と異なっている。ＳドープＧａＡｓ層
はＳｉドープＧａＡｓ層からなる第一半導体層と低い接
触抵抗の良好なオーム性接触をなし、かつＳドープＧａ
Ａｓ層の層抵抗は１００Ω／口程度にすることができる
からこのＳドープＧａＡｓ層上に形成されるＡｕ−Ｇｅ
−Ｎｉ膜からなるソース、ドレイン電極とゲート電極１
５間の直列寄生抵抗を充分に下げることが可能である。
又、コンタクト層２０−１．２０−２とゲート電極とは
第１の実施例に比べて空間的に距れているので寄生容量
も小さく高速動作に優利である。
第１の実施例に比べて空間的に距れているので寄生容量
も小さく高速動作に優利である。
第４図はこの実施例の製造方法を説明するための途中工
程における半導体チップの断面図である。
程における半導体チップの断面図である。
第２図（ａ）から第２図（ｄ）まで第１の実施例の製造
方法と同じ工程を行なった後、第４図に示す様にＳｉド
ープＧａＡｓ層からなる第一半導体層１３が露出してい
る部分に選択的にＳドープＧａＡｓ層を周知の有機金属
気相結晶成長法（ＭＯＣＶＤ法）を用いて１５００人程
度成長してコンタクト層２０−１．２０−２を形成する
。このＳドープＧａＡｓ層におけるＳドナー不純物濃度
は、できるだけ高濃度であることが望ましく３×１０１
８ｃｍ３の濃度になる様にすると層抵抗を１００Ω／口
程度にできる。
方法と同じ工程を行なった後、第４図に示す様にＳｉド
ープＧａＡｓ層からなる第一半導体層１３が露出してい
る部分に選択的にＳドープＧａＡｓ層を周知の有機金属
気相結晶成長法（ＭＯＣＶＤ法）を用いて１５００人程
度成長してコンタクト層２０−１．２０−２を形成する
。このＳドープＧａＡｓ層におけるＳドナー不純物濃度
は、できるだけ高濃度であることが望ましく３×１０１
８ｃｍ３の濃度になる様にすると層抵抗を１００Ω／口
程度にできる。
次に、第３図に示すようにソース、ドレイン電極を形成
するため、Ａｕ−Ｇｅ−Ｎｉ合金を２００人程大地厚さ
に成膜し周知のリフトオフ法でパターン形成しその後、
Ｈ２雰囲気中、４５０℃程度で２分間加熱しＡｕ−Ｇｅ
−Ｎ ｉ膜１７−１゜１７−２を形成する。
するため、Ａｕ−Ｇｅ−Ｎｉ合金を２００人程大地厚さ
に成膜し周知のリフトオフ法でパターン形成しその後、
Ｈ２雰囲気中、４５０℃程度で２分間加熱しＡｕ−Ｇｅ
−Ｎ ｉ膜１７−１゜１７−２を形成する。
以上、Ｇ ａ Ａ ｓ ／ Ａ ｌ！ Ｇ ａ Ａ ｓ
系の化合物半導体を用いて説明したが、材料はこれに限
らず、ＩｎＰ／ＩｎＧａＡｓ系等のその他の化合物半導
体を用いることができる。
系の化合物半導体を用いて説明したが、材料はこれに限
らず、ＩｎＰ／ＩｎＧａＡｓ系等のその他の化合物半導
体を用いることができる。
以上説明した様に本発明の電界効果トランジスタはソー
ス及びドレイン電極が、ドナー不純物を高濃度に添加し
たチャネル層に直接又は低抵抗のコンタクト層を介して
設けられているのでソース及びドレイン電極とチャネル
層間の接触抵抗を大幅に低減し、ゲート・ソース間、ゲ
ート・ドレイン間の直列寄生抵抗を充分下げることがで
きるので理論上予想できる相互コンダクタンス、電流駆
動能力を実現することができる効果がある。
ス及びドレイン電極が、ドナー不純物を高濃度に添加し
たチャネル層に直接又は低抵抗のコンタクト層を介して
設けられているのでソース及びドレイン電極とチャネル
層間の接触抵抗を大幅に低減し、ゲート・ソース間、ゲ
ート・ドレイン間の直列寄生抵抗を充分下げることがで
きるので理論上予想できる相互コンダクタンス、電流駆
動能力を実現することができる効果がある。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップ断面図、第２図（ａ）〜（ｇ）は第１の実施例の製
造方法を説明するための工程順に配列した半導体チップ
の断面図、第３図は本発明の第２の実施例の主要部を示
す半導体チップの断面図、第４図は第２の実施例の製造
方法を説明するための途中工程における半導体チップの
断面図、第５図は従来例の主要部を示す半導体チップの
断面図である。 １１・・・半絶縁性半導体基板、１２・・・バッファ層
、１３・・・第一半導体層、１４・・・第二半導体層、
１５・・・ゲート電極、１６．１６−１．１６−２・・
・絶縁膜、１７．１７−１．１７−２−・−Ａｕ−Ｇｅ
−Ｎｉ膜、１８・・・ホトレジスト膜、１９−１．１９
−２ ・・・Ａ ｕ膜、２０−１．２０−２・・・コン
タクト膜、３１・・・バッファ層、３２・・・チャネル
層、３３・・・半絶縁層、３４・・・ゲート電極、３５
−１・・・ドレイン電極、３５−２・・・ソース電極。 代理人 弁理士 内 原 晋。 弗２ 図
ップ断面図、第２図（ａ）〜（ｇ）は第１の実施例の製
造方法を説明するための工程順に配列した半導体チップ
の断面図、第３図は本発明の第２の実施例の主要部を示
す半導体チップの断面図、第４図は第２の実施例の製造
方法を説明するための途中工程における半導体チップの
断面図、第５図は従来例の主要部を示す半導体チップの
断面図である。 １１・・・半絶縁性半導体基板、１２・・・バッファ層
、１３・・・第一半導体層、１４・・・第二半導体層、
１５・・・ゲート電極、１６．１６−１．１６−２・・
・絶縁膜、１７．１７−１．１７−２−・−Ａｕ−Ｇｅ
−Ｎｉ膜、１８・・・ホトレジスト膜、１９−１．１９
−２ ・・・Ａ ｕ膜、２０−１．２０−２・・・コン
タクト膜、３１・・・バッファ層、３２・・・チャネル
層、３３・・・半絶縁層、３４・・・ゲート電極、３５
−１・・・ドレイン電極、３５−２・・・ソース電極。 代理人 弁理士 内 原 晋。 弗２ 図
Claims (1)
- 電界効果トランジスタのチャネル層となるドナー不純物
を添加した第一半導体層と前記第一半導体層上に前記第
一半導体層よりも電子親和力の小さな、不純物を添加し
ない第二半導体層と、前記第二半導体層上に設けられ少
なくとも側面を絶縁膜で被覆したゲート電極と、前記第
一半導体層に前記第二半導体層を介することなくオーム
性接触をなすソース電極及びドレイン電極とを有するこ
とを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11132087A JPS63275185A (ja) | 1987-05-06 | 1987-05-06 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11132087A JPS63275185A (ja) | 1987-05-06 | 1987-05-06 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63275185A true JPS63275185A (ja) | 1988-11-11 |
Family
ID=14558229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11132087A Pending JPS63275185A (ja) | 1987-05-06 | 1987-05-06 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63275185A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482569A (en) * | 1987-09-25 | 1989-03-28 | Sumitomo Electric Industries | Field-effect transistor and manufacture thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6115375A (ja) * | 1984-07-02 | 1986-01-23 | Nec Corp | ヘテロ接合電界効果トランジスタ |
-
1987
- 1987-05-06 JP JP11132087A patent/JPS63275185A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6115375A (ja) * | 1984-07-02 | 1986-01-23 | Nec Corp | ヘテロ接合電界効果トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482569A (en) * | 1987-09-25 | 1989-03-28 | Sumitomo Electric Industries | Field-effect transistor and manufacture thereof |
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