JP2001024000A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2001024000A JP2001024000A JP2000108414A JP2000108414A JP2001024000A JP 2001024000 A JP2001024000 A JP 2001024000A JP 2000108414 A JP2000108414 A JP 2000108414A JP 2000108414 A JP2000108414 A JP 2000108414A JP 2001024000 A JP2001024000 A JP 2001024000A
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Abstract
(57)【要約】
【課題】 製造工程の煩雑さの改善を図る。
【解決手段】 電極の接触抵抗を低減化するためのキャ
ップ層を設けずに、電極金属層を直接的に高抵抗の表面
側の半導体層３５ｃに被着してソース、ドレイン等の電
極３８、４９を形成し、これらソースおよびドレイン電
極間にゲート部を構成するに当たりキャップ層の除去等
の手間を省略して、目的とする半導体装置の製造の簡略
化を図る。
ップ層を設けずに、電極金属層を直接的に高抵抗の表面
側の半導体層３５ｃに被着してソース、ドレイン等の電
極３８、４９を形成し、これらソースおよびドレイン電
極間にゲート部を構成するに当たりキャップ層の除去等
の手間を省略して、目的とする半導体装置の製造の簡略
化を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば単体半導体
装置、半導体集積回路等の半導体装置とその製造方法に
係わる。
装置、半導体集積回路等の半導体装置とその製造方法に
係わる。
【０００２】
【従来の技術】近年、携帯電話などの移動体通信システ
ムにおいて端末の小型化および低消費電力化が強く求め
られている。そのため、これを構成するトランジスタ等
の半導体装置においても同様な要求がなされている。例
えば現在の移動体通信の柱ともいえるデジタルセルラー
用パワーアンプについては、単一正電源の動作が可能
で、かつ低電圧高効率駆動のものが求められている。
ムにおいて端末の小型化および低消費電力化が強く求め
られている。そのため、これを構成するトランジスタ等
の半導体装置においても同様な要求がなされている。例
えば現在の移動体通信の柱ともいえるデジタルセルラー
用パワーアンプについては、単一正電源の動作が可能
で、かつ低電圧高効率駆動のものが求められている。
【０００３】現在、パワーアンプ用として実用化されて
いるデバイスの１つにヘテロ接合型電界効果トランジス
タ（以下ＨＦＥＴという) がある。このＨＦＥＴは、ヘ
テロ接合を利用して電流変調を行うものであり、図６
は、従来のＨＦＥＴの概略構成図を示すものである。こ
のＨＦＥＴは、半絶縁性単結晶ＧａＡｓよりなる基体１
１上に、ＧａＡｓによるバッファ層１２、ＡｌＧａＡｓ
による第２の障壁層１３と、ＩｎＧａＡｓよりなるチャ
ネル層１４と、ＡｌＧａＡｓよりなる第１の障壁層１５
とが順次積層されて成る。各障壁層１３および１５は、
それぞれｎ型不純物を含むキャリア供給層１３ａおよび
１５ａが、それぞれ高抵抗層１３ｂと１３ｃとの間、１
５ｂと１５ｃとの間に有して成る。
いるデバイスの１つにヘテロ接合型電界効果トランジス
タ（以下ＨＦＥＴという) がある。このＨＦＥＴは、ヘ
テロ接合を利用して電流変調を行うものであり、図６
は、従来のＨＦＥＴの概略構成図を示すものである。こ
のＨＦＥＴは、半絶縁性単結晶ＧａＡｓよりなる基体１
１上に、ＧａＡｓによるバッファ層１２、ＡｌＧａＡｓ
による第２の障壁層１３と、ＩｎＧａＡｓよりなるチャ
ネル層１４と、ＡｌＧａＡｓよりなる第１の障壁層１５
とが順次積層されて成る。各障壁層１３および１５は、
それぞれｎ型不純物を含むキャリア供給層１３ａおよび
１５ａが、それぞれ高抵抗層１３ｂと１３ｃとの間、１
５ｂと１５ｃとの間に有して成る。
【０００４】第１の障壁層１５上には、ゲート電極２０
が配置され、このゲート電極２０を挟んでその両側に、
それぞれキャップ層１６を介して、ソース電極１８とド
レイン電極１９とがオーミックに被着されて成る。この
構成によって、ゲート電極２０への印加電圧によってソ
ース電極１８およびドレイン電極１９間の電流を変調す
るようになされる。
が配置され、このゲート電極２０を挟んでその両側に、
それぞれキャップ層１６を介して、ソース電極１８とド
レイン電極１９とがオーミックに被着されて成る。この
構成によって、ゲート電極２０への印加電圧によってソ
ース電極１８およびドレイン電極１９間の電流を変調す
るようになされる。
【０００５】また、ＨＦＥＴでは、一般に図６で示した
ように、第１の障壁層１５の厚さをゲート電極２０下と
その近傍において薄くするリセス構造とすることが多
く、その直下のチャネル層の領域にはキャリアが空乏
化、あるいは他のチャネル領域に比べてキャリアが少な
い領域が形成される。
ように、第１の障壁層１５の厚さをゲート電極２０下と
その近傍において薄くするリセス構造とすることが多
く、その直下のチャネル層の領域にはキャリアが空乏
化、あるいは他のチャネル領域に比べてキャリアが少な
い領域が形成される。
【０００６】このような構造を有するＨＦＥＴでは、ゲ
ート電極に正電圧を印加することでチャネル層にキャリ
アが蓄積されてチャネルが形成される。この構造による
ＨＦＥＴは、原理的に他の例えば接合型電界効果トラン
ジスタ（以下ＪＦＥＴという）や、ショットキー接合型
電界効果トランジスタ（以下ＭＥＳＦＥＴという）に比
して、ゲート・ソース間容量Ｃｇｓおよび相互コンダク
タンスＧｍのゲート電圧Ｖｇに対する線型性に優れてい
るという特徴を有している。これは、パワーアンプの高
効率化を目指す上で、大きな利点となっている。
ート電極に正電圧を印加することでチャネル層にキャリ
アが蓄積されてチャネルが形成される。この構造による
ＨＦＥＴは、原理的に他の例えば接合型電界効果トラン
ジスタ（以下ＪＦＥＴという）や、ショットキー接合型
電界効果トランジスタ（以下ＭＥＳＦＥＴという）に比
して、ゲート・ソース間容量Ｃｇｓおよび相互コンダク
タンスＧｍのゲート電圧Ｖｇに対する線型性に優れてい
るという特徴を有している。これは、パワーアンプの高
効率化を目指す上で、大きな利点となっている。
【０００７】
【発明が解決しようとする課題】上述の構造によるＨＦ
ＥＴは、ドレイン電極１９に注入された電流は、ドレイ
ン電流直下のキャップ層１６および第１の障壁層１５を
横切り、チャネル層１４に達し、そのままソース電極１
８下に流れ、第１の障壁層１５およびソース電極１８下
のキャップ層１６を横切ってソース電極１８に達する。
ここで、一般的にドレイン電極１９およびソース電極１
８直下の高濃度ドーピングされたキャップ層１６は、電
極金属と第１の障壁層１５の高抵抗層１５ｃとの接触抵
抗を下げるための役割を果たしている。
ＥＴは、ドレイン電極１９に注入された電流は、ドレイ
ン電流直下のキャップ層１６および第１の障壁層１５を
横切り、チャネル層１４に達し、そのままソース電極１
８下に流れ、第１の障壁層１５およびソース電極１８下
のキャップ層１６を横切ってソース電極１８に達する。
ここで、一般的にドレイン電極１９およびソース電極１
８直下の高濃度ドーピングされたキャップ層１６は、電
極金属と第１の障壁層１５の高抵抗層１５ｃとの接触抵
抗を下げるための役割を果たしている。
【０００８】本発明は、上述したキャップ層の形成を回
避することができるようにして、これに伴って、ゲート
電極形成のためのキャップ層に対するエッチング工程の
省略、すなわち製造工程数の低減を図る。
避することができるようにして、これに伴って、ゲート
電極形成のためのキャップ層に対するエッチング工程の
省略、すなわち製造工程数の低減を図る。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は、基体上にチャネル層と、このチャネル層よりバンド
ギャップが大きくかつこのチャネル層にキャリアを供給
するための第１のキャリア供給層と、この第１のキャリ
ア供給層上に形成された半導体層とを少なくとも有し、
この半導体層にソース電極および／あるいはドレイン電
極とゲート電極とが形成されて成る。そして、そのソー
ス電極および／あるいはドレイン電極は、上記半導体層
と直接オーミック接触され、この半導体層のゲート電極
の形成部には、キャリア供給層のキャリアと逆導電型の
不純物が導入されている不純物導入領域が形成された構
成とする。
は、基体上にチャネル層と、このチャネル層よりバンド
ギャップが大きくかつこのチャネル層にキャリアを供給
するための第１のキャリア供給層と、この第１のキャリ
ア供給層上に形成された半導体層とを少なくとも有し、
この半導体層にソース電極および／あるいはドレイン電
極とゲート電極とが形成されて成る。そして、そのソー
ス電極および／あるいはドレイン電極は、上記半導体層
と直接オーミック接触され、この半導体層のゲート電極
の形成部には、キャリア供給層のキャリアと逆導電型の
不純物が導入されている不純物導入領域が形成された構
成とする。
【００１０】また、本発明による半導体装置は、上述の
構成において、ソース電極およびドレイン電極のオーミ
ック接触を、合金化処理によるオーミック接触とし、そ
の合金化層が、チャネル層の近傍にまで達する構成とす
る。
構成において、ソース電極およびドレイン電極のオーミ
ック接触を、合金化処理によるオーミック接触とし、そ
の合金化層が、チャネル層の近傍にまで達する構成とす
る。
【００１１】また、本発明による半導体装置は、半絶縁
性の基体と、この基体上にこれと同材料から成るバッフ
ァ層と、このバッファ層上に形成されたチャネル層と、
このチャネル層上に形成され、このチャネル層よりバン
ドギャップが大きくかつこのチャネル層にキャリアを供
給するための第１のキャリア供給層と、この第１のキャ
リア供給層上に形成された半導体層とを少なくとも有
し、この半導体層にソース電極および／あるいはドレイ
ン電極とゲート電極とが形成されて成る。そして、その
ソース電極および／あるいはドレイン電極は、上記半導
体層と直接オーミック接触され、この半導体層の上記ゲ
ート電極の形成部には、キャリア供給層のキャリアと逆
導電型の不純物が導入されている不純物導入領域が形成
された構成とする。
性の基体と、この基体上にこれと同材料から成るバッフ
ァ層と、このバッファ層上に形成されたチャネル層と、
このチャネル層上に形成され、このチャネル層よりバン
ドギャップが大きくかつこのチャネル層にキャリアを供
給するための第１のキャリア供給層と、この第１のキャ
リア供給層上に形成された半導体層とを少なくとも有
し、この半導体層にソース電極および／あるいはドレイ
ン電極とゲート電極とが形成されて成る。そして、その
ソース電極および／あるいはドレイン電極は、上記半導
体層と直接オーミック接触され、この半導体層の上記ゲ
ート電極の形成部には、キャリア供給層のキャリアと逆
導電型の不純物が導入されている不純物導入領域が形成
された構成とする。
【００１２】また、本発明による半導体装置の製造方法
は、基体上にチャネル層を形成する工程と、このチャネ
ル層上に、このチャネル層よりバンドギャップが大き
く、かつこのチャネル層にキャリアを供給するための第
１のキャリア供給層を形成する工程と、このキャリア供
給層上に、ソース電極および／あるいはドレイン電極と
をオーミック接触する半導体層を形成する工程と、この
半導体層上に絶縁膜を形成する工程と、この絶縁膜に開
口を設け、上記半導体層に上記キャリアと逆導電型の不
純物を導入する工程と、この不純物が導入された領域上
にゲート電極を形成する工程と、上記絶縁膜に第２の開
口を設け、この開口にソース電極およびドレイン電極を
形成する工程とを有する。
は、基体上にチャネル層を形成する工程と、このチャネ
ル層上に、このチャネル層よりバンドギャップが大き
く、かつこのチャネル層にキャリアを供給するための第
１のキャリア供給層を形成する工程と、このキャリア供
給層上に、ソース電極および／あるいはドレイン電極と
をオーミック接触する半導体層を形成する工程と、この
半導体層上に絶縁膜を形成する工程と、この絶縁膜に開
口を設け、上記半導体層に上記キャリアと逆導電型の不
純物を導入する工程と、この不純物が導入された領域上
にゲート電極を形成する工程と、上記絶縁膜に第２の開
口を設け、この開口にソース電極およびドレイン電極を
形成する工程とを有する。
【００１３】本発明において、前述した従来におけるキ
ャップ層を設けることなく電極形成を行うことから、構
造の簡潔化および製造の簡略化を図ることができる。ま
た、上述したように、ソース電極およびドレイン電極を
チャネル近傍にまで合金化反応させ、不純物ドーピング
を促すことにより、キャップ層を設けることなく電極の
低接触抵抗化を実現する。
ャップ層を設けることなく電極形成を行うことから、構
造の簡潔化および製造の簡略化を図ることができる。ま
た、上述したように、ソース電極およびドレイン電極を
チャネル近傍にまで合金化反応させ、不純物ドーピング
を促すことにより、キャップ層を設けることなく電極の
低接触抵抗化を実現する。
【００１４】
【発明の実施の形態】本発明による半導体装置は、図１
にその一実施形態の一例の概略構成を示すように、基体
３１上に、少なくとも、チャネル層３４と、このチャネ
ル層３４よりバンドギャップが大きくかつこのチャネル
層３４にキャリアを供給するための第１のキャリア供給
層３５ａと、この第１のキャリア供給層３５ａ上に形成
された、表面側の、通常のいわゆるキャップ層に比して
高抵抗の半導体層３５ｃとを有する半導体基板６１が構
成される。そして、この第１のキャリア供給層３５ａ上
に形成された表面側の半導体層３５ｃに、ソース電極３
８および／あるいはドレイン電極３９、図１においては
ソース電極３８およびドレイン電極３９の双方の電極
と、更に、ゲート電極４０とが設けられる。この場合、
ソース電極３８およびドレイン電極３９は、半導体層３
５ｃに直接的にオーミックコンタクトさせ、ゲート電極
４０に関しては、半導体層３５ｃに形成したキャリア供
給層３５ａのキャリアとは異なる導電型の不純物が高濃
度に導入された不純物導入領域４１上にオーミックにコ
ンタクトする。
にその一実施形態の一例の概略構成を示すように、基体
３１上に、少なくとも、チャネル層３４と、このチャネ
ル層３４よりバンドギャップが大きくかつこのチャネル
層３４にキャリアを供給するための第１のキャリア供給
層３５ａと、この第１のキャリア供給層３５ａ上に形成
された、表面側の、通常のいわゆるキャップ層に比して
高抵抗の半導体層３５ｃとを有する半導体基板６１が構
成される。そして、この第１のキャリア供給層３５ａ上
に形成された表面側の半導体層３５ｃに、ソース電極３
８および／あるいはドレイン電極３９、図１においては
ソース電極３８およびドレイン電極３９の双方の電極
と、更に、ゲート電極４０とが設けられる。この場合、
ソース電極３８およびドレイン電極３９は、半導体層３
５ｃに直接的にオーミックコンタクトさせ、ゲート電極
４０に関しては、半導体層３５ｃに形成したキャリア供
給層３５ａのキャリアとは異なる導電型の不純物が高濃
度に導入された不純物導入領域４１上にオーミックにコ
ンタクトする。
【００１５】ソース電極３８およびドレイン電極３９の
コンタクトは、合金化処理によって行うことによって、
その合金化層が図示しないが、チャネル層３４の近傍に
まで達する深さとする。
コンタクトは、合金化処理によって行うことによって、
その合金化層が図示しないが、チャネル層３４の近傍に
まで達する深さとする。
【００１６】ソース電極３８およびドレイン電極３９を
構成する電極金属層は、少なくともＡｕ、Ｇｅ、Ｎｉを
含む、例えばＡｕＧｅ層とＮｉ層とを積層して形成し、
ＡｕＧｅ層の厚さが、最表面からチャネル深さ以上で３
０００Å以下に構成する。
構成する電極金属層は、少なくともＡｕ、Ｇｅ、Ｎｉを
含む、例えばＡｕＧｅ層とＮｉ層とを積層して形成し、
ＡｕＧｅ層の厚さが、最表面からチャネル深さ以上で３
０００Å以下に構成する。
【００１７】また、この半導体装置において、図１に示
すように、チャネル層３４と基体３１との間にチャネル
層３４よりバンドギャップが大きくかつこのチャネル層
３４にキャリアを供給するための第１のキャリア供給層
３３ａを設けることができる。
すように、チャネル層３４と基体３１との間にチャネル
層３４よりバンドギャップが大きくかつこのチャネル層
３４にキャリアを供給するための第１のキャリア供給層
３３ａを設けることができる。
【００１８】本発明による半導体装置の一実施形態の一
例を、図１を参照して詳細に説明する。この例ではIII-
Ｖ族化合物半導体、例えばＡｌx Ｇａ1-x Ａｓ（０≦ｘ
＜１）系高抵抗半導体層を有する単一のＨＦＥＴが半導
体基板６１に形成された場合であるが、本発明装置は、
この例に限定されるものではない。この例では、例えば
半絶縁性ＧａＡｓ単結晶による基体３１上に、例えばこ
の基体３１と同材料で、不純物が添加されていない、す
なわちアンドープのＧａＡｓより成るバッファ層３２が
エピタキシャル成長され、更にこの上に、順次、それぞ
れIII-Ｖ族化合物半導体より成る第２の障壁層３３、チ
ャネル層３４、第１の障壁層３５がエピタキシャル成長
された半導体基板６１が構成される。
例を、図１を参照して詳細に説明する。この例ではIII-
Ｖ族化合物半導体、例えばＡｌx Ｇａ1-x Ａｓ（０≦ｘ
＜１）系高抵抗半導体層を有する単一のＨＦＥＴが半導
体基板６１に形成された場合であるが、本発明装置は、
この例に限定されるものではない。この例では、例えば
半絶縁性ＧａＡｓ単結晶による基体３１上に、例えばこ
の基体３１と同材料で、不純物が添加されていない、す
なわちアンドープのＧａＡｓより成るバッファ層３２が
エピタキシャル成長され、更にこの上に、順次、それぞ
れIII-Ｖ族化合物半導体より成る第２の障壁層３３、チ
ャネル層３４、第１の障壁層３５がエピタキシャル成長
された半導体基板６１が構成される。
【００１９】第２の障壁層３３は、下層の高抵抗層３３
ｂ、第２のキャリア供給層３３ａ、上層の高抵抗層３３
ｃのエピタキシャル成長層より成り、第１の障壁層３５
は、高抵抗層３５ｂ、第１のキャリア供給層３５ａ、高
抵抗層の表面側の半導体層３５ｃがエピタキシャル成長
されて成る。
ｂ、第２のキャリア供給層３３ａ、上層の高抵抗層３３
ｃのエピタキシャル成長層より成り、第１の障壁層３５
は、高抵抗層３５ｂ、第１のキャリア供給層３５ａ、高
抵抗層の表面側の半導体層３５ｃがエピタキシャル成長
されて成る。
【００２０】そして、この第１の障壁層３５の表面側の
半導体層３５ｃ上に、例えばＳｉＮによる絶縁膜３６
が、例えば厚さ３００ｎｍ程度に堆積される。この絶縁
膜３６のゲート電極４０の形成部、ソース電極およびド
レイン電極の形成部にそれぞれ開口３６Ｗｇ、３６Ｗｓ
および３６Ｗｄが形成される。開口３６Ｗｇ下には、ゲ
ート部を構成する前述の不純物が高濃度に導入された不
純物導入領域４１を形成し、これにゲート電極４０をオ
ーミックに被着する。また、開口３７Ｗｓおよび３７Ｗ
ｄには、高抵抗の半導体層３５ｃに直接ソース電極３８
およびドレイン電極３９を合金化処理によってオーミッ
クに被着する。
半導体層３５ｃ上に、例えばＳｉＮによる絶縁膜３６
が、例えば厚さ３００ｎｍ程度に堆積される。この絶縁
膜３６のゲート電極４０の形成部、ソース電極およびド
レイン電極の形成部にそれぞれ開口３６Ｗｇ、３６Ｗｓ
および３６Ｗｄが形成される。開口３６Ｗｇ下には、ゲ
ート部を構成する前述の不純物が高濃度に導入された不
純物導入領域４１を形成し、これにゲート電極４０をオ
ーミックに被着する。また、開口３７Ｗｓおよび３７Ｗ
ｄには、高抵抗の半導体層３５ｃに直接ソース電極３８
およびドレイン電極３９を合金化処理によってオーミッ
クに被着する。
【００２１】第２の障壁層３３は、チャネル層３４を構
成する半導体のバンドギャップより大きいバンドギャッ
プを有する半導体、例えばＡｌX Ｇａ1-X Ａｓ混晶によ
って構成されることが好ましく、そのＡｌの組成比ｘ
は、０．２≦ｘ≦０．３とされる。そして、この第２の
障壁層３３は、バッファ層３２上に、順次厚さ例えば２
００ｎｍ程度のアンドープの高抵抗層３３ｂ、厚さ例え
ば４ｎｍの第１導電型のｎ型の不純物例えばＳｉが高濃
度例えば１．０×１０18／ｃｍ3 〜５．０×１０18／ｃ
ｍ3 程度添加されたキャリア供給層３３ａ、高抵抗層３
３ｂと同様の組成による高抵抗層３３ｃとが積層された
構造を有する。
成する半導体のバンドギャップより大きいバンドギャッ
プを有する半導体、例えばＡｌX Ｇａ1-X Ａｓ混晶によ
って構成されることが好ましく、そのＡｌの組成比ｘ
は、０．２≦ｘ≦０．３とされる。そして、この第２の
障壁層３３は、バッファ層３２上に、順次厚さ例えば２
００ｎｍ程度のアンドープの高抵抗層３３ｂ、厚さ例え
ば４ｎｍの第１導電型のｎ型の不純物例えばＳｉが高濃
度例えば１．０×１０18／ｃｍ3 〜５．０×１０18／ｃ
ｍ3 程度添加されたキャリア供給層３３ａ、高抵抗層３
３ｂと同様の組成による高抵抗層３３ｃとが積層された
構造を有する。
【００２２】チャネル層３４は、ソース電極３８とドレ
イン電極３９との間の電流経路を構成するものであり、
第１および第２の障壁層３５および３３を構成する半導
体よりバンドギャップが小さいアンドープ半導体によっ
て構成される。このチャネル層３４としては、例えばＩ
ｎy Ｇａ1-y Ａｓ混晶によって構成されることが好まし
く、そのＩｎの組成比ｙは、０．１≦ｙ≦０．２とされ
る。
イン電極３９との間の電流経路を構成するものであり、
第１および第２の障壁層３５および３３を構成する半導
体よりバンドギャップが小さいアンドープ半導体によっ
て構成される。このチャネル層３４としては、例えばＩ
ｎy Ｇａ1-y Ａｓ混晶によって構成されることが好まし
く、そのＩｎの組成比ｙは、０．１≦ｙ≦０．２とされ
る。
【００２３】また、第１の障壁層３５は、チャネル層３
４を構成する半導体よりも広いバンドギャップを有する
半導体により構成されている。例えばＡｌX Ｇａ1-X Ａ
ｓによって構成されることが好ましく、この場合のＡｌ
組成比ｘは、０．２≦ｘ≦０．３とされる。また、この
第１の障壁層３５は、チャネル層３４側から、厚さ例え
ば２ｎｍ程度のアンドープの高抵抗層３５ｂ、厚さ例え
ば４ｎｍのｎ型の不純物例えばＳｉを高濃度例えば１．
０×１０18／ｃｍ3 〜５．０×１０18／ｃｍ3 程度添加
したキャリア供給層３５ａ、厚さが例えば１００ｎｍの
アンドープの同様の高抵抗層３５ｃとが順次積層された
構造を有する。
４を構成する半導体よりも広いバンドギャップを有する
半導体により構成されている。例えばＡｌX Ｇａ1-X Ａ
ｓによって構成されることが好ましく、この場合のＡｌ
組成比ｘは、０．２≦ｘ≦０．３とされる。また、この
第１の障壁層３５は、チャネル層３４側から、厚さ例え
ば２ｎｍ程度のアンドープの高抵抗層３５ｂ、厚さ例え
ば４ｎｍのｎ型の不純物例えばＳｉを高濃度例えば１．
０×１０18／ｃｍ3 〜５．０×１０18／ｃｍ3 程度添加
したキャリア供給層３５ａ、厚さが例えば１００ｎｍの
アンドープの同様の高抵抗層３５ｃとが順次積層された
構造を有する。
【００２４】そして、この上層の高抵抗層による半導体
層３５ｃ上に、絶縁膜３６が形成され、ゲート形成部に
開口３６Ｗｇが形成され、この開口３６Ｗｇを通じて、
第２導電型のｐ型の不純物例えばＺｎを拡散して高濃度
の不純物導入領域４１を形成する。また、図示しない
が、この上層の高抵抗層３５ｃのゲート形成部に所要の
深さのリセスを形成することもできる。
層３５ｃ上に、絶縁膜３６が形成され、ゲート形成部に
開口３６Ｗｇが形成され、この開口３６Ｗｇを通じて、
第２導電型のｐ型の不純物例えばＺｎを拡散して高濃度
の不純物導入領域４１を形成する。また、図示しない
が、この上層の高抵抗層３５ｃのゲート形成部に所要の
深さのリセスを形成することもできる。
【００２５】また、この開口３６Ｗｇを通じて、表面側
の半導体層３５ｃの不純物導入領域４１に、順次、例え
ばＴｉ、ＰｔおよびＡｕを積層して成るゲート電極４０
がオーミックに被着形成される。また、このゲート電極
４０を挟んでその両側において、絶縁膜３６に、それぞ
れソース電極およびドレイン電極のコンタクト窓となる
開口３６Ｗｓおよび３６Ｗｄが形成され、これら開口３
６Ｗｓおよび３６Ｗｄを通じてソース電極３８およびド
レイン電極３９が、半導体層３５ｃに直接的に、それぞ
れ順次下層から例えばＡｕＧｅ、ＮｉおよびＡｕが被着
され、熱処理により合金化することによって形成され
る。
の半導体層３５ｃの不純物導入領域４１に、順次、例え
ばＴｉ、ＰｔおよびＡｕを積層して成るゲート電極４０
がオーミックに被着形成される。また、このゲート電極
４０を挟んでその両側において、絶縁膜３６に、それぞ
れソース電極およびドレイン電極のコンタクト窓となる
開口３６Ｗｓおよび３６Ｗｄが形成され、これら開口３
６Ｗｓおよび３６Ｗｄを通じてソース電極３８およびド
レイン電極３９が、半導体層３５ｃに直接的に、それぞ
れ順次下層から例えばＡｕＧｅ、ＮｉおよびＡｕが被着
され、熱処理により合金化することによって形成され
る。
【００２６】この構成によってチャネル層３４には、第
２の障壁層３３のキャリア供給層３３ａおよび第１の障
壁層３５のキャリア供給層３５ａから供給されたキャリ
アが蓄積されるようになされる。
２の障壁層３３のキャリア供給層３３ａおよび第１の障
壁層３５のキャリア供給層３５ａから供給されたキャリ
アが蓄積されるようになされる。
【００２７】次に、上述の図１に示した本発明による半
導体装置の製造方法の一例を説明する。
導体装置の製造方法の一例を説明する。
【００２８】先ず、図２にその概略断面図を示す基板６
１を構成する。この基板６１の作製は、先ず、例えば半
絶縁性ＧａＡｓ単結晶より成る基体３１を用意する。こ
の基体３１上に、バッファ層３２を成膜し、続いて第２
の障壁層３３、チャネル層３４、第１の障壁層３５を順
次例えばＭＯＣＶＤ（Metalorganic Chemical Vapor De
position: 有機金属気相成長）法、ＭＢＥ（Molecular
Beam Epitaxy: 分子線エピタキシー）法によってエピタ
キシャル成長する。
１を構成する。この基板６１の作製は、先ず、例えば半
絶縁性ＧａＡｓ単結晶より成る基体３１を用意する。こ
の基体３１上に、バッファ層３２を成膜し、続いて第２
の障壁層３３、チャネル層３４、第１の障壁層３５を順
次例えばＭＯＣＶＤ（Metalorganic Chemical Vapor De
position: 有機金属気相成長）法、ＭＢＥ（Molecular
Beam Epitaxy: 分子線エピタキシー）法によってエピタ
キシャル成長する。
【００２９】すなわち、基体３１上に、この基板３１と
同一材料のＧａＡｓよりなり、アンドープのバッファ層
３２をエピタキシャル成長する。続いて、この上に、第
２の障壁層３３を構成する、例えば不純物がドープされ
ない、すなわちアンドープの例えばＡｌＧａＡｓによる
高抵抗層３３ｂと、第１導電型例えばｎ型の不純物のＳ
ｉを添加したｎ型のキャリア供給層３３ａと、更にアン
ドープの例えばＡｌＧａＡｓによる高抵抗層３３ｃとを
順次連続エピタキシャル成長する。続いて、アンドープ
のＩｎＧａＡｓ層によるチャンネル層３４をエピタキシ
ャル成長し、この上に、第１の障壁層３５を構成する、
アンドープの例えばＡｌＧａＡｓによる高抵抗層３５ｂ
と、第１導電型例えばｎ型の不純物のＳｉを添加したｎ
型のキャリア供給層３５ａと、更に同様の高抵抗層すな
わち表面側の半導体層３５ｃとを順次連続エピタキシャ
ル成長して基板６１を構成する。
同一材料のＧａＡｓよりなり、アンドープのバッファ層
３２をエピタキシャル成長する。続いて、この上に、第
２の障壁層３３を構成する、例えば不純物がドープされ
ない、すなわちアンドープの例えばＡｌＧａＡｓによる
高抵抗層３３ｂと、第１導電型例えばｎ型の不純物のＳ
ｉを添加したｎ型のキャリア供給層３３ａと、更にアン
ドープの例えばＡｌＧａＡｓによる高抵抗層３３ｃとを
順次連続エピタキシャル成長する。続いて、アンドープ
のＩｎＧａＡｓ層によるチャンネル層３４をエピタキシ
ャル成長し、この上に、第１の障壁層３５を構成する、
アンドープの例えばＡｌＧａＡｓによる高抵抗層３５ｂ
と、第１導電型例えばｎ型の不純物のＳｉを添加したｎ
型のキャリア供給層３５ａと、更に同様の高抵抗層すな
わち表面側の半導体層３５ｃとを順次連続エピタキシャ
ル成長して基板６１を構成する。
【００３０】その後、図３に示すように、基板６１の表
面側の半導体層３５ｃ上に、全面的に例えば窒化珪素Ｓ
ｉＮによる絶縁層３６をＣＶＤ(Chemical Vapor Deposi
tion) 法等によって被着形成する。そして、図４に示す
ように、この絶縁膜３６に対し、フォトリソグラフィに
よるパターンエッチング、すなわちフォトレジスト層の
塗布、パターン露光、現像を行って、パターン化し、こ
れをエッチングマスクとして絶縁膜３６に対するパター
ンエッチングを行って、ゲート形成部に開口３６Ｗｇを
開口する。この開口３６Ｗｇを通じてＺｎを拡散して、
高濃度の不純物導入領域４１を形成する。また、図示し
ないが、このゲート形成部に所要の深さのリセスを形成
することもできる。
面側の半導体層３５ｃ上に、全面的に例えば窒化珪素Ｓ
ｉＮによる絶縁層３６をＣＶＤ(Chemical Vapor Deposi
tion) 法等によって被着形成する。そして、図４に示す
ように、この絶縁膜３６に対し、フォトリソグラフィに
よるパターンエッチング、すなわちフォトレジスト層の
塗布、パターン露光、現像を行って、パターン化し、こ
れをエッチングマスクとして絶縁膜３６に対するパター
ンエッチングを行って、ゲート形成部に開口３６Ｗｇを
開口する。この開口３６Ｗｇを通じてＺｎを拡散して、
高濃度の不純物導入領域４１を形成する。また、図示し
ないが、このゲート形成部に所要の深さのリセスを形成
することもできる。
【００３１】そして、図１に示すように、この開口３６
Ｗｇを通じて、ゲート電極４０を形成する。このゲート
電極４０の形成は、例えばＴｉ、ＰｔおよびＡｕを順次
一旦全面的に蒸着し、この積層金属層に対してフォトリ
ソグラフィによるパターンエッチングによって形成する
ことができる。その後、フォトリソグラフィによるパタ
ーンエッチングによって絶縁膜３６のソース電極および
ドレイン電極の形成部にそれぞれ開口３６Ｗｓおよび３
６Ｗｄを形成する。
Ｗｇを通じて、ゲート電極４０を形成する。このゲート
電極４０の形成は、例えばＴｉ、ＰｔおよびＡｕを順次
一旦全面的に蒸着し、この積層金属層に対してフォトリ
ソグラフィによるパターンエッチングによって形成する
ことができる。その後、フォトリソグラフィによるパタ
ーンエッチングによって絶縁膜３６のソース電極および
ドレイン電極の形成部にそれぞれ開口３６Ｗｓおよび３
６Ｗｄを形成する。
【００３２】各開口３６Ｗｓおよび３６Ｗｄを通じて、
それぞれソース電極３８およびドレイン電極３９を形成
する。これら電極３８および３９は、例えば先ず全面的
に一旦、ＡｕＧｅ合金とＮｉとを順次蒸着し、フォトリ
ソグラフィよるパターンエッチングを行って、それぞれ
所要のパターンを有するソース電極３８およびドレイン
電極３９を形成する。その後例えば４００℃程度の熱処
理による合金化処理を行って、第１の障壁層３５のキャ
リア供給層３５ａに対してオーミックコンタクトされた
ソース電極３８およびドレイン電極３９を形成する。こ
のようにして、半導体基板６１に少なくともＨＦＥＴに
よる半導体素子が形成された半導体装置を構成する。
それぞれソース電極３８およびドレイン電極３９を形成
する。これら電極３８および３９は、例えば先ず全面的
に一旦、ＡｕＧｅ合金とＮｉとを順次蒸着し、フォトリ
ソグラフィよるパターンエッチングを行って、それぞれ
所要のパターンを有するソース電極３８およびドレイン
電極３９を形成する。その後例えば４００℃程度の熱処
理による合金化処理を行って、第１の障壁層３５のキャ
リア供給層３５ａに対してオーミックコンタクトされた
ソース電極３８およびドレイン電極３９を形成する。こ
のようにして、半導体基板６１に少なくともＨＦＥＴに
よる半導体素子が形成された半導体装置を構成する。
【００３３】本発明においては、ＡｌＧａＡｓ系半導体
に対してＡｕ、Ｇｅ、Ｎｉを含む電極、特にこの電極と
して、ＡｕＧｅ層が３０００Å以下、Ｎｉ層が６００Å
以下の電極構成とすることによって、オーミック性にす
ぐれた電極を構成することができた。図５は、その接触
抵抗の、ＡｕＧｅの膜厚依存性の測定結果を示したもの
で、この場合、Ｎｉ層の厚さを４００Åとし、その障壁
層３５の組成と厚さを変更した。図５において、□印お
よび○印は、それぞれＡｌ0.23ＧａＡｓで厚さ７２ｎｍ
および８２とした場合、△印はＡｌ0.22ＧａＡｓで１０
２ｎｍとした場合、●印は、厚さ５ｎｍのＡｌ0.5 Ｇａ
Ａｓと厚さ８０ｎｍのＡｌ0.23ＧａＡｓとによった場合
である。図５によれば、コンタクト抵抗Ｒｃを、０．４
Ωｍｍ以下にするためには、チャネル近傍まで合金化さ
せ、不純物ドーピングさせる必要がある。そのために、
ＡｕＧｅ層の膜厚は、ＡｌＧａＡｓ最表面からチャネル
層深さ以上が必要となる。また、ＡｕとＩｎの過剰な反
応生成物によるコンタクト抵抗の増加を抑制するために
も、ＡｕＧｅ層の膜厚は３０００Å以下が望ましいもの
である。
に対してＡｕ、Ｇｅ、Ｎｉを含む電極、特にこの電極と
して、ＡｕＧｅ層が３０００Å以下、Ｎｉ層が６００Å
以下の電極構成とすることによって、オーミック性にす
ぐれた電極を構成することができた。図５は、その接触
抵抗の、ＡｕＧｅの膜厚依存性の測定結果を示したもの
で、この場合、Ｎｉ層の厚さを４００Åとし、その障壁
層３５の組成と厚さを変更した。図５において、□印お
よび○印は、それぞれＡｌ0.23ＧａＡｓで厚さ７２ｎｍ
および８２とした場合、△印はＡｌ0.22ＧａＡｓで１０
２ｎｍとした場合、●印は、厚さ５ｎｍのＡｌ0.5 Ｇａ
Ａｓと厚さ８０ｎｍのＡｌ0.23ＧａＡｓとによった場合
である。図５によれば、コンタクト抵抗Ｒｃを、０．４
Ωｍｍ以下にするためには、チャネル近傍まで合金化さ
せ、不純物ドーピングさせる必要がある。そのために、
ＡｕＧｅ層の膜厚は、ＡｌＧａＡｓ最表面からチャネル
層深さ以上が必要となる。また、ＡｕとＩｎの過剰な反
応生成物によるコンタクト抵抗の増加を抑制するために
も、ＡｕＧｅ層の膜厚は３０００Å以下が望ましいもの
である。
【００３４】また、上述したように、本発明装置は、Ａ
ｌＧａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓ
の高抵抗の表面側の半導体層に対して直接的に、電極、
すなわち上述した例では、ソース電極およびドレイン電
極を、オーミックコンタクトする構成とするので、図６
で示したようなキャップ層を設ける構成に比し、構造の
簡潔化、製造の簡潔化がはかられる。そして、この場合
ソース電極およびドレイン電極は、合金化処理によるコ
ンタクト構成としてその合金化層がチャネル層近傍にま
で位置させることにより、キャップ層を省略したことに
よる抵抗の増加は回避できるものである。
ｌＧａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓ
の高抵抗の表面側の半導体層に対して直接的に、電極、
すなわち上述した例では、ソース電極およびドレイン電
極を、オーミックコンタクトする構成とするので、図６
で示したようなキャップ層を設ける構成に比し、構造の
簡潔化、製造の簡潔化がはかられる。そして、この場合
ソース電極およびドレイン電極は、合金化処理によるコ
ンタクト構成としてその合金化層がチャネル層近傍にま
で位置させることにより、キャップ層を省略したことに
よる抵抗の増加は回避できるものである。
【００３５】また、本発明製造方法によれば、ＡｌＧａ
Ａｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵
抗半導体層に対するオーミック電極の形成、例えばＨＦ
ＥＴにおけるソースおよびドレイン電極の形成におい
て、従来におけるような何らキャップ層を設けることな
く、電極を直接的に形成する方法を採ることから、製造
工程数の減少を図ることができるのみならず、これに伴
う不良品の発生率の低減化、量産性の向上を図ることが
できる。
Ａｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵
抗半導体層に対するオーミック電極の形成、例えばＨＦ
ＥＴにおけるソースおよびドレイン電極の形成におい
て、従来におけるような何らキャップ層を設けることな
く、電極を直接的に形成する方法を採ることから、製造
工程数の減少を図ることができるのみならず、これに伴
う不良品の発生率の低減化、量産性の向上を図ることが
できる。
【００３６】尚、上述した例では、ＧａＡｓ基体３１を
用いた場合であるが、例えばＩｎＰ系基体を用いること
ができ、この場合においては、ＩｎＡｓ系の各半導体層
を成長させて本発明装置を構成することができる。
用いた場合であるが、例えばＩｎＰ系基体を用いること
ができ、この場合においては、ＩｎＡｓ系の各半導体層
を成長させて本発明装置を構成することができる。
【００３７】また、図示の例では、第１導電型がｎ型
で、第２導電型がｐ型とした場合であるが、これらが相
互に逆の導電型とされた構成とすることもできる。
で、第２導電型がｐ型とした場合であるが、これらが相
互に逆の導電型とされた構成とすることもできる。
【００３８】また、図示の例では、基板６１上にＨＦＥ
Ｔが単一に形成された場合であるが、このＨＦＥＴを１
つの回路構成とする半導体装置を適用することもできる
など上述した例に限られるものではなく、種々の構成に
よる半導体装置に適用するこっとができる。
Ｔが単一に形成された場合であるが、このＨＦＥＴを１
つの回路構成とする半導体装置を適用することもできる
など上述した例に限られるものではなく、種々の構成に
よる半導体装置に適用するこっとができる。
【００３９】
【発明の効果】上述したように、本発明装置は、ＡｌＧ
ａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高
抵抗の表面側の半導体層に対するソース電極および／あ
るいはドレイン電極を、キャップ層を設けることなく、
直接的にコンタクトした構成としたことにより、構造の
簡潔化がはかられる。
ａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高
抵抗の表面側の半導体層に対するソース電極および／あ
るいはドレイン電極を、キャップ層を設けることなく、
直接的にコンタクトした構成としたことにより、構造の
簡潔化がはかられる。
【００４０】また、本発明製造方法によれば、ＡｌＧａ
Ａｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵
抗半導体層に対するオーミック電極の形成、例えばＨＦ
ＥＴにおけるソースおよびドレイン電極の形成におい
て、従来におけるような何らキャップ層を設けることな
く、電極を直接的に形成する方法を採ることから、製造
工程数の減少を図ることができ、これに伴う不良品の発
生率の低減化、量産性の向上を図ることができる。更
に、オーミック性を補償するためのイオン注入、もしく
はキャップ層のエッチングの工程を回避できることか
ら、より製造の簡略化が図られる。
Ａｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵
抗半導体層に対するオーミック電極の形成、例えばＨＦ
ＥＴにおけるソースおよびドレイン電極の形成におい
て、従来におけるような何らキャップ層を設けることな
く、電極を直接的に形成する方法を採ることから、製造
工程数の減少を図ることができ、これに伴う不良品の発
生率の低減化、量産性の向上を図ることができる。更
に、オーミック性を補償するためのイオン注入、もしく
はキャップ層のエッチングの工程を回避できることか
ら、より製造の簡略化が図られる。
【図１】本発明による半導体装置の一例の概略構成図で
ある。
ある。
【図２】本発明による半導体装置の製造方法の一例の一
工程における断面図である。
工程における断面図である。
【図３】本発明による半導体装置の製造方法の一例の一
工程における断面図である。
工程における断面図である。
【図４】本発明による半導体装置の製造方法の一例の一
工程における断面図である。
工程における断面図である。
【図５】接触抵抗の電極膜厚依存性を示す曲線図であ
る。
る。
【図６】従来のＨＦＥＴの概略構成図である。
１１，３１・・・基体、１２，３２・・・バッファ層、
１３，３３・・・第２の障壁層、１５，３５・・・第１
の障壁層、１３ａ，３３ａ，１５ａ，３５ａ・・・キャ
リア供給層、１３ｂ，１３ｃ，１５ｂ，１５ｃ・・・高
抵抗層、１６・・・キャップ層、１８，３８・・・ソー
ス電極、１９，３９・・・ドレイン電極、２０，４０・
・・ゲート電極、３３ｂ・・・下層の高抵抗層、３３ｃ
・・・上層の高抵抗層、３５ｂ・・・高抵抗層、３５ｃ
・・・（表面側の）半導体層（高抵抗層）、３６・・・
絶縁膜、３６Ｗｓ，３６Ｗｄ，３６Ｗｇ・・・開口、４
１・・・高不純物濃度導入領域、６１・・・基板
１３，３３・・・第２の障壁層、１５，３５・・・第１
の障壁層、１３ａ，３３ａ，１５ａ，３５ａ・・・キャ
リア供給層、１３ｂ，１３ｃ，１５ｂ，１５ｃ・・・高
抵抗層、１６・・・キャップ層、１８，３８・・・ソー
ス電極、１９，３９・・・ドレイン電極、２０，４０・
・・ゲート電極、３３ｂ・・・下層の高抵抗層、３３ｃ
・・・上層の高抵抗層、３５ｂ・・・高抵抗層、３５ｃ
・・・（表面側の）半導体層（高抵抗層）、３６・・・
絶縁膜、３６Ｗｓ，３６Ｗｄ，３６Ｗｇ・・・開口、４
１・・・高不純物濃度導入領域、６１・・・基板
Claims (21)
- 【請求項１】 基体と、 該基体上に、 チャネル層と、 該チャネル層よりバンドギャップが大きくかつ該チャネ
ル層にキャリアを供給するための第１のキャリア供給層
と、 該第１のキャリア供給層上に形成された半導体層とを少
なくとも有し、 該半導体層にソース電極および／あるいはドレイン電極
とゲート電極とが形成され、 該ソース電極および／あるいはドレイン電極は、上記半
導体層と直接オーミック接触され、 上記半導体層の上記ゲート電極の形成部には、上記キャ
リアと逆導電型の不純物が導入された不純物導入領域が
形成されて成ることを特徴とする半導体装置。 - 【請求項２】 請求項１の半導体装置において、 上記基体と上記チャネル層との間に、該チャネル層より
バンドギャップが大きく、かつ上記チャネル層にキャリ
アを供給するための第２のキャリア供給層を有すること
を特徴とする半導体装置。 - 【請求項３】 請求項１の半導体装置において、 上記ソース電極およびドレイン電極のオーミック接触
は、合金化処理によるオーミック接触とされ、 該合金化処理により、上記チャネル層の近傍まで上記ソ
ース電極およびドレイン電極の上記合金化層が達してい
ることを特徴とする半導体装置。 - 【請求項４】 請求項１の半導体装置において、 上記チャネル層はＩｎＧａＡｓであり、上記第１のキャ
リア供給層はＡｌＧａＡｓであることを特徴とする半導
体装置。 - 【請求項５】 請求項１の半導体装置において、 上記半導体層に形成された上記ゲート電極が形成される
上記不純物導入領域の深さは、上記半導体層の上記ソー
ス電極およびドレイン電極のオーミック接触部の深さよ
り小に選定されて成ることを特徴とする半導体装置。 - 【請求項６】 請求項１の半導体装置において、 上記第１のキャリア供給層と上記チャネル層との間に、
上記ソース電極および／あるいはドレイン電極が形成さ
れた上記半導体層と同材料から成る半導体層を有するこ
とを特徴とする半導体装置。 - 【請求項７】 請求項２の半導体装置において、 上記チャネル層はＩｎＧａＡｓであり、上記第２のキャ
リア供給層はＡｌＧａＡｓであることを特徴とする半導
体装置。 - 【請求項８】 請求項２の半導体装置において、 上記第２のキャリア供給層と上記チャネル層との間に、
上記ソース電極および／あるいはドレイン電極が形成さ
れた半導体層と同材料から成る半導体層を有することを
特徴とする半導体装置。 - 【請求項９】 請求項２の半導体装置において、 上記第１のキャリア供給層と上記チャネル層との間に、
上記ソース電極および／あるいはドレイン電極が形成さ
れた半導体層と同材料から成る半導体層を有し、 上記第２のキャリア供給層と上記チャネル層との間に、
上記ソース電極および／あるいはドレイン電極が形成さ
れた上記半導体層と同材料から成る半導体層を有するこ
とを特徴とする半導体装置。 - 【請求項１０】 半絶縁性の基体と、 該基体上に、 該基体と同材料から成るバッファ層と、 チャネル層と、 該チャネル層上に形成され、該チャネル層よりバンドギ
ャップが大きくかつ該チャネル層にキャリアを供給する
ための第１のキャリア供給層と、 該第１のキャリア供給層上に形成された半導体層とを少
なくとも有し、 該半導体層にソース電極および／あるいはドレイン電極
とゲート電極とが形成され、 該ソース電極および／あるいはドレイン電極は、上記半
導体層と直接オーミック接触され、 上記半導体層の上記ゲート電極の形成部には、上記キャ
リアと逆導電型の不純物が導入されている不純物導入領
域が形成されて成ることを特徴とする半導体装置。 - 【請求項１１】 請求項１０の半導体装置において、 上記基体と上記チャネル層との間に、該チャネル層より
バンドギャップが大きく、かつ上記チャネル層にキャリ
アを供給するための第２のキャリア供給層を有すること
を特徴とする半導体装置。 - 【請求項１２】 請求項１０の半導体装置において、 上記ソース電極およびドレイン電極のオーミック接触
は、合金化処理によるオーミック接触とされ、 該合金化処理により、上記チャネル層の近傍まで上記ソ
ース電極およびドレイン電極の上記合金化層が達してい
ることを特徴とする半導体装置。 - 【請求項１３】 請求項１０の半導体装置において、 上記チャネル層はＩｎＧａＡｓであり、上記第１のキャ
リア供給層はＡｌＧａＡｓであることを特徴とする半導
体装置。 - 【請求項１４】 請求項１０の半導体装置において、 上記半導体層に形成された上記ゲート電極が形成される
上記不純物導入領域の深さは、上記半導体層の上記ソー
ス電極およびドレイン電極のオーミック接触部の深さよ
り小に選定されて成ることを特徴とする半導体装置。 - 【請求項１５】 請求項１０の半導体装置において、 上記第１のキャリア供給層と上記チャネル層との間に、
上記ソース電極および／あるいはドレイン電極が形成さ
れた上記半導体層と同材料から成る半導体層を有するこ
とを特徴とする半導体装置。 - 【請求項１６】 請求項１１の半導体装置において、 上記チャネル層はＩｎＧａＡｓであり、上記第２のキャ
リア供給層はＡｌＧａＡｓであることを特徴とする半導
体装置。 - 【請求項１７】 請求項１１の半導体装置において、 上記第２のキャリア供給層と上記チャネル層との間に、
上記ソース電極および／あるいはドレイン電極が形成さ
れた上記半導体層と同材料から成る半導体層を有するこ
とを特徴とする半導体装置。 - 【請求項１８】 請求項１１の半導体装置において、 上記第１のキャリア供給層と上記チャネル層との間に、
上記ソース電極および／あるいはドレイン電極が形成さ
れた上記半導体層と同材料から成る半導体層を有し、 上記第２のキャリア供給層と上記チャネル層との間に、
上記ソース電極および／あるいはドレイン電極が形成さ
れた上記半導体層と同材料から成る半導体層を有するこ
とを特徴とする半導体装置。 - 【請求項１９】 基体上にチャネル層を形成する工程
と、 該チャネル層上に、該チャネル層よりバンドギャップが
大きく、かつ該チャネル層にキャリアを供給するための
第１のキャリア供給層を形成する工程と、 該第１のキャリア供給層上に、ソース電極および／ある
いはドレイン電極とをオーミック接触する半導体層を形
成する工程と、 該半導体層上に絶縁膜を形成する工程と、 該絶縁膜に開口を設け、上記半導体層に上記キャリアと
逆導電型の不純物を導入する工程と、 該不純物が導入された領域上にゲート電極を形成する工
程と、 上記絶縁膜に第２の開口を設け、該開口に上記ソース電
極およびドレイン電極を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２０】 請求項１９の半導体装置の製造方法に
おいて、 上記ソース電極と上記ドレイン電極をオーミック接触さ
せる合金化処理する工程を有することを特徴とする半導
体装置の製造方法。 - 【請求項２１】 請求項１９の半導体装置の製造方法に
おいて、 上記ソース電極と上記ドレイン電極をオーミック接触さ
せる合金化処理する工程を有し、上記チャネル層近傍ま
で上記ソース電極および上記ドレイン電極の合金化層を
形成する工程を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000108414A JP4714959B2 (ja) | 1999-05-06 | 2000-04-10 | 半導体装置とその製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-126132 | 1999-05-06 | ||
| JP12613299 | 1999-05-06 | ||
| JP1999126132 | 1999-05-06 | ||
| JP2000108414A JP4714959B2 (ja) | 1999-05-06 | 2000-04-10 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001024000A true JP2001024000A (ja) | 2001-01-26 |
| JP4714959B2 JP4714959B2 (ja) | 2011-07-06 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2000108414A Expired - Fee Related JP4714959B2 (ja) | 1999-05-06 | 2000-04-10 | 半導体装置とその製造方法 |
Country Status (1)
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| JP (1) | JP4714959B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101964360B (zh) * | 2009-07-21 | 2012-11-28 | 国立清华大学 | 离子敏感场效晶体管及其制造方法 |
-
2000
- 2000-04-10 JP JP2000108414A patent/JP4714959B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101964360B (zh) * | 2009-07-21 | 2012-11-28 | 国立清华大学 | 离子敏感场效晶体管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4714959B2 (ja) | 2011-07-06 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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