JP2004296518A - 半導体装置 - Google Patents
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Abstract
【課題】外部トランジスタを挿入することなく、ソースとドレイン間のリーク電流を低減することができる半導体装置を提供する。
【解決手段】ドレイン電極７とチャネル２ａとの間に形成された、例えばｎ型のチャネル２ａの電荷と異なる極性をもつｐ型の半導体層５により、チャネル２ａとドレイン電極７との間に電位障壁が形成され、電位障壁の高さをスイッチ電極８により制御することにより、待機状態におけるソース電極４とドレイン電極７との間のリーク電流を低減することができる。
【選択図】図１
【解決手段】ドレイン電極７とチャネル２ａとの間に形成された、例えばｎ型のチャネル２ａの電荷と異なる極性をもつｐ型の半導体層５により、チャネル２ａとドレイン電極７との間に電位障壁が形成され、電位障壁の高さをスイッチ電極８により制御することにより、待機状態におけるソース電極４とドレイン電極７との間のリーク電流を低減することができる。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体層上にソース電極、ドレイン電極、ゲート電極が形成されたトランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、携帯電話等の移動体通信システムにおいて端末の小型化及び低消費電力化が強く求められている。そのため、それを構成するトランジスタ等のデバイスにおいても同様な要求がなされている。
【０００３】
例えば、現在の移動体通信の柱ともいえるデジタルセルラー用パワーアンプについては、電界効果トランジスタ（ＦＥＴ：Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や２次元電子ガスを電子のチャネル層に用いた高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等を複数個用いて構成される。
【０００４】
図１３は、電界効果トランジスタの一例を示す断面図である。
図１３に示す電界効果トランジスタは、例えばＧａＡｓやＳｉからなる半絶縁性の基板１０１上に半導体層１０２が形成され、この半導体層１０２に例えばｎ型のチャネル１０３が形成される。半導体層１０２上には、ゲート電極１０５を挟んでソース電極１０６およびドレイン電極１０７が形成されている。
【０００５】
図１４は、高電子移動度トランジスタの一例を示す断面図である。
図１４に示す高電子移動度トランジスタは、ＧａＡｓ等からなる半絶縁性の基板１０１上に不純物を含有しない半導体層１０２が形成され、半導体層１０２の内部には例えばｎ型のチャネル（層）１０３が形成され、チャネル１０３の近傍にｎ型の電子供給層１０４が形成されている。半導体層１０２上には、ゲート電極１０５を挟んでソース電極１０６とドレイン電極１０７が形成されている。
【０００６】
図１３および図１４に示すトランジスタでは、現在、低消費電力化の観点から信号入力がない状態でのソース・ドレイン間のリーク電流が問題になってきている。
【０００７】
すなわち、図１５に示すように、ドレイン電極１０７にはドレイン電圧供給回路１１１によりドレイン電圧Ｖｄｄが印加され、ソース電極１０６が接地ＧＮＤされている場合に、ゲート電極１０５にはゲート電圧供給回路１１０により電圧が印加されていないか、あるいはしきい値電圧Ｖｔｈよりも低いゲート電圧Ｖｇしか印加されていないにもかかわらず、ソース・ドレイン間に電流が流れてしまうことにより、低消費電力化の妨げとなる。
【０００８】
従来、トランジスタのソース・ドレイン間のリーク電流を低減するため、様々な工夫が行われている（例えば、特許文献１参照）。特許文献１記載の技術では、半導体層内部の構造を工夫することによりリーク電流の低減を図るものである。
【０００９】
【特許文献１】
特開２００２−１９０４８０号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、半導体層内部の不純物領域の濃度等を制御することによるリーク電流の低減には限界がある。そこで、リーク電流の対策として、図１６に示すように、ドレイン電圧供給回路１１１とドレイン電極１０７との間に、外部トランジスタ１１３を挿入し、外部トランジスタ１１３のゲートに接続するスイッチ端子１１４への電圧印加を制御して、外部トランジスタ１１３をドレインスイッチとして用いることによって、リーク電流の低減を図る方法が考えられる。
【００１１】
外部トランジスタを設けることにより、上記した半導体層内部構造の改良に比して、リーク電流を低減させることができるが、この場合パッケージ面積が大きくなることや、ドレインスイッチ用の外部トランジスタのコストが新たにかかることがデメリットとして生じる。
【００１２】
本発明は上記の事情に鑑みてなされたものであり、その目的は、外部トランジスタを挿入することなく、ソースとドレイン間のリーク電流を低減することができる半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、チャネルを形成する半導体層上にソース電極およびドレイン電極が形成され、前記ソース電極と前記ドレイン電極との間における前記半導体層上にゲート電極が形成された半導体装置であって、前記ドレイン電極と前記チャネルとの間に形成され、前記チャネルの電荷と異なる極性をもつ電位障壁層と、前記電位障壁層の電位を制御するスイッチ電極とを有する。
【００１４】
前記ソース電極と前記ドレイン電極との間隔が、前記ソース電極と前記スイッチ電極との間隔よりも短くなるように前記スイッチ電極が配置されている。
【００１５】
前記ゲート電極および前記スイッチ電極が同一の電極材により形成されている。
【００１６】
前記半導体層は、前記チャネルが内部に形成され、前記ドレイン電極と前記チャネルとの間に存在する前記半導体層が他の領域に比して薄く形成されている。
【００１７】
上記の本発明の半導体装置では、ドレイン電極とチャネルとの間に、チャネルの電荷と異なる極性をもつ電位障壁層が形成されていることから、この電位障壁層によりチャネルの電荷に対する電位障壁が形成され、待機時におけるチャネルとドレイン電極間の電荷の移動が防止される。
そして、電位障壁層の電位を制御するスイッチ電極が設けられていることから、動作時において、スイッチ電極により電位障壁層の電位が制御、すなわち電位障壁層による電位障壁の高さが引き下げられて、チャネルとドレイン電極間の電荷の移動が行われる。
【００１８】
【発明の実施の形態】
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。
【００１９】
第１実施形態
図１は、本実施形態に係る半導体装置の断面図である。
図１に示す半導体装置１は、半絶縁性のＧａＡｓ等からなる基板１上に例えばｎ型のＧａＡｓ等からなる半導体層２が形成されており、当該半導体層２にｎ型のチャネル２ａが形成される。半導体層２上には、ゲート電極３およびソース電極４が形成されている。
【００２０】
ドレイン電極が形成される領域には、チャネル２ａの極性と異なるｐ型の半導体層（電子障壁層）５が形成され、さらにｐ型の半導体層５上にｎ型の半導体層６が形成されており、ｎ型の半導体層６上にドレイン電極７が形成されている。ｎ型半導体層６はドレイン電極７のコンタクト抵抗低減のために設けられている。ｐ型の半導体層５の露出した領域には、スイッチ電極８が形成されている。
【００２１】
ゲート電極３およびスイッチ電極８は、同一の電極材により形成されており、例えば、チタンＴｉ、白金Ｐｔ、金Ａｕの積層膜により形成される。また、ソース電極４およびドレイン電極７は、同一の電極材により形成されており、例えばＡｕＧｅおよびＮｉの積層膜により形成される。
【００２２】
図示した例では、ショットキー障壁ゲート構造（ＭＥＳＦＥＴ）を挙げているが、ゲート電極３下の半導体層２内にｐ型拡散層を形成したｐｎ接合ゲート構造（ＪＦＥＴ：ＪｕｎｃｔｉｏｎＦＥＴ）を採用することも可能である。また、ＧａＡｓのＭＥＳＦＥＴの例を挙げたが、基板１としてＩｎＰを用い、半導体層２にＩｎＡｓ系半導体を用いてもよい。
【００２３】
さらに、化合物半導体のみならずシリコン半導体であってもよい。基板１としてシリコン基板を採用する場合には、半導体層２としてｐ型の半導体領域を形成することによりｎ型のチャネル２ａが形成される。この場合には、ソース電極４およびドレイン電極７下の半導体層２にｎ型のソース・ドレイン領域となる不純物領域を形成し、ゲート電極３と半導体層２との間には酸化シリコンからなるゲート絶縁膜を形成することにより実現される。
【００２４】
次に、本実施形態に係る半導体装置の動作について、図２を参照して説明する。図２は、図１のＡ−Ａ’界面のエネルギーバンド図である。
【００２５】
ドレイン電極７直下のｎ型のチャネル２ａとｐ型の半導体層５との間には、ｐｎ接合により互いのフェルミ準位が一致することにより、ｐ型の半導体層５はチャネル２ａの電子に対して高さＶＦの電位障壁を形成する。電位障壁の高さＶＦは、接合する前のｎ型のチャネル２ａとｐ型の半導体層５とのフェルミ準位の差であり、ｎ型のチャネル２ａとｐ型の半導体層５の不純物濃度によって異なる。ドレイン電極７には、正のドレイン電圧Ｖｄｄが印加されている状態を示し、このドレイン電圧Ｖｄｄによりｎ型の半導体層６のフェルミ準位は上がり、ｐ型の半導体層５のフェルミ準位よりも約Ｖｄｄの電位差が形成されている。
【００２６】
上記の半導体装置のゲート電極３に信号が入力される際には、スイッチ電極８には電位障壁の高さＶＦを越える正電圧Ｖが印加され、この結果電子障壁の高さが低くなり（ＶＦ−Ｖ）、ｎ型のチャネル２ａからｐ型の半導体層５を介してｎ型の半導体層６へ電子が流れることにより、ソース電極４とドレイン電極７との間に信号電流が流れることとなる。
【００２７】
上記の半導体装置のゲート電極３に信号が入力されずに待機状態となっている際には、スイッチ電極８には電位障壁の高さＶＦ以下の正電圧が印加されているか、あるいは電圧が印加されていないことから、電位障壁の存在によりｎ型のチャネル２ａからｎ型の半導体層６へは電子が流れない。従って、待機状態におけるソース電極４とドレイン電極７との間に流れるリーク電流が低減される。
【００２８】
以上のように、本実施形態に係る半導体装置によれば、ドレイン電極７とチャネル２ａとの間に形成された、チャネル２ａの電荷と異なる極性をもつ半導体層５により、チャネル２ａとドレイン電極７との間に電位障壁が形成され、電位障壁の高さをスイッチ電極８により制御することにより、待機状態におけるソース電極４とドレイン電極７との間のリーク電流を低減することができる。
【００２９】
このように、ｐ型半導体層６およびスイッチ電極８をドレインスイッチとして用いることにより、外部トランジスタをドレインスイッチとして用いる場合に比べて、同等のリーク電流の低減効果を達成しつつ、低コスト化および小面積化を図ることができる。
【００３０】
また、本実施形態では、ソース電極４とドレイン電極７との間隔が、ソース電極４とスイッチ電極８との間隔よりも短くなるようにスイッチ電極８が配置されており、ソース電極４とドレイン電極７との間隔を増大することがないことから、高速化を維持したままリーク電流を低減することができる。なお、スイッチ電極８がゲート電極３とドレイン電極７との間に配置されていてもよく、この場合には高速化の観点からは劣るが、同様にリーク電流の低減の効果を有する。
【００３１】
第２実施形態
本実施形態では、第１実施形態で説明したドレインスイッチをＨＥＭＴに適用した例について説明する。図３は、本実施形態に係る半導体装置の一例を示す断面図である。
【００３２】
図３に示す半導体装置は、例えば半絶縁性のＧａＡｓよりなる基板１１上に、不純物が添加されていないｕｎｄｏｐｅｄ−ＧａＡｓよりなるバッファ層１２を介して、ＩＩＩ−Ｖ族化合物半導体よりなる障壁層１３、ｎ型のチャネル層１４および障壁層１５が順次積層されている。障壁層１５上には、エッチングストッパ層１６を介してゲート電極１９およびソース電極２０が形成されている。
【００３３】
ドレイン電極が形成される領域には、エッチングストッパ層１６上に、チャネル層１４の極性と異なるｐ型の半導体層（電子障壁層）１７が形成され、さらにｐ型の半導体層１７上にｎ型の半導体層１８が形成されており、ｎ型の半導体層１８上にドレイン電極２１が形成されている。ｐ型の半導体層１７の露出した領域には、スイッチ電極２２が形成されている。各電極１９〜２２が形成されていない領域には、絶縁膜２３が形成されている。
【００３４】
以下、各層について説明する。
障壁層１３，１５は、チャネル層１４を構成する半導体よりも広いバンドギャップを有する半導体で構成されている。例えば、Ａｌｘ Ｇａ１−ｘ Ａｓ混晶が好ましく、通常アルミニウム（Ａｌ）の組成比は、ｘ＝０．２〜０．３である。
【００３５】
障壁層１３，１５は、基本的に不純物を含まない高抵抗層１３ａ，１３ｃ，１５ａ，１５ｃにより構成されるが、チャネル層１４から約２〜４ｎｍ離れた所に、高濃度のｎ型不純物を含む電子供給層１３ｂ，１５ｂを有している。
【００３６】
電子供給層１３ｂ，１５ｂは、厚さが約４ｎｍでありｎ型不純物としてシリコン（Ｓｉ）を１．０×１０１２〜２．０×１０１２／ｃｍ２ 程度添加してある。また、電子供給層１３ｂ，１５ｂとチャネル層１４との間の不純物を添加していない高抵抗層１３ｃ，１５ｃは、２ｎｍ程度の厚さを有する。
【００３７】
チャネル層１４は、ソース電極２０とドレイン電極２１との間の電流経路であり、障壁層１３，１５を構成する半導体よりも狭いバンドギャップを有する半導体により構成されている。
例えば、Ｉｎｘ Ｇａ１−ｘ Ａｓが好ましく、通常Ｉｎの組成比がｘ＝０．１〜０．２程度の不純物を添加していないｕｎｄｏｐｅｄ−ＩｎＧａＡｓ混晶により構成される。これにより、チャネル層１４には、電子供給層１３ｂ，１５ｂから供給された電子が蓄積され、ｎ型のチャネルとなる。
【００３８】
エッチングストッパ層１６は、ｐ型の半導体層１７およびｎ型の半導体層１８を選択エッチングする時に、エッチングを止める役割を果たしている。例えば、半導体層１７，１８がＡｌＧａＡｓにより形成されている場合に、エッチングストッパ層１６はＧａＡｓにより構成される。
【００３９】
ゲート電極１９およびスイッチ電極２２は、同一の電極材により構成され、基板側からチタン（Ｔｉ）、白金（Ｐｔ）および金（Ａｕ）を順次積層した構成となっている。
【００４０】
ソース電極２０及びドレイン電極２１は、基板側から金ゲルマニウム（ＡｕＧｅ）合金、ニッケル（Ｎｉ）を順次積層して構成されており、障壁層１５に対しエッチングストッパ層１６を介してオーミック接触している。
【００４１】
上記の本実施形態に係る半導体装置では、ｎ型のチャネル層１４とｐ型の半導体層１７との間に、不純物が添加されていない高抵抗層１５ａを有するが、価電子帯と伝導体のほぼ真ん中にフェルミ準位をもつ高抵抗層１５ａを介しても、ｎ型のチャネル層１４の電子に対する電位障壁がｐ型の半導体層１７により形成されることは第１実施形態と同様である。従って、第１実施形態と同様にｐ型の半導体層１７により形成される電位障壁により、待機時におけるソース電極２０とドレイン電極２１との間を流れるリーク電流は低減される。
【００４２】
本実施形態に係る半導体装置によれば、第１実施形態と同様に、ドレイン電極２１とチャネル層１４との間に形成された、チャネル層１４の電荷と異なる極性をもつ半導体層１７により、チャネル層１４とドレイン電極２１との間に電位障壁が形成され、電位障壁の高さをスイッチ電極２２により制御することにより、待機状態におけるソース電極２０とドレイン電極２１との間のリーク電流を低減しつつ、トランジスタ動作を行うことができる。
【００４３】
このように、ｐ型の半導体層１７およびスイッチ電極２２をドレインスイッチとして用いることにより、外部トランジスタをドレインスイッチとして用いる場合に比べて、同等のリーク電流の低減効果を達成しつつ、低コスト化および小面積化を図ることができる。
【００４４】
なお、本実施形態では、電子供給層１３ｂ，１５ｂがチャネル層１４の上下にあるダブルヘテロ構造のＨＥＭＴについて説明したが、電子供給層１４が一つしかないシングルヘテロ構造のＨＥＭＴについても同様に適用可能である。
【００４５】
図４は、シングルヘテロ構造の半導体装置の一例を示す断面図である。
図４に示すように、図３に示したチャネル層１４下の障壁層１３は形成されずにバッファ層１２上にチャネル層１４が形成されている。なお、バッファ層１２を設けずに電子供給層をもたない障壁層１３を残してもよい。その他の構成については、図３に示した半導体装置と同様である。
【００４６】
次に、本実施形態に係る半導体装置の製造方法について、図５〜図７を参照して説明する。なお、一例として図３に示すダブルヘテロ構造のＨＥＭＴの製造方法について説明する。
【００４７】
まず、図５（ａ）に示すように、半絶縁性の単結晶ＧａＡｓよりなる基板１１の上に、例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、不純物を添加しないｕｎｄｏｐｅｄ−ＧａＡｓを、３〜５μｍ程度エピタキシャル成長させてバッファ層１２を形成する。
続いて、バッファ層１２の上に、ＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、２００ｎｍ程度エピタキシャル成長させて高抵抗層１３ａを形成する。続いて、高抵抗層１３ａ上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを、約４ｎｍ程度エピタキシャル成長させて電子供給層１３ｂを形成する。続いて、電子供給層１３ｂ上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約２ｎｍ程度エピタキシャル成長させて高抵抗層１３ｃを形成する。これにより、障壁層１３が形成される。
【００４８】
次に、図５（ｂ）に示すように、障壁層１３上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＩｎＧａＡｓを、１０ｎｍ程度エピタキシャル成長させて、チャネル層１４を形成する。
続いて、チャネル層１４上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約２ｎｍ程度エピタキシャル成長させて高抵抗層１５ｃを形成する。続いて、高抵抗層１５ｃ上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを、約４ｎｍ程度エピタキシャル成長させて電子供給層１５ｂを形成する。続いて、電子供給層１５ｂ上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約１３０ｎｍ程度エピタキシャル成長させて高抵抗層１５ａを形成する。これにより、チャネル層１４上に障壁層１５が形成される。
【００４９】
次に、図６（ｃ）に示すように、障壁層１５上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＧａＡｓをエピタキシャル成長させて、エッチングストッパ層１６を形成する。続いて、エッチングストッパ層１６上に、例えばＭＯＣＶＤ法により、ｐ型不純物として亜鉛を添加したｐ型ＡｌＧａＡｓをエピタキシャル成長させて、ｐ型の半導体層１７を形成する。続いて、ｐ型の半導体層１７上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓをエピタキシャル成長させて、ｎ型の半導体層１８を形成する。
【００５０】
次に、図６（ｄ）に示すように、ｎ型の半導体層１８上にフォトリソグラフィ技術により、ドレイン電極およびスイッチ電極を形成する領域を保護する図示しないレジストを形成し、当該レジストをエッチングマスクとして、ｎ型の半導体層１８およびｐ型の半導体層１７を選択エッチングする。このとき、エッチングストッパ層１６は、エッチングストッパとして機能する。その後、レジストを除去する。
【００５１】
次に、図７（ｅ）に示すように、ｎ型の半導体層１８およびエッチングストッパ層１６上にフォトリソグラフィ技術により、スイッチ電極を形成する領域を開口するレジストを形成し、当該レジストをエッチングマスクとして、ｎ型の半導体層１８を選択エッチングする。このとき、ｐ型の半導体層１７は、エッチングストッパとして機能する。その後、レジストを除去する。
【００５２】
次に、図７（ｆ）に示すように、フォトリソグラフィ技術により、ゲート電極およびスイッチ電極を形成する領域を開口する図示しないレジストを形成し、レジストの開口を含む全面にチタンＴｉ、白金Ｐｔ、金Ａｕを順次蒸着し、リフトオフ法により、レジスト上の電極材をレジストとともに除去することにより、ゲート電極１９およびスイッチ電極２２を形成する。なお、レジストの開口に露出したエッチングストッパ層１６を除去した後に電極材を蒸着してもよい。
【００５３】
なお、図１７（ｅ）と図１７（ｆ）に示す工程の間に、通常の化合物系ＨＥＭＴに用いられているように、ゲート電極下の障壁層１５をエッチングして薄膜化するリセスエッチング工程を設けてもよい。あるいは、ＪＨＥＭＴ（ＪｕｎｃｔｉｏｎＨＥＭＴ）に用いられているように、ゲート電極の下部にのみｐ型不純物を注入する不純物ドーピング工程を設けてもよい。
【００５４】
以降の工程としては、全面に窒化シリコン等からなる絶縁膜２３を堆積させた後、フォトリソグラフィ技術により、ソースおよびドレインとなる領域を開口する図示しないレジストを形成し、レジストの開口に露出した絶縁膜２３を除去する。
続いて、レジストの開口を含む全面に金ゲルマニウム合金ＡｕＧｅおよびニッケルＮｉを順次蒸着し、リフトオフ法により、レジスト上の電極材をレジストとともに除去する。その後、例えば４００°程度の熱処理により合金化させて、ソース電極２０およびドレイン電極２１を形成する。最後に、ゲート電極１９上およびスイッチ電極２２上の絶縁膜２３をエッチングし、外部とコンタクトを取れるようにすることにより、図３に示す半導体装置が製造される。
【００５５】
本実施形態に係る半導体装置の製造方法によれば、基板作製時のエピタキシャル成長段階で、予めｐ型の半導体層１７およびｎ型の半導体層１８を形成し、ゲート電極１９と同時にスイッチ電極２２を形成することによって、製造工程の増加を抑えつつ、上記した作用をもつドレインスイッチを作製することがでる。
【００５６】
第３実施形態
本実施形態では、第１実施形態で説明したドレインスイッチをＨＥＭＴに適用した他の例について説明する。図８は、本実施形態に係る半導体装置の一例を示す断面図である。なお、第２実施形態と同一の構成要素には、同一の符号を付しており、その説明は省略する。
【００５７】
本実施形態に係る半導体装置では、ｐ型の半導体層１７が形成される領域における障壁層１５が薄膜化されている。そして、薄膜化された障壁層１５上に、第２実施形態と同様のｐ型の半導体層１７、ｎ型の半導体層１８、ドレイン電極２１およびスイッチ電極２２が形成されている。
【００５８】
ｐ型の半導体層１７が形成された領域を除いて、障壁層１５上には例えば窒化シリコンからなる絶縁膜３１がゲート電極１９およびソース電極２０を開口するように形成されている。また、絶縁膜３１を含む全面に、各電極１９〜２２を開口する窒化シリコンからなる絶縁膜３２，３３が形成されている。
【００５９】
上記の本実施形態に係る半導体装置では、ドレイン電極２１とチャネル層１４との間の障壁層１５、特に高抵抗層１５ａの膜厚が薄膜化されていることから、上記したリーク電流の低減の効果に加えて、高速化および低抵抗化を図ることができる。
【００６０】
なお、本実施形態では、電子供給層１３ｂ，１５ｂがチャネル層１４の上下にあるダブルヘテロ構造のＨＥＭＴについて説明したが、電子供給層１４が一つしかないシングルヘテロ構造のＨＥＭＴについても同様に適用可能である。
【００６１】
図９は、シングルヘテロ構造の半導体装置の一例を示す断面図である。
図９に示すように、図８に示したチャネル層１４下の障壁層１３は形成されずにバッファ層１２上にチャネル層１４が形成されている。なお、バッファ層１２を設けずに電子供給層をもたない障壁層１３を残してもよい。その他の構成については、図８に示した半導体装置と同様である。
【００６２】
次に、本実施形態に係る半導体装置の製造方法について、図１０〜図１２を参照して説明する。なお、一例として図８に示すダブルヘテロ構造のＨＥＭＴの製造方法について説明する。
【００６３】
まず、図１０（ａ）に示すように、半絶縁性の単結晶ＧａＡｓよりなる基板１１の上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＧａＡｓを、３〜５μｍ程度エピタキシャル成長させてバッファ層１２を形成する。
続いて、バッファ層１２の上に、ＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、２００ｎｍ程度エピタキシャル成長させて高抵抗層１３ａを形成する。続いて、高抵抗層１３ａ上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを、約４ｎｍ程度エピタキシャル成長させて電子供給層１３ｂを形成する。続いて、電子供給層１３ｂ上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約２ｎｍ程度エピタキシャル成長させて高抵抗層１３ｃを形成する。これにより、障壁層１３が形成される。
【００６４】
次に、図１０（ｂ）に示すように、障壁層１３上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＩｎＧａＡｓを、１０ｎｍ程度エピタキシャル成長させて、チャネル層１４を形成する。
続いて、チャネル層１４上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約２ｎｍ程度エピタキシャル成長させて高抵抗層１５ｃを形成する。続いて、高抵抗層１５ｃ上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを、約４ｎｍ程度エピタキシャル成長させて電子供給層１５ｂを形成する。続いて、電子供給層１５ｂ上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約１３０ｎｍ程度エピタキシャル成長させて高抵抗層１５ａを形成する。これにより、チャネル層１４上に障壁層１５が形成される。
【００６５】
次に、図１１（ｃ）に示すように、リソグラフィ技術により、ドレイン電極およびスイッチ電極を形成する領域における障壁層１５を開口する図示しないレジストを形成し、当該レジストをエッチングマスクとして、障壁層１５の高抵抗層１５ａを薄膜化する。レジストを除去した後、障壁層１５の全面に、ＣＶＤ法により例えば窒化シリコン膜を堆積させて絶縁膜３１を形成する。
【００６６】
次に、図１１（ｄ）に示すように、リソグラフィ技術により、ｐ型半導体層を形成する領域を開口する図示しないレジストを形成し、当該レジストをマスクとして絶縁膜３１を除去する。レジストを除去した後、絶縁膜３１から露出した障壁層１５上に、例えばＭＯＣＶＤ法により、ｐ型不純物として亜鉛を添加したｐ型ＡｌＧａＡｓを選択的にエピタキシャル成長させて、ｐ型の半導体層１７を形成する。続いて、ｐ型の半導体層１７上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを選択的にエピタキシャル成長させて、ｎ型の半導体層１８を形成する。
【００６７】
次に、図１２（ｅ）に示すように、ｎ型の半導体層１８および絶縁膜３１上に、フォトリソグラフィ技術により、スイッチ電極を形成する領域を開口する図示しないレジストを形成し、当該レジストをエッチングマスクとして、ｎ型の半導体層１８を選択エッチングする。このとき、ｐ型の半導体層１７は、エッチングストッパとして機能する。その後、レジストを除去する。
【００６８】
次に、図１２（ｆ）に示すように、全面に、ＣＶＤ法により例えば窒化シリコン膜を堆積させて絶縁膜３２を形成した後、絶縁膜３２上に、フォトリソグラフィ技術により、ゲート電極およびスイッチ電極を形成する領域を開口する図示しないレジストを形成する。
続いて、レジストの開口に露出した絶縁膜３２，３１をエッチングにより除去した後、レジストの開口を含む全面にチタンＴｉ、白金Ｐｔ、金Ａｕを順次蒸着し、リフトオフ法により、レジスト上の電極材をレジストとともに除去することにより、ゲート電極１９およびスイッチ電極２２を形成する。
【００６９】
なお、図１２（ｅ）と図１２（ｆ）に示す工程の間に、通常の化合物系ＨＥＭＴに用いられているように、ゲート電極下の障壁層１５をエッチングして薄膜化するリセスエッチング工程を設けてもよい。あるいは、ＪＨＥＭＴ（ＪｕｎｃｔｉｏｎＨＥＭＴ）に用いられているように、ゲート電極の下部にのみｐ型不純物を注入する不純物ドーピング工程を設けてもよい。
【００７０】
以降の工程としては、全面に窒化シリコン等からなる絶縁膜３３を堆積させた後、フォトリソグラフィ技術により、ソースおよびドレインとなる領域を開口する図示しないレジストを形成し、レジストの開口に露出した絶縁膜３３，３２，３１を除去する。
続いて、レジストの開口を含む全面に金ゲルマニウム合金ＡｕＧｅおよびニッケルＮｉを順次蒸着し、リフトオフ法により、レジスト上の電極材をレジストとともに除去する。その後、例えば４００°程度の熱処理により合金化させて、ソース電極２０およびドレイン電極２１を形成する。最後に、ゲート電極１９上およびスイッチ電極２２上の絶縁膜３３をエッチングし、外部とコンタクトを取れるようにすることにより、図８に示す半導体装置が製造される。
【００７１】
本実施形態に係る半導体装置の製造方法によれば、障壁層１５をエッチングにより薄膜化した後、薄膜化した部分の障壁層１５上に絶縁膜３１を用いて選択的にエピタキシャル成長させてｐ型の半導体層１７およびｎ型の半導体層１８を形成することにより、上記したリーク電流の低減に加え、低抵抗化および高速化を図ることができる半導体装置を作製することができる。
【００７２】
本発明は、上記の実施形態の説明に限定されない。例えば、本実施形態ではチャネル（層）２ａ，１４がｎ型で、電位障壁を形成する半導体層１７がｐ型の例について説明したが、ｐ型のチャネル２ａ，１４についても同様に適用可能である。この場合には、上記の説明において不純物導電型および印加電圧の極性を逆にすることで実現される。また、本実施形態で挙げた材料や数値は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７３】
【発明の効果】
本発明によれば、外部トランジスタを挿入することなく、ソースとドレイン間のリーク電流を低減することができる。従って、外部トランジスタを新たに設ける場合に比べて、低コスト化および小面積化を図ることができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の一例を示す断面図である。
【図２】図１のＡ−Ａ’界面のエネルギーバンド図である。
【図３】第２実施形態に係るダブルヘテロ構造の半導体装置の一例を示す断面図である。
【図４】第２実施形態に係るシングルヘテロ構造の半導体装置の一例を示す断面図である。
【図５】第２実施形態に係る半導体装置の製造における工程断面図である。
【図６】第２実施形態に係る半導体装置の製造における工程断面図である。
【図７】第２実施形態に係る半導体装置の製造における工程断面図である。
【図８】第３実施形態に係るダブルヘテロ構造の半導体装置の一例を示す断面図である。
【図９】第３実施形態に係るシングルヘテロ構造の半導体装置の一例を示す断面図である。
【図１０】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１３】従来の電界効果トランジスタの一例を示す断面図である。
【図１４】従来の高電子移動度トランジスタの一例を示す断面図である。
【図１５】従来の電界効果トランジスタの問題点であるリーク電流を説明するための図である。
【図１６】外部トランジスタを挿入してリーク電流を低減した電界効果トランジスタを説明するための図である。
【符号の説明】
１…基板、２…半導体層、２ａ…チャネル、３…ゲート電極、４…ソース電極、５…ｐ型の半導体層、６…ｎ型の半導体層、７…ドレイン電極、８…スイッチ電極、１１…基板、１２…バッファ層、１３…障壁層、１３ａ，１３ｃ…高抵抗層、１３ｂ…電子供給層、１４…チャネル層、１５…障壁層、１５ａ，１５ｃ…高抵抗層、１５ｂ…電子供給層、１６…エッチングストッパ層、１７…ｐ型の半導体層、１８…ｎ型の半導体層、１９…ゲート電極、２０…ソース電極、２１…ドレイン電極、２２…スイッチ電極、２３…絶縁膜、３１，３２，３３…絶縁膜、１０１…基板、１０２…半導体層、１０３…チャネル、１０４…電子供給層、１０５…ゲート電極、１０６…ソース電極、１０７…ドレイン電極、１１１…ドレイン電圧供給回路、１１２…ゲート電圧供給回路、１１３…外部トランジスタ、１１４…スイッチ端子。
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体層上にソース電極、ドレイン電極、ゲート電極が形成されたトランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、携帯電話等の移動体通信システムにおいて端末の小型化及び低消費電力化が強く求められている。そのため、それを構成するトランジスタ等のデバイスにおいても同様な要求がなされている。
【０００３】
例えば、現在の移動体通信の柱ともいえるデジタルセルラー用パワーアンプについては、電界効果トランジスタ（ＦＥＴ：Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や２次元電子ガスを電子のチャネル層に用いた高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等を複数個用いて構成される。
【０００４】
図１３は、電界効果トランジスタの一例を示す断面図である。
図１３に示す電界効果トランジスタは、例えばＧａＡｓやＳｉからなる半絶縁性の基板１０１上に半導体層１０２が形成され、この半導体層１０２に例えばｎ型のチャネル１０３が形成される。半導体層１０２上には、ゲート電極１０５を挟んでソース電極１０６およびドレイン電極１０７が形成されている。
【０００５】
図１４は、高電子移動度トランジスタの一例を示す断面図である。
図１４に示す高電子移動度トランジスタは、ＧａＡｓ等からなる半絶縁性の基板１０１上に不純物を含有しない半導体層１０２が形成され、半導体層１０２の内部には例えばｎ型のチャネル（層）１０３が形成され、チャネル１０３の近傍にｎ型の電子供給層１０４が形成されている。半導体層１０２上には、ゲート電極１０５を挟んでソース電極１０６とドレイン電極１０７が形成されている。
【０００６】
図１３および図１４に示すトランジスタでは、現在、低消費電力化の観点から信号入力がない状態でのソース・ドレイン間のリーク電流が問題になってきている。
【０００７】
すなわち、図１５に示すように、ドレイン電極１０７にはドレイン電圧供給回路１１１によりドレイン電圧Ｖｄｄが印加され、ソース電極１０６が接地ＧＮＤされている場合に、ゲート電極１０５にはゲート電圧供給回路１１０により電圧が印加されていないか、あるいはしきい値電圧Ｖｔｈよりも低いゲート電圧Ｖｇしか印加されていないにもかかわらず、ソース・ドレイン間に電流が流れてしまうことにより、低消費電力化の妨げとなる。
【０００８】
従来、トランジスタのソース・ドレイン間のリーク電流を低減するため、様々な工夫が行われている（例えば、特許文献１参照）。特許文献１記載の技術では、半導体層内部の構造を工夫することによりリーク電流の低減を図るものである。
【０００９】
【特許文献１】
特開２００２−１９０４８０号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、半導体層内部の不純物領域の濃度等を制御することによるリーク電流の低減には限界がある。そこで、リーク電流の対策として、図１６に示すように、ドレイン電圧供給回路１１１とドレイン電極１０７との間に、外部トランジスタ１１３を挿入し、外部トランジスタ１１３のゲートに接続するスイッチ端子１１４への電圧印加を制御して、外部トランジスタ１１３をドレインスイッチとして用いることによって、リーク電流の低減を図る方法が考えられる。
【００１１】
外部トランジスタを設けることにより、上記した半導体層内部構造の改良に比して、リーク電流を低減させることができるが、この場合パッケージ面積が大きくなることや、ドレインスイッチ用の外部トランジスタのコストが新たにかかることがデメリットとして生じる。
【００１２】
本発明は上記の事情に鑑みてなされたものであり、その目的は、外部トランジスタを挿入することなく、ソースとドレイン間のリーク電流を低減することができる半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、チャネルを形成する半導体層上にソース電極およびドレイン電極が形成され、前記ソース電極と前記ドレイン電極との間における前記半導体層上にゲート電極が形成された半導体装置であって、前記ドレイン電極と前記チャネルとの間に形成され、前記チャネルの電荷と異なる極性をもつ電位障壁層と、前記電位障壁層の電位を制御するスイッチ電極とを有する。
【００１４】
前記ソース電極と前記ドレイン電極との間隔が、前記ソース電極と前記スイッチ電極との間隔よりも短くなるように前記スイッチ電極が配置されている。
【００１５】
前記ゲート電極および前記スイッチ電極が同一の電極材により形成されている。
【００１６】
前記半導体層は、前記チャネルが内部に形成され、前記ドレイン電極と前記チャネルとの間に存在する前記半導体層が他の領域に比して薄く形成されている。
【００１７】
上記の本発明の半導体装置では、ドレイン電極とチャネルとの間に、チャネルの電荷と異なる極性をもつ電位障壁層が形成されていることから、この電位障壁層によりチャネルの電荷に対する電位障壁が形成され、待機時におけるチャネルとドレイン電極間の電荷の移動が防止される。
そして、電位障壁層の電位を制御するスイッチ電極が設けられていることから、動作時において、スイッチ電極により電位障壁層の電位が制御、すなわち電位障壁層による電位障壁の高さが引き下げられて、チャネルとドレイン電極間の電荷の移動が行われる。
【００１８】
【発明の実施の形態】
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。
【００１９】
第１実施形態
図１は、本実施形態に係る半導体装置の断面図である。
図１に示す半導体装置１は、半絶縁性のＧａＡｓ等からなる基板１上に例えばｎ型のＧａＡｓ等からなる半導体層２が形成されており、当該半導体層２にｎ型のチャネル２ａが形成される。半導体層２上には、ゲート電極３およびソース電極４が形成されている。
【００２０】
ドレイン電極が形成される領域には、チャネル２ａの極性と異なるｐ型の半導体層（電子障壁層）５が形成され、さらにｐ型の半導体層５上にｎ型の半導体層６が形成されており、ｎ型の半導体層６上にドレイン電極７が形成されている。ｎ型半導体層６はドレイン電極７のコンタクト抵抗低減のために設けられている。ｐ型の半導体層５の露出した領域には、スイッチ電極８が形成されている。
【００２１】
ゲート電極３およびスイッチ電極８は、同一の電極材により形成されており、例えば、チタンＴｉ、白金Ｐｔ、金Ａｕの積層膜により形成される。また、ソース電極４およびドレイン電極７は、同一の電極材により形成されており、例えばＡｕＧｅおよびＮｉの積層膜により形成される。
【００２２】
図示した例では、ショットキー障壁ゲート構造（ＭＥＳＦＥＴ）を挙げているが、ゲート電極３下の半導体層２内にｐ型拡散層を形成したｐｎ接合ゲート構造（ＪＦＥＴ：ＪｕｎｃｔｉｏｎＦＥＴ）を採用することも可能である。また、ＧａＡｓのＭＥＳＦＥＴの例を挙げたが、基板１としてＩｎＰを用い、半導体層２にＩｎＡｓ系半導体を用いてもよい。
【００２３】
さらに、化合物半導体のみならずシリコン半導体であってもよい。基板１としてシリコン基板を採用する場合には、半導体層２としてｐ型の半導体領域を形成することによりｎ型のチャネル２ａが形成される。この場合には、ソース電極４およびドレイン電極７下の半導体層２にｎ型のソース・ドレイン領域となる不純物領域を形成し、ゲート電極３と半導体層２との間には酸化シリコンからなるゲート絶縁膜を形成することにより実現される。
【００２４】
次に、本実施形態に係る半導体装置の動作について、図２を参照して説明する。図２は、図１のＡ−Ａ’界面のエネルギーバンド図である。
【００２５】
ドレイン電極７直下のｎ型のチャネル２ａとｐ型の半導体層５との間には、ｐｎ接合により互いのフェルミ準位が一致することにより、ｐ型の半導体層５はチャネル２ａの電子に対して高さＶＦの電位障壁を形成する。電位障壁の高さＶＦは、接合する前のｎ型のチャネル２ａとｐ型の半導体層５とのフェルミ準位の差であり、ｎ型のチャネル２ａとｐ型の半導体層５の不純物濃度によって異なる。ドレイン電極７には、正のドレイン電圧Ｖｄｄが印加されている状態を示し、このドレイン電圧Ｖｄｄによりｎ型の半導体層６のフェルミ準位は上がり、ｐ型の半導体層５のフェルミ準位よりも約Ｖｄｄの電位差が形成されている。
【００２６】
上記の半導体装置のゲート電極３に信号が入力される際には、スイッチ電極８には電位障壁の高さＶＦを越える正電圧Ｖが印加され、この結果電子障壁の高さが低くなり（ＶＦ−Ｖ）、ｎ型のチャネル２ａからｐ型の半導体層５を介してｎ型の半導体層６へ電子が流れることにより、ソース電極４とドレイン電極７との間に信号電流が流れることとなる。
【００２７】
上記の半導体装置のゲート電極３に信号が入力されずに待機状態となっている際には、スイッチ電極８には電位障壁の高さＶＦ以下の正電圧が印加されているか、あるいは電圧が印加されていないことから、電位障壁の存在によりｎ型のチャネル２ａからｎ型の半導体層６へは電子が流れない。従って、待機状態におけるソース電極４とドレイン電極７との間に流れるリーク電流が低減される。
【００２８】
以上のように、本実施形態に係る半導体装置によれば、ドレイン電極７とチャネル２ａとの間に形成された、チャネル２ａの電荷と異なる極性をもつ半導体層５により、チャネル２ａとドレイン電極７との間に電位障壁が形成され、電位障壁の高さをスイッチ電極８により制御することにより、待機状態におけるソース電極４とドレイン電極７との間のリーク電流を低減することができる。
【００２９】
このように、ｐ型半導体層６およびスイッチ電極８をドレインスイッチとして用いることにより、外部トランジスタをドレインスイッチとして用いる場合に比べて、同等のリーク電流の低減効果を達成しつつ、低コスト化および小面積化を図ることができる。
【００３０】
また、本実施形態では、ソース電極４とドレイン電極７との間隔が、ソース電極４とスイッチ電極８との間隔よりも短くなるようにスイッチ電極８が配置されており、ソース電極４とドレイン電極７との間隔を増大することがないことから、高速化を維持したままリーク電流を低減することができる。なお、スイッチ電極８がゲート電極３とドレイン電極７との間に配置されていてもよく、この場合には高速化の観点からは劣るが、同様にリーク電流の低減の効果を有する。
【００３１】
第２実施形態
本実施形態では、第１実施形態で説明したドレインスイッチをＨＥＭＴに適用した例について説明する。図３は、本実施形態に係る半導体装置の一例を示す断面図である。
【００３２】
図３に示す半導体装置は、例えば半絶縁性のＧａＡｓよりなる基板１１上に、不純物が添加されていないｕｎｄｏｐｅｄ−ＧａＡｓよりなるバッファ層１２を介して、ＩＩＩ−Ｖ族化合物半導体よりなる障壁層１３、ｎ型のチャネル層１４および障壁層１５が順次積層されている。障壁層１５上には、エッチングストッパ層１６を介してゲート電極１９およびソース電極２０が形成されている。
【００３３】
ドレイン電極が形成される領域には、エッチングストッパ層１６上に、チャネル層１４の極性と異なるｐ型の半導体層（電子障壁層）１７が形成され、さらにｐ型の半導体層１７上にｎ型の半導体層１８が形成されており、ｎ型の半導体層１８上にドレイン電極２１が形成されている。ｐ型の半導体層１７の露出した領域には、スイッチ電極２２が形成されている。各電極１９〜２２が形成されていない領域には、絶縁膜２３が形成されている。
【００３４】
以下、各層について説明する。
障壁層１３，１５は、チャネル層１４を構成する半導体よりも広いバンドギャップを有する半導体で構成されている。例えば、Ａｌｘ Ｇａ１−ｘ Ａｓ混晶が好ましく、通常アルミニウム（Ａｌ）の組成比は、ｘ＝０．２〜０．３である。
【００３５】
障壁層１３，１５は、基本的に不純物を含まない高抵抗層１３ａ，１３ｃ，１５ａ，１５ｃにより構成されるが、チャネル層１４から約２〜４ｎｍ離れた所に、高濃度のｎ型不純物を含む電子供給層１３ｂ，１５ｂを有している。
【００３６】
電子供給層１３ｂ，１５ｂは、厚さが約４ｎｍでありｎ型不純物としてシリコン（Ｓｉ）を１．０×１０１２〜２．０×１０１２／ｃｍ２ 程度添加してある。また、電子供給層１３ｂ，１５ｂとチャネル層１４との間の不純物を添加していない高抵抗層１３ｃ，１５ｃは、２ｎｍ程度の厚さを有する。
【００３７】
チャネル層１４は、ソース電極２０とドレイン電極２１との間の電流経路であり、障壁層１３，１５を構成する半導体よりも狭いバンドギャップを有する半導体により構成されている。
例えば、Ｉｎｘ Ｇａ１−ｘ Ａｓが好ましく、通常Ｉｎの組成比がｘ＝０．１〜０．２程度の不純物を添加していないｕｎｄｏｐｅｄ−ＩｎＧａＡｓ混晶により構成される。これにより、チャネル層１４には、電子供給層１３ｂ，１５ｂから供給された電子が蓄積され、ｎ型のチャネルとなる。
【００３８】
エッチングストッパ層１６は、ｐ型の半導体層１７およびｎ型の半導体層１８を選択エッチングする時に、エッチングを止める役割を果たしている。例えば、半導体層１７，１８がＡｌＧａＡｓにより形成されている場合に、エッチングストッパ層１６はＧａＡｓにより構成される。
【００３９】
ゲート電極１９およびスイッチ電極２２は、同一の電極材により構成され、基板側からチタン（Ｔｉ）、白金（Ｐｔ）および金（Ａｕ）を順次積層した構成となっている。
【００４０】
ソース電極２０及びドレイン電極２１は、基板側から金ゲルマニウム（ＡｕＧｅ）合金、ニッケル（Ｎｉ）を順次積層して構成されており、障壁層１５に対しエッチングストッパ層１６を介してオーミック接触している。
【００４１】
上記の本実施形態に係る半導体装置では、ｎ型のチャネル層１４とｐ型の半導体層１７との間に、不純物が添加されていない高抵抗層１５ａを有するが、価電子帯と伝導体のほぼ真ん中にフェルミ準位をもつ高抵抗層１５ａを介しても、ｎ型のチャネル層１４の電子に対する電位障壁がｐ型の半導体層１７により形成されることは第１実施形態と同様である。従って、第１実施形態と同様にｐ型の半導体層１７により形成される電位障壁により、待機時におけるソース電極２０とドレイン電極２１との間を流れるリーク電流は低減される。
【００４２】
本実施形態に係る半導体装置によれば、第１実施形態と同様に、ドレイン電極２１とチャネル層１４との間に形成された、チャネル層１４の電荷と異なる極性をもつ半導体層１７により、チャネル層１４とドレイン電極２１との間に電位障壁が形成され、電位障壁の高さをスイッチ電極２２により制御することにより、待機状態におけるソース電極２０とドレイン電極２１との間のリーク電流を低減しつつ、トランジスタ動作を行うことができる。
【００４３】
このように、ｐ型の半導体層１７およびスイッチ電極２２をドレインスイッチとして用いることにより、外部トランジスタをドレインスイッチとして用いる場合に比べて、同等のリーク電流の低減効果を達成しつつ、低コスト化および小面積化を図ることができる。
【００４４】
なお、本実施形態では、電子供給層１３ｂ，１５ｂがチャネル層１４の上下にあるダブルヘテロ構造のＨＥＭＴについて説明したが、電子供給層１４が一つしかないシングルヘテロ構造のＨＥＭＴについても同様に適用可能である。
【００４５】
図４は、シングルヘテロ構造の半導体装置の一例を示す断面図である。
図４に示すように、図３に示したチャネル層１４下の障壁層１３は形成されずにバッファ層１２上にチャネル層１４が形成されている。なお、バッファ層１２を設けずに電子供給層をもたない障壁層１３を残してもよい。その他の構成については、図３に示した半導体装置と同様である。
【００４６】
次に、本実施形態に係る半導体装置の製造方法について、図５〜図７を参照して説明する。なお、一例として図３に示すダブルヘテロ構造のＨＥＭＴの製造方法について説明する。
【００４７】
まず、図５（ａ）に示すように、半絶縁性の単結晶ＧａＡｓよりなる基板１１の上に、例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、不純物を添加しないｕｎｄｏｐｅｄ−ＧａＡｓを、３〜５μｍ程度エピタキシャル成長させてバッファ層１２を形成する。
続いて、バッファ層１２の上に、ＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、２００ｎｍ程度エピタキシャル成長させて高抵抗層１３ａを形成する。続いて、高抵抗層１３ａ上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを、約４ｎｍ程度エピタキシャル成長させて電子供給層１３ｂを形成する。続いて、電子供給層１３ｂ上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約２ｎｍ程度エピタキシャル成長させて高抵抗層１３ｃを形成する。これにより、障壁層１３が形成される。
【００４８】
次に、図５（ｂ）に示すように、障壁層１３上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＩｎＧａＡｓを、１０ｎｍ程度エピタキシャル成長させて、チャネル層１４を形成する。
続いて、チャネル層１４上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約２ｎｍ程度エピタキシャル成長させて高抵抗層１５ｃを形成する。続いて、高抵抗層１５ｃ上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを、約４ｎｍ程度エピタキシャル成長させて電子供給層１５ｂを形成する。続いて、電子供給層１５ｂ上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約１３０ｎｍ程度エピタキシャル成長させて高抵抗層１５ａを形成する。これにより、チャネル層１４上に障壁層１５が形成される。
【００４９】
次に、図６（ｃ）に示すように、障壁層１５上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＧａＡｓをエピタキシャル成長させて、エッチングストッパ層１６を形成する。続いて、エッチングストッパ層１６上に、例えばＭＯＣＶＤ法により、ｐ型不純物として亜鉛を添加したｐ型ＡｌＧａＡｓをエピタキシャル成長させて、ｐ型の半導体層１７を形成する。続いて、ｐ型の半導体層１７上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓをエピタキシャル成長させて、ｎ型の半導体層１８を形成する。
【００５０】
次に、図６（ｄ）に示すように、ｎ型の半導体層１８上にフォトリソグラフィ技術により、ドレイン電極およびスイッチ電極を形成する領域を保護する図示しないレジストを形成し、当該レジストをエッチングマスクとして、ｎ型の半導体層１８およびｐ型の半導体層１７を選択エッチングする。このとき、エッチングストッパ層１６は、エッチングストッパとして機能する。その後、レジストを除去する。
【００５１】
次に、図７（ｅ）に示すように、ｎ型の半導体層１８およびエッチングストッパ層１６上にフォトリソグラフィ技術により、スイッチ電極を形成する領域を開口するレジストを形成し、当該レジストをエッチングマスクとして、ｎ型の半導体層１８を選択エッチングする。このとき、ｐ型の半導体層１７は、エッチングストッパとして機能する。その後、レジストを除去する。
【００５２】
次に、図７（ｆ）に示すように、フォトリソグラフィ技術により、ゲート電極およびスイッチ電極を形成する領域を開口する図示しないレジストを形成し、レジストの開口を含む全面にチタンＴｉ、白金Ｐｔ、金Ａｕを順次蒸着し、リフトオフ法により、レジスト上の電極材をレジストとともに除去することにより、ゲート電極１９およびスイッチ電極２２を形成する。なお、レジストの開口に露出したエッチングストッパ層１６を除去した後に電極材を蒸着してもよい。
【００５３】
なお、図１７（ｅ）と図１７（ｆ）に示す工程の間に、通常の化合物系ＨＥＭＴに用いられているように、ゲート電極下の障壁層１５をエッチングして薄膜化するリセスエッチング工程を設けてもよい。あるいは、ＪＨＥＭＴ（ＪｕｎｃｔｉｏｎＨＥＭＴ）に用いられているように、ゲート電極の下部にのみｐ型不純物を注入する不純物ドーピング工程を設けてもよい。
【００５４】
以降の工程としては、全面に窒化シリコン等からなる絶縁膜２３を堆積させた後、フォトリソグラフィ技術により、ソースおよびドレインとなる領域を開口する図示しないレジストを形成し、レジストの開口に露出した絶縁膜２３を除去する。
続いて、レジストの開口を含む全面に金ゲルマニウム合金ＡｕＧｅおよびニッケルＮｉを順次蒸着し、リフトオフ法により、レジスト上の電極材をレジストとともに除去する。その後、例えば４００°程度の熱処理により合金化させて、ソース電極２０およびドレイン電極２１を形成する。最後に、ゲート電極１９上およびスイッチ電極２２上の絶縁膜２３をエッチングし、外部とコンタクトを取れるようにすることにより、図３に示す半導体装置が製造される。
【００５５】
本実施形態に係る半導体装置の製造方法によれば、基板作製時のエピタキシャル成長段階で、予めｐ型の半導体層１７およびｎ型の半導体層１８を形成し、ゲート電極１９と同時にスイッチ電極２２を形成することによって、製造工程の増加を抑えつつ、上記した作用をもつドレインスイッチを作製することがでる。
【００５６】
第３実施形態
本実施形態では、第１実施形態で説明したドレインスイッチをＨＥＭＴに適用した他の例について説明する。図８は、本実施形態に係る半導体装置の一例を示す断面図である。なお、第２実施形態と同一の構成要素には、同一の符号を付しており、その説明は省略する。
【００５７】
本実施形態に係る半導体装置では、ｐ型の半導体層１７が形成される領域における障壁層１５が薄膜化されている。そして、薄膜化された障壁層１５上に、第２実施形態と同様のｐ型の半導体層１７、ｎ型の半導体層１８、ドレイン電極２１およびスイッチ電極２２が形成されている。
【００５８】
ｐ型の半導体層１７が形成された領域を除いて、障壁層１５上には例えば窒化シリコンからなる絶縁膜３１がゲート電極１９およびソース電極２０を開口するように形成されている。また、絶縁膜３１を含む全面に、各電極１９〜２２を開口する窒化シリコンからなる絶縁膜３２，３３が形成されている。
【００５９】
上記の本実施形態に係る半導体装置では、ドレイン電極２１とチャネル層１４との間の障壁層１５、特に高抵抗層１５ａの膜厚が薄膜化されていることから、上記したリーク電流の低減の効果に加えて、高速化および低抵抗化を図ることができる。
【００６０】
なお、本実施形態では、電子供給層１３ｂ，１５ｂがチャネル層１４の上下にあるダブルヘテロ構造のＨＥＭＴについて説明したが、電子供給層１４が一つしかないシングルヘテロ構造のＨＥＭＴについても同様に適用可能である。
【００６１】
図９は、シングルヘテロ構造の半導体装置の一例を示す断面図である。
図９に示すように、図８に示したチャネル層１４下の障壁層１３は形成されずにバッファ層１２上にチャネル層１４が形成されている。なお、バッファ層１２を設けずに電子供給層をもたない障壁層１３を残してもよい。その他の構成については、図８に示した半導体装置と同様である。
【００６２】
次に、本実施形態に係る半導体装置の製造方法について、図１０〜図１２を参照して説明する。なお、一例として図８に示すダブルヘテロ構造のＨＥＭＴの製造方法について説明する。
【００６３】
まず、図１０（ａ）に示すように、半絶縁性の単結晶ＧａＡｓよりなる基板１１の上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＧａＡｓを、３〜５μｍ程度エピタキシャル成長させてバッファ層１２を形成する。
続いて、バッファ層１２の上に、ＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、２００ｎｍ程度エピタキシャル成長させて高抵抗層１３ａを形成する。続いて、高抵抗層１３ａ上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを、約４ｎｍ程度エピタキシャル成長させて電子供給層１３ｂを形成する。続いて、電子供給層１３ｂ上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約２ｎｍ程度エピタキシャル成長させて高抵抗層１３ｃを形成する。これにより、障壁層１３が形成される。
【００６４】
次に、図１０（ｂ）に示すように、障壁層１３上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＩｎＧａＡｓを、１０ｎｍ程度エピタキシャル成長させて、チャネル層１４を形成する。
続いて、チャネル層１４上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約２ｎｍ程度エピタキシャル成長させて高抵抗層１５ｃを形成する。続いて、高抵抗層１５ｃ上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを、約４ｎｍ程度エピタキシャル成長させて電子供給層１５ｂを形成する。続いて、電子供給層１５ｂ上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、約１３０ｎｍ程度エピタキシャル成長させて高抵抗層１５ａを形成する。これにより、チャネル層１４上に障壁層１５が形成される。
【００６５】
次に、図１１（ｃ）に示すように、リソグラフィ技術により、ドレイン電極およびスイッチ電極を形成する領域における障壁層１５を開口する図示しないレジストを形成し、当該レジストをエッチングマスクとして、障壁層１５の高抵抗層１５ａを薄膜化する。レジストを除去した後、障壁層１５の全面に、ＣＶＤ法により例えば窒化シリコン膜を堆積させて絶縁膜３１を形成する。
【００６６】
次に、図１１（ｄ）に示すように、リソグラフィ技術により、ｐ型半導体層を形成する領域を開口する図示しないレジストを形成し、当該レジストをマスクとして絶縁膜３１を除去する。レジストを除去した後、絶縁膜３１から露出した障壁層１５上に、例えばＭＯＣＶＤ法により、ｐ型不純物として亜鉛を添加したｐ型ＡｌＧａＡｓを選択的にエピタキシャル成長させて、ｐ型の半導体層１７を形成する。続いて、ｐ型の半導体層１７上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを選択的にエピタキシャル成長させて、ｎ型の半導体層１８を形成する。
【００６７】
次に、図１２（ｅ）に示すように、ｎ型の半導体層１８および絶縁膜３１上に、フォトリソグラフィ技術により、スイッチ電極を形成する領域を開口する図示しないレジストを形成し、当該レジストをエッチングマスクとして、ｎ型の半導体層１８を選択エッチングする。このとき、ｐ型の半導体層１７は、エッチングストッパとして機能する。その後、レジストを除去する。
【００６８】
次に、図１２（ｆ）に示すように、全面に、ＣＶＤ法により例えば窒化シリコン膜を堆積させて絶縁膜３２を形成した後、絶縁膜３２上に、フォトリソグラフィ技術により、ゲート電極およびスイッチ電極を形成する領域を開口する図示しないレジストを形成する。
続いて、レジストの開口に露出した絶縁膜３２，３１をエッチングにより除去した後、レジストの開口を含む全面にチタンＴｉ、白金Ｐｔ、金Ａｕを順次蒸着し、リフトオフ法により、レジスト上の電極材をレジストとともに除去することにより、ゲート電極１９およびスイッチ電極２２を形成する。
【００６９】
なお、図１２（ｅ）と図１２（ｆ）に示す工程の間に、通常の化合物系ＨＥＭＴに用いられているように、ゲート電極下の障壁層１５をエッチングして薄膜化するリセスエッチング工程を設けてもよい。あるいは、ＪＨＥＭＴ（ＪｕｎｃｔｉｏｎＨＥＭＴ）に用いられているように、ゲート電極の下部にのみｐ型不純物を注入する不純物ドーピング工程を設けてもよい。
【００７０】
以降の工程としては、全面に窒化シリコン等からなる絶縁膜３３を堆積させた後、フォトリソグラフィ技術により、ソースおよびドレインとなる領域を開口する図示しないレジストを形成し、レジストの開口に露出した絶縁膜３３，３２，３１を除去する。
続いて、レジストの開口を含む全面に金ゲルマニウム合金ＡｕＧｅおよびニッケルＮｉを順次蒸着し、リフトオフ法により、レジスト上の電極材をレジストとともに除去する。その後、例えば４００°程度の熱処理により合金化させて、ソース電極２０およびドレイン電極２１を形成する。最後に、ゲート電極１９上およびスイッチ電極２２上の絶縁膜３３をエッチングし、外部とコンタクトを取れるようにすることにより、図８に示す半導体装置が製造される。
【００７１】
本実施形態に係る半導体装置の製造方法によれば、障壁層１５をエッチングにより薄膜化した後、薄膜化した部分の障壁層１５上に絶縁膜３１を用いて選択的にエピタキシャル成長させてｐ型の半導体層１７およびｎ型の半導体層１８を形成することにより、上記したリーク電流の低減に加え、低抵抗化および高速化を図ることができる半導体装置を作製することができる。
【００７２】
本発明は、上記の実施形態の説明に限定されない。例えば、本実施形態ではチャネル（層）２ａ，１４がｎ型で、電位障壁を形成する半導体層１７がｐ型の例について説明したが、ｐ型のチャネル２ａ，１４についても同様に適用可能である。この場合には、上記の説明において不純物導電型および印加電圧の極性を逆にすることで実現される。また、本実施形態で挙げた材料や数値は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７３】
【発明の効果】
本発明によれば、外部トランジスタを挿入することなく、ソースとドレイン間のリーク電流を低減することができる。従って、外部トランジスタを新たに設ける場合に比べて、低コスト化および小面積化を図ることができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の一例を示す断面図である。
【図２】図１のＡ−Ａ’界面のエネルギーバンド図である。
【図３】第２実施形態に係るダブルヘテロ構造の半導体装置の一例を示す断面図である。
【図４】第２実施形態に係るシングルヘテロ構造の半導体装置の一例を示す断面図である。
【図５】第２実施形態に係る半導体装置の製造における工程断面図である。
【図６】第２実施形態に係る半導体装置の製造における工程断面図である。
【図７】第２実施形態に係る半導体装置の製造における工程断面図である。
【図８】第３実施形態に係るダブルヘテロ構造の半導体装置の一例を示す断面図である。
【図９】第３実施形態に係るシングルヘテロ構造の半導体装置の一例を示す断面図である。
【図１０】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１３】従来の電界効果トランジスタの一例を示す断面図である。
【図１４】従来の高電子移動度トランジスタの一例を示す断面図である。
【図１５】従来の電界効果トランジスタの問題点であるリーク電流を説明するための図である。
【図１６】外部トランジスタを挿入してリーク電流を低減した電界効果トランジスタを説明するための図である。
【符号の説明】
１…基板、２…半導体層、２ａ…チャネル、３…ゲート電極、４…ソース電極、５…ｐ型の半導体層、６…ｎ型の半導体層、７…ドレイン電極、８…スイッチ電極、１１…基板、１２…バッファ層、１３…障壁層、１３ａ，１３ｃ…高抵抗層、１３ｂ…電子供給層、１４…チャネル層、１５…障壁層、１５ａ，１５ｃ…高抵抗層、１５ｂ…電子供給層、１６…エッチングストッパ層、１７…ｐ型の半導体層、１８…ｎ型の半導体層、１９…ゲート電極、２０…ソース電極、２１…ドレイン電極、２２…スイッチ電極、２３…絶縁膜、３１，３２，３３…絶縁膜、１０１…基板、１０２…半導体層、１０３…チャネル、１０４…電子供給層、１０５…ゲート電極、１０６…ソース電極、１０７…ドレイン電極、１１１…ドレイン電圧供給回路、１１２…ゲート電圧供給回路、１１３…外部トランジスタ、１１４…スイッチ端子。
Claims (4)
- チャネルを形成する半導体層上にソース電極およびドレイン電極が形成され、前記ソース電極と前記ドレイン電極との間における前記半導体層上にゲート電極が形成された半導体装置であって、
前記ドレイン電極と前記チャネルとの間に形成され、前記チャネルの電荷と異なる極性をもつ電位障壁層と、
前記電位障壁層の電位を制御するスイッチ電極と
を有する半導体装置。 - 前記ソース電極と前記ドレイン電極との間隔が、前記ソース電極と前記スイッチ電極との間隔よりも短くなるように前記スイッチ電極が配置されている
請求項１記載の半導体装置。 - 前記ゲート電極および前記スイッチ電極が同一の電極材により形成されている
請求項１記載の半導体装置。 - 前記半導体層は、前記チャネルが内部に形成され、
前記ドレイン電極と前記チャネルとの間に存在する前記半導体層が他の領域に比して薄く形成されている
請求項１記載の半導体装置。
Priority Applications (1)
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| JP2003083425A JP2004296518A (ja) | 2003-03-25 | 2003-03-25 | 半導体装置 |
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| JP2003083425A JP2004296518A (ja) | 2003-03-25 | 2003-03-25 | 半導体装置 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009246247A (ja) * | 2008-03-31 | 2009-10-22 | Nec Corp | 窒化物半導体トランジスタ |
| US9337309B1 (en) | 2014-11-21 | 2016-05-10 | International Business Machines Corporation | Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels |
-
2003
- 2003-03-25 JP JP2003083425A patent/JP2004296518A/ja not_active Abandoned
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| US9564514B2 (en) | 2014-11-21 | 2017-02-07 | International Business Machines Corporation | Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels |
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