JP2652647B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、InP系のヘテロ接合電界効果トランジスタ
の構造に関するものである。
の構造に関するものである。
InP系のヘテロ接合電界効果トランジスタとして、ｎ
−InP/InGaAsのヘテロ接合構造を有するもの、ｎ−AlIn
As/InGaAsのヘテロ接合を有するもの、さらには、ｎ−A
lInAs/InPのヘテロ接合構造を有するもの等があった。
−InP/InGaAsのヘテロ接合構造を有するもの、ｎ−AlIn
As/InGaAsのヘテロ接合を有するもの、さらには、ｎ−A
lInAs/InPのヘテロ接合構造を有するもの等があった。
ｎ−InP/InGaAsのヘテロ接合構造を有するものとｎ−
AlInAs/InGaAsのヘテロ接合を有するものは、いずれもI
nGaAsをチャネルとするものであるが、InGaAsは、低電
界での移動度が高いが、高電界での移動度は有極性光学
散乱のために低くなる。そのため、ゲート長の短い電界
効果トランジスタ（FET）を形成しても高電界では良好
な特性が得られないという問題があった。
AlInAs/InGaAsのヘテロ接合を有するものは、いずれもI
nGaAsをチャネルとするものであるが、InGaAsは、低電
界での移動度が高いが、高電界での移動度は有極性光学
散乱のために低くなる。そのため、ゲート長の短い電界
効果トランジスタ（FET）を形成しても高電界では良好
な特性が得られないという問題があった。
また、ｎ−AlInAs/InPのヘテロ接合構造を有するもの
は、高電界でも高い電子飽和速度を有するInPチャネル
とするものであるが、逆に低電界での移動度が低いため
に、やはりFETとしての特性には問題があった。
は、高電界でも高い電子飽和速度を有するInPチャネル
とするものであるが、逆に低電界での移動度が低いため
に、やはりFETとしての特性には問題があった。
本発明のヘテロ接合電界効果トランジスタは、上記問
題点に鑑みて為されたものであり、半絶縁性InP基板上
に、低電界で電子移動度が高いInGaAsからなる第１のチ
ャネル形成層および高電界で電子飽和速度の高いInPか
らなる第２のチャネル形成層を有する多層エピタキシャ
ル成長層が形成されており、多層エピタキシャル成長層
上にオーミック接触するソース電極およびドレイン電極
が形成され、この多層エピタキシャル成長層上のソース
・ドレイン電極間にショットキ接触するゲート電極が形
成されているものである。また、本発明のさらに望まし
い構成のヘテロ接合電界効果トランジスタは、半絶縁性
InP基板上に、アンドープInP層、アンドープInGaAs層、
ｎ−InP層、アンドープInP層、ｎ−AlInAs層が順次形成
されており、前記ｎ−AlInAs層上にオーミック接触する
ソース電極およびドレイン電極が形成され、前記ｎ−Al
InAs層上のソース・ドレイン電極間にショットキ接合す
るゲート電極が形成されているものである。
題点に鑑みて為されたものであり、半絶縁性InP基板上
に、低電界で電子移動度が高いInGaAsからなる第１のチ
ャネル形成層および高電界で電子飽和速度の高いInPか
らなる第２のチャネル形成層を有する多層エピタキシャ
ル成長層が形成されており、多層エピタキシャル成長層
上にオーミック接触するソース電極およびドレイン電極
が形成され、この多層エピタキシャル成長層上のソース
・ドレイン電極間にショットキ接触するゲート電極が形
成されているものである。また、本発明のさらに望まし
い構成のヘテロ接合電界効果トランジスタは、半絶縁性
InP基板上に、アンドープInP層、アンドープInGaAs層、
ｎ−InP層、アンドープInP層、ｎ−AlInAs層が順次形成
されており、前記ｎ−AlInAs層上にオーミック接触する
ソース電極およびドレイン電極が形成され、前記ｎ−Al
InAs層上のソース・ドレイン電極間にショットキ接合す
るゲート電極が形成されているものである。
低電界では、電子移動度の高いInGaAsからなる第１の
チャネル形成層中を電子が流れ、高電界では、電子飽和
速度の高いInPからなる第２のチャネル形成層中を電子
が流れる。本発明の望ましいヘテロ接合電界効果トラン
ジスタにおける作用をさらに詳しく説明すると、アンド
ープInP層中にｎ−AlInAs層から供給された電子による
第１の二次元電子ガスのチャネルが形成され、アンドー
プInGaAs層中にｎ−InP層から供給された電子による第
２の二次元電子ガスのチャネルが形成される。そして、
低電界では、電子移動度の高いアンドープInGaAs層中に
形成された第２の二次元電子ガスのチャネル中を支配的
に電子が流れ、高電界では、電子飽和速度の高いアンド
ープInP層中に形成された第１の二次元電子ガスのチャ
ネル中を電子が流れる。
チャネル形成層中を電子が流れ、高電界では、電子飽和
速度の高いInPからなる第２のチャネル形成層中を電子
が流れる。本発明の望ましいヘテロ接合電界効果トラン
ジスタにおける作用をさらに詳しく説明すると、アンド
ープInP層中にｎ−AlInAs層から供給された電子による
第１の二次元電子ガスのチャネルが形成され、アンドー
プInGaAs層中にｎ−InP層から供給された電子による第
２の二次元電子ガスのチャネルが形成される。そして、
低電界では、電子移動度の高いアンドープInGaAs層中に
形成された第２の二次元電子ガスのチャネル中を支配的
に電子が流れ、高電界では、電子飽和速度の高いアンド
ープInP層中に形成された第１の二次元電子ガスのチャ
ネル中を電子が流れる。
第１図は本発明の一実施例であるヘテロ接合電界効果
トランジスタの製造工程を示すものであり、同図（Ｆ）
に本実施例の構造を示してある。
トランジスタの製造工程を示すものであり、同図（Ｆ）
に本実施例の構造を示してある。
まず、半絶縁性のInP基板１上に、分子線エピタキシ
ー（MBE）法もしくは有機金属気相エピタキシャル成長
法（MOVPE）によって、第１図（Ａ）に示すようにエピ
タキシャル層２ないし６を順次形成する。
ー（MBE）法もしくは有機金属気相エピタキシャル成長
法（MOVPE）によって、第１図（Ａ）に示すようにエピ
タキシャル層２ないし６を順次形成する。
層２は、層厚が0.5μｍ、キャリア濃度が１×10 16/c
m3のアンドープInP層、 層３は、層厚が0.2μｍ、キャリア濃度が１×10 16/c
m3のアンドープInGaAs層、 層４は、層厚が0.1μｍ、キャリア濃度が３×10 17/c
m3のSiドープInP層、 層５は、層厚が0.1μｍ、キャリア濃度が１×10 16/c
m3のアンドープInP層、 層６は、層厚が0.1μｍ、キャリア濃度が３×10 17/c
m3のSiドープAlInAs層、 である。
m3のアンドープInP層、 層３は、層厚が0.2μｍ、キャリア濃度が１×10 16/c
m3のアンドープInGaAs層、 層４は、層厚が0.1μｍ、キャリア濃度が３×10 17/c
m3のSiドープInP層、 層５は、層厚が0.1μｍ、キャリア濃度が１×10 16/c
m3のアンドープInP層、 層６は、層厚が0.1μｍ、キャリア濃度が３×10 17/c
m3のSiドープAlInAs層、 である。
このような構造とすることにより、ｎ−AlInAs層６か
ら供給される電子により第１の二次元電子ガスチャネル
７がアンドープInP中に形成され、ｎ−InPから供給され
る電子により第２の二次元電子ガスチャネル８がアンド
ープInGaAs中に形成される。
ら供給される電子により第１の二次元電子ガスチャネル
７がアンドープInP中に形成され、ｎ−InPから供給され
る電子により第２の二次元電子ガスチャネル８がアンド
ープInGaAs中に形成される。
つぎに、レジストをマスクにメサエッチングを行うこ
とにより活性領域の電気的な分離、すなわち素子間分離
を行う（第１図（Ｂ））。ついで、表面にレジスト膜９
を堆積した後、パターンニングを行って将来ソース電極
およびドレイン電極となる部分に開口を設ける。その
後、第１図（Ｃ）に示すように、AuGe/Ni（1000Å/300
Å）10を真空蒸着する。
とにより活性領域の電気的な分離、すなわち素子間分離
を行う（第１図（Ｂ））。ついで、表面にレジスト膜９
を堆積した後、パターンニングを行って将来ソース電極
およびドレイン電極となる部分に開口を設ける。その
後、第１図（Ｃ）に示すように、AuGe/Ni（1000Å/300
Å）10を真空蒸着する。
つぎに、AuGe/Ni10をパターンニングされたレジスト
９によってリフトオフすることにより、ソース電極11お
よびドレイン電極12を形成する。その後、430℃で１分
間の合金化処理を行ってオーミック領域13、14を形成
し、ソース電極11およびドレイン電極12と二次元電子ガ
スチャネル７、８とのオーミック接触を得る（第１図
（Ｄ））。
９によってリフトオフすることにより、ソース電極11お
よびドレイン電極12を形成する。その後、430℃で１分
間の合金化処理を行ってオーミック領域13、14を形成
し、ソース電極11およびドレイン電極12と二次元電子ガ
スチャネル７、８とのオーミック接触を得る（第１図
（Ｄ））。
ついで、表面にレジスト15を堆積した後、パターンニ
ングを行って将来ゲート電極となる部分に開口を設け、
第１図（Ｅ）に示すように、Al（3000Å）16を真空蒸着
する。
ングを行って将来ゲート電極となる部分に開口を設け、
第１図（Ｅ）に示すように、Al（3000Å）16を真空蒸着
する。
その後、Al16をパターンニングされたレジスト15によ
ってリフトオフすることで、第１図（Ｆ）に示すような
ヘテロ接合電界効果トランジスタを得る。
ってリフトオフすることで、第１図（Ｆ）に示すような
ヘテロ接合電界効果トランジスタを得る。
本実施例のヘテロ接合電界効果トランジスタは、既に
述べたように２つの二次元電子ガスチャネル７、８を有
しているので、低電界では、電子移動度の高いアンドー
プInGaAs層３に形成されている第２の二次元電子ガスチ
ャネル８をキャリアが支配的に流れ、高電界では、電子
飽和速度の高いアンドープInP層５に形成されている第
１の二次元電子チャネル７をキャリアが支配的に流れ
る。
述べたように２つの二次元電子ガスチャネル７、８を有
しているので、低電界では、電子移動度の高いアンドー
プInGaAs層３に形成されている第２の二次元電子ガスチ
ャネル８をキャリアが支配的に流れ、高電界では、電子
飽和速度の高いアンドープInP層５に形成されている第
１の二次元電子チャネル７をキャリアが支配的に流れ
る。
また、最上層がAlInAs層であるため、ショットキ接合
がとりやすい。
がとりやすい。
以上説明したように、本発明のヘテロ接合電界効果ト
ランジスタによれば、キャリアが、低電界においては、
電子移動度の高いInGaAsからなる第１のチャネル形成層
中を支配的に流れ、高電界では、電子飽和速度の高いIn
Pからなる第２のチャネル形成層を支配的に流れるの
で、低ソース抵抗で大きいドレイン電流を得ることがで
きる。また、最上層をAlInAs層とした場合には、ショッ
トキ接合をとりやすいという利点もある。
ランジスタによれば、キャリアが、低電界においては、
電子移動度の高いInGaAsからなる第１のチャネル形成層
中を支配的に流れ、高電界では、電子飽和速度の高いIn
Pからなる第２のチャネル形成層を支配的に流れるの
で、低ソース抵抗で大きいドレイン電流を得ることがで
きる。また、最上層をAlInAs層とした場合には、ショッ
トキ接合をとりやすいという利点もある。
第１図は本発明の一実施例を示す工程断面図である。 １……InP基板、２……アンドープInP層、３……アンド
ープInGaAs層、４……SiドープInP層、５……アンドー
プInP層、６……SiドープAlInAs層、７……第１の二次
元電子ガスチャネル、８……第２の二次元電子ガスチャ
ネル、11……ソース電極、12……ドレイン電極、13、14
……オーミック領域、17……ゲート電極。
ープInGaAs層、４……SiドープInP層、５……アンドー
プInP層、６……SiドープAlInAs層、７……第１の二次
元電子ガスチャネル、８……第２の二次元電子ガスチャ
ネル、11……ソース電極、12……ドレイン電極、13、14
……オーミック領域、17……ゲート電極。
Claims (4)
- 【請求項１】半絶縁性InP基板上に、低電界で電子移動
度が高いInGaAsからなる第１のチャネル形成層および高
電界で電子飽和速度の高いInPからなる第２のチャネル
形成層を有する多層エピタキシャル成長層が形成されて
おり、前記多層エピタキシャル成長層上にオーミック接
触するソース電極およびドレイン電極が形成され、この
多層エピタキシャル成長層上の前記ソース・ドレイン電
極間にショットキ接触するゲート電極が形成されている
ヘテロ接合電界効果トランジスタ。 - 【請求項２】前記多層エピタキシャル成長層は、前記第
１のチャネル形成層であるアンドープInGaAs層と、第１
の電子供給層であるｎ−InP層と、前記第２のチャネル
形成層であるアンドープInP層と、第２の電子供給層で
あるｎ−AlInAs層を有することを特徴とする請求項１に
記載のヘテロ接合電界効果トランジスタ。 - 【請求項３】前記多層エピタキシャル成長層はバッファ
層であるアンドープInP層を介して前記半絶縁性InP基板
上に形成されていることを特徴とする請求項２に記載の
ヘテロ接合電界効果トランジスタ。 - 【請求項４】半絶縁性InP基板上に、アンドープInP層、
アンドープInGaAs層、ｎ−InP層、アンドープInP層、ｎ
−AlInAs層が順次形成されており、前記ｎ−AlInAs層上
にオーミック接触するソース電極およびドレイン電極が
形成され、前記ｎ−AlInAs層上のソース・ドレイン電極
間にショットキ接合するゲート電極が形成されているヘ
テロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009192A JP2652647B2 (ja) | 1988-01-19 | 1988-01-19 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009192A JP2652647B2 (ja) | 1988-01-19 | 1988-01-19 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01183859A JPH01183859A (ja) | 1989-07-21 |
| JP2652647B2 true JP2652647B2 (ja) | 1997-09-10 |
Family
ID=11713655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009192A Expired - Fee Related JP2652647B2 (ja) | 1988-01-19 | 1988-01-19 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652647B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2553760B2 (ja) * | 1990-11-16 | 1996-11-13 | 住友電気工業株式会社 | 高電子移動度トランジスタ |
| JP3135939B2 (ja) * | 1991-06-20 | 2001-02-19 | 富士通株式会社 | Ｈｅｍｔ型半導体装置 |
| JP3046098B2 (ja) * | 1991-07-03 | 2000-05-29 | 富士通株式会社 | ヘテロ接合半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100576A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 半導体装置 |
| JPS60154573A (ja) * | 1984-01-24 | 1985-08-14 | Fujitsu Ltd | 半導体装置 |
| JPS634684A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | 電界効果トランジスタ |
-
1988
- 1988-01-19 JP JP63009192A patent/JP2652647B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100576A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 半導体装置 |
| JPS60154573A (ja) * | 1984-01-24 | 1985-08-14 | Fujitsu Ltd | 半導体装置 |
| JPS634684A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01183859A (ja) | 1989-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |