JPH0388340A - 高電子移動度トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＩｎＰからなる基°板を用いた高電子移動度トランジス
タの改良に関し、 ＩｎＰ基板に格子整合するＩ　ｎＧａＡｓ層をチャネル
層とする高電子移動度トランジスタに於けるゲート耐圧
の向上を目的とし、 ＩｎＰ基板に格子整合させたＩ　ｎＧａＡｓチャネル層
と、ゲート・リセス内に表出された面にシｇットキ・ゲ
ート電極が形成されたＡｊ７＋　Ｇａ＋−イＡＳｙＳｂ
＋−ｙ層とが含まれてなるよう構成する。

〔産業上の利用分野〕

本発明は、ＩｎＰからなる基板を用いた高電子移動度ト
ランジスタ（ｈｉｇｈ　　ｅｌｅｃｔｒ。

ｎ　　ｎｏｂｉｌｉｔｙ　　ｔｒａｎｓｉｓｔｏｒ：Ｈ
ＥＭＴ）の改良に関する。

コンビエータ・システムに対する高速化の要求に伴い、
それを支える半導体デバイスを高速化する開発及び研究
が盛んであり、ＨＥＭＴをはじめ、多くの超高速半導体
デバイスが現れているが、次世代のコンピュータ・シス
テムには更に高速のものが必要であり、従って、ＨＥＭ
Ｔなども改良されなければならない。

現在、ＨＥＭＴはＧ　ａ　Ａ　ｓ　／　Ａ　Ｉ　Ｇ　ａ
　Ａ　ｓ系の材料を用いて構成したものが実用上で主流
になっているが、前記のように更に高速化する為には、
それよりも優れた材料を用いることを考えなければなら
ない。

そのような目的に沿う材料として、飽和電子速度及び電
子濃度が大きいＩｎＧａＡｓ／ＩｎＡｊ！Ａｓ系が有望
視されているが、Ｉ　ｎＡｊ！Ａｓ電子供給層上に形成
されたゲート電極に於けるショットキ障壁高さの不足、
或いは、ゲート領域にリセスを形成する適切なエツチン
グ技術の欠如などから、集積回路を形成するには、極め
て困難な状況にあった。

唯、ゲート・リセス・エツチングについては、本発明者
が、ごく最近、ＧａＡｓ、Ｓｂ＋−ｖ　　Ｃ’１〜０．
５）層をキャップ層として用いることで、Ｇ　ａ　Ａ　
ｓ　／　Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ系ＨＥＭＴで実施され
ているのと同様な容易さ及び確実さをもって選択的ゲー
ト・リセス・エツチングを可能にする発明を提供した（
要すれば特願昭６３−２５２９１７号を参照）。

従って、現在は、ゲート電極のショットキ障壁高さの不
足について手当てしなければならない旨の問題が残って
いて、これが解決しないと、例えば、論理振幅が大きい
ＤＣＦＬ（ｄｉｒｅｃｔｃｏｕｐｌｅｄ　　ＦＥＴ　　
ｌｏｇｉｃ）回路など優れた超高速集積回路は実現する
ことができない。

〔従来の技術〕

従来、ＩｎＧａＡｓ／ＩｎＡｊ！Ａｓ系ＨＥＭＴのゲー
ト電極は、オーミンク電極を形成する為のｎ型１　ｎＧ
ａＡｓキャップ層或いはｎ型ＧａＡｓ５ｂキヤツプ層な
どを選択的にエツチングしてゲート・リセスを形成し、
そのゲート・リセス内に表出されたｎ型１ｎＡＩＡｓ電
子供給層にＡｕなどを蒸着することで形成している。

〔発明が解決しようとする課題〕

前記従来の技術に依って形成されたゲート電極に於いて
は、その障壁高さが０．８　（ｅＶ）以下であることか
ら、ｎ型１ｎＡｆｆｉＡｓ電子供給層の表面側壱ノン・
ドープにするなどの工夫をしているが、それでも、Ｉｎ
ＧａＡｓ層Ｉ　ｎＡｌＡｓ系ＨＥＭＴのゲート耐圧はＧ
　ａ　Ａ　ｓ　／　Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ系ＨＥＭＴ
に於けるそれと比較すると、かなり不足している。

本発明は、ＩｎＰ基板に格子整合するＩｎＧａＡｓ層を
チャネル層とするＨＥＭＴのゲート耐圧を向上させよう
とする。

〔課題を解決するための手段〕

前記したように、ＩｎＡｆＡｓｎＡｌＡｓキヤリヤ成さ
れたゲート電極に於けるショットキ障壁高さが不足であ
る旨の問題を解消するには、キャリヤ供給層或いはその
一部をショットキ障壁高さが高い材料に代替すれば良く
、本発明では、その材料としてＡｌｙ　Ｇａｔ−＋ｔ　
Ａｓ、５ｂｌ−ｙ　　（Ｑ＜ｘ＜ｌ、ｙ〜０．５）を用
いることが基本になっている。

前記のＡ　ｌｘ　Ｇ　ａ　＋−＊　Ａ　ＳｙＳ　ｂ　＋
−ｙに於いては、Ａｕ電極に対するショットキ障壁高さ
が、Ｇ　ａ　Ａ　ｓ　ｙ　Ｓ　ｂ　＋−ｙで０．６〜０
．８　（ｅＶ）、Ａ　Ｉ　Ａ　ｓ　ｙ　Ｓ　ｂ　Ｉ−ｙ
で１．０〜１．２　（ｅＶ）、であって、ＡＩｌの増加
に伴って、かなり大きくなることが知られている（要す
れば、Ｅｌｅｃｔｒｏｎｉｃｓ　　Ｌｅｔｔｅｒｓ　　
１６　（１９８０）ｐ６２６参照）、シかも、ｙ〜０．
５とすることに依って、Ｘには依存することなく、Ｉｎ
Ｐ基板に略格子整合する為、結晶欠陥などの問題を伴う
ことなく　Ｉ　ｎＧａＡｓ／ＩｎＡｆｆｉＡｓへテロ接
合構造に於けるＩｎＡｊ！Ａｓキャリヤ供給層と代替し
たり、或いは、該へテロ接合構造の上にエピタキシャル
職長させることができる。従って、ＩｎＧａＡｓからな
るチャネル層上にＡｆｆｉ、Ｇａ、−。

Ａ　ｓ　ｙ　Ｓ　ｂ　＋−ｙからなるキャリヤ供給層を
もつ高耐圧のゲート特性をもつＨＥＭＴを形成したり、
或いは、Ｉ　ｎＧａＡｓ／Ｉ　ｎＡｌＡｓ系）ＩＥＭＴ
に於いて、ｎ型１　ｎＡｊ！Ａｓキャリヤ供給層上にノ
ン・ドープＡ４！ｘ　Ｇａｔ−ｘ　Ａｓ、　Ｓ　ｂ＋−
ｙ　　（ｙ〜０．５）層を形成してゲート領域の表面層
とし、これを介してショットキ・ゲート電極を形成する
ことで、ショットキ障壁高さは高くなってゲート耐圧が
改善される。

また、ＧａＡｓｏ、ｓ　Ｓｂｏ、ｓ及びＡｎ！Ａｓｏ、
５Ｓｂｅ、ｓは、Ｉ　ｎ　ｏ、　ｓｓＧ　ａ　６．４？
Ａ　Ｓとの電子親和力の差、即ち、伝導帯の底に於ける
バンド不連続値ΔＥｃがそれぞれ０，５　（ｅＶ）並び
に１．０（ｅＶ）である為、Ａｊ！ｘ　Ｇａｔ−、Ａｓ
、Ｓｂ＋−ｙ（ｙ〜０．５）では０．５〜１．０と大き
く採れ、二次元電子ガスの生成には有利である。

更にまた、キャップ層としてｎ型Ｇ　ａ　Ａ　ｓ　ｏ、
５Ｓｔ）＋、ｓ層を用いた場合、Ａ　Ｉｌｚ　Ｇ　ａ　
Ｉ−＊　Ａ　Ｓ　ｙｓｂ＋−、（０，１≦ｘ〈１）層は
Ｃ（１，Ｆ、＋Ｈｅ系ガスをエツチング・ガスとするド
ライ・エツチングのストッパとして作用する為、ＧａＡ
ｓ／ＡｆＧａＡｓ系ＨＥＭＴと同様にゲート領域の選択
的リセス・エツチングが可能であり、ウェハ内で均一な
閾値電圧をもつＨＥＭＴ集積回路の作製が可能となる。

前記したようなことから、本発明に依るＨＥＭＴに於い
ては、１ｎＰ基板（例えば半絶縁性ＩｎＰ基板１）に格
子整合させたＩｎＧａＡｓチャネル層（例えばノン・ド
ープＩ　ｎ　（１，ｓｘＧ　ａ　ａ、　ａ？Ａ　３チャ
ネル層２）と、ゲート・リセス内に表出された面にショ
ットキ・ゲート電極（例えばアルミニウムからなるショ
ットキ・ゲート電極７）が形成されたＡｊ！、Ｇａ、−
１ｌＡｓ、Ｓｂ、−、層（例えばｎ型Ａ　Ｉｌｌ　Ｇ　
ａ　ｒ−ｘ　Ａ　Ｓ　ｙ　Ｓ　ｂ　、−ｙキャリヤ供給
層３）とが含まれている。

〔作用〕

前記手段を採ることに依り、ショットキ・ゲート電極の
下地はショットキ障壁高さが充分に高いＡＩ！ｘ　Ｇａ
ｒ−ｓｗ　Ａｓ、Ｓｂ、−、層になっていることから、
ＨＥＭＴのゲート耐圧を向上することができ、また、そ
れをエツチング・ストッパとしてゲーＨ１域の選択的な
リセス形成を再現性良く行うことができる。

〔実施例〕

第１図及び第２図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於けるＨＥＭＴの要部切断
側面図を表し、以下、これ等の図を参照しつつ説明する
。

第１図参照 （１）−１ 分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ　　ｂ
ｅａｍ　　ｅｐｉｔａｘｙ：ＭＢＥ）法或いは有機金属
気相成長（ｍｅｔａｌｏｒｇａｎｉｃ　　ｖａｐｏｒ　
　ｐｈａｓｅ　　ｅｐｉｔａｘｙ　：ＭＯＶＰＥ）法を
適用することに依り、基板ｌ上にチャネル層２、キャリ
ヤ（この場合は電子）供給層３、キャップ層４を成長さ
せる。

この場合の各部分に於ける主要データを例示すると次の
通りである。

■　基板１について 材料二半絶縁性１ｎＰ ■　チャネル層２について 材料：　Ｉ　ｎ　＠、　＆３Ｇ　８１１．４？Ａ　Ｓ厚
さ：　ｌ　　（ａｍ） ■　キャリヤ供給層３について 材料：ｎ型Ａ１１ｘ　Ｇａｒ−’ｘ　ＡＳａ、ｓ　Ｓ　
ｂａ、ａ不純物：Ｓｅ或いはＳｌなと 不純物濃度：１Ｘ１０目（ｃｍ−’） 厚さ：３００（人〕 尚、Ａ　１ｘ　Ｇ　ａ　ｌ−Ｘ　Ａ　Ｓ　ｅ、ｓ　Ｓ　
ｂｏ、ｓはＩｎＰ基［１に格子整合させる。また、Ｘ値
を選択する方法については後に詳記する。

■　キャップ層４について 材料＝ｎ型Ｇ　ａ　ｏｌＡ　Ｓ　＠１Ｓ　ｂ不純物：Ｓ
ｅ或いはＳｌ 不純物濃度：　３　Ｘ　ｌ　Ｏ”　（Ｃ１ｌ−３）厚さ
：５００［人〕 尚、Ｇａｓ、ｓ　Ａｓ、、１３ｂは１ｎＰ基板ｌに格子
整合させる。

第２図参照 （２）＝１ フォト・リソグラフィ技術に於けるレジスト・プロセス
、真空蒸着法、リフト・オフ法を適用し、オーミック・
コンタクト電極であるソース電極５及びドレイン電極６
を形成する。

これら電極に関する主要データを例示すると次の通りで
ある。

材料：　Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕ 厚さ：１０００（人）／２０００（人）（２）−２ エツチング・ガスをＣＣ１ｘ　Ｆｔ　＋）Ｉｅとする反
応性イオン・エツチング（ｒ６３ｃｔｉｖｅ　　ｌｏｎ
　　ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り
、キャップ層４の選択的エツチングを行ってゲート・リ
セス４Ａを形成する。

（２）−３ フォト・リソグラフィ技術に於けるレジスト・プロセス
、真空蒸着法、リフト・オフ法を適用し、ゲート・リセ
ス４Ａ内に表出されているキャリヤ供給層３上にゲート
電極７を形成する。

この電極に関する主要データを例示すると次の通りであ
る。

材料：アルごニウム（１り 厚さ：４０００（人〕 このようにして完成されるが、ここで、前記した通り、
ｎ型Ａ　ｌｘ　Ｇ　ａ　１−ｇ　Ａ　Ｓ　＠、ｓ　Ｓ　
ｂｏ、ｓキャリヤ供給層３に於けるＸ値の選択について
説明しよう、さて、Ａｌｘ　ＧａＩ−ｘ　ＡＳｏ、ｓ　
Ｓ　ｂｏ、ｓに於けるＸ値、従って、Ａｌの含有率は、
それがＩｎＰ基板１に格子整合する範囲内で任意に選択
することができるが、大略０．５以下である。

第３図はＸ値の選択について解説する為の線図を表し、
縦軸に／ｌの含有率、即ち、Ｘ値を、そして、横軸に表
面からの深さをそれぞれ採っである。

図から判るように、Ｘ値の選び方としては、（ａ）　　
一定にする、 （ｂ）　　へテロ界面ではＧａＡｓｏ、ｓ　ｓｂａ、ｓ
　、即ち、Ｘ＝Ｏとし、表面側に向かってＸ値を増大さ
せる、 （Ｃ）　　へテロ界面で成るＸ値とし、そのＸ値を表面
側に向かって増大させる、 の三通りが考えられる。

このような組み合わせの何れに於いても、ヘテロ界面に
は０．５　（ｅＶ）以上の伝導帯不連続が存在すること
から、充分な二次元電子ガス層が生成され、そして、表
面側のＡ２含有率は高いのでショットキ障壁高さは高く
、従って、ゲート耐圧は高い。

第４図は本発明に依るＨＥＭＴのエネルギ・バンド・ダ
イヤグラムを表している。尚、ここでは第３図について
（ａ）として説明したタイプの例として１　ｎｏ、５ｓ
Ｇａｏ、ａｙＡｓ／　ｎ　　Ａｆｆｉｏ、ｓ　Ｇａｏ、
５ＡＳａ、ｓ　Ｓ　ｂｏ、ｓ　（Ｄ場合ヲ示シテイル。

図に於いて、Ｅｃは伝導帯の底、Ｅｖは価電子帯の頂、
Ｅ、はフェルミ・レベルをそれぞれ示している。

第５図は第４図と同様な本発明に依る１（ＥＭＴのエネ
ルギ・バンド・ダイヤグラムを表しているが、ここでは
第３図について（ロ）として説明したタイプの例として
Ｉ　ｎｏ、ｓｓＧ　ａ　ｏ、ａｔＡ　Ｓ　／　ｎ　　Ａ
　１ｘＧａ、、　Ａｓｏ、ｓ　Ｓｂｏ、ｓ　（ｘ−０〜
０．５）の場合を示し、また、第４図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持つもの
とする。

第４図の例では０．７〔ｅｖ〕程度、そして、第５図の
例では０．５　（ｅＶ）程度の伝導帯不連続かへテロ界
面に生成されている。

また、何れの構成に於いても、表面側がＡ１８Ｇａｔ−
ｘ　ＡＳｏ、ｓ　Ｓｂｏ、ｓ　（ｘ＝ｏ〜０．５）とな
っている為、ゲート電極との間に約１　（ｅＶ）のショ
ットキ障壁が生成され、ゲート耐圧は向上している。

更にまた、ｎ型Ｇ　ａ　Ａ　Ｓ　ｏ、ｓ　Ｓ　ｂｏ、ｓ
キャン１層４はＧａＡｓと同様にＣＣＩ！、ｔ　Ｆ！　
＋Ｈｅをエツチング・ガスとしてドライ・エツチングで
きるのであるが、その下地になっているＡ　ｊ！　＊　
Ｇ　ａ　Ｉ−ｘＡＳｏ、ｓ　Ｓｂａ、ｓはエツチングさ
れず、従って、エツチング・ストッパの役割も果すので
、ウェハ全面に於いて均一な闇値電圧を実現するのに有
効である。

ところで、ｎ型Ｇ　ａ　Ａ　Ｓ　ｏ、ｓ　Ｓ　ｂｏ、ｓ
キャン１層４の中に、もう−層のＡｌｚ　ＧａＩ−ｘ　
ＡＳｏ、５Ｓｂａ、ｓ層を介挿させる構成を採ると、Ｇ
ａＡｓ／ＡＪ！ＧａＡｓ系ＨＥＭＴと全く同様にしてＥ
／Ｄ　（ｅｎｈａｎｃｅｍｅｎｔ／ｄｅｐｌｅｔｉ。

ｎ）モードの作り分けすることが可能となり、また、Ｅ
／Ｄ型ＨＥＭＴを形成する場合、Ｉ　ｎＧａＡｓ／Ｉｎ
ＡｆｆｉＡｓヘテロ接合を用い、そのＩｎＡｊ！Ａｓキ
ャリヤ供給層の一部にＡｊ！、Ｇａ、−云ＡＳ＊、ｓ　
Ｓｂｅ、ｓ層を用いると、それが前記同様ショットキ障
壁高さの向上とエツチング・ストッパの役割を果たすか
ら、特性良好で、且つ、再現性も良好で均一なＥ／Ｄ型
ＨＥＭＴが得られる。

第６図乃至第１１図は本発明に於ける他の実施例を製造
する場合について解説する為の工程要所に於けるＥ／Ｄ
型ＨＥＭＴの要部切断側面図を表し、以下、これ等の図
を参照しつつ説明する。

第６図参照 （６）−１ ＭＢＥ法或いはＭＯＶＰＥ法を適用することに依り、基
板ｌｌ上にチャネル層１２、キャリヤ（この場合も電子
）供給１ｉ１３、エツチング停止層１４、キャップ層１
５、エツチング停止層１６、キャップ層１７を成長させ
る。尚、Ｅはエンハンスメント型トランジスタ部分、そ
して、Ｄはデプレッション型トランジスタ部分を指示し
ている。

この場合の各部分に於ける主要データを例示すると次の
通りである。

■　基板１１について 材料：１ｎＰ ■　チャネル層１２について 材料：ｌ型１　ｎｏ、ｉｓＧ　ａ　ｏ、ａｑＡ　Ｓ厚さ
：１　〔μｍ〕 ■　キャリヤ供給層１３について 材料：ｎ型１　ｎ　ｏ、　＠ｔＡ　ｌ　ｏ、　４１１Ａ
　Ｓ不純物：Ｓｉ或いはＳｅ 不純物濃度：　ｌ　Ｘ　１０　”　（ｃｍ−３）厚さ：
３００（λ〕 ■　エツチング停止層１４について 材料：ｉ型Ａｌｌ＠、＠　Ｇａ＊、ｓ　ＡＳｏ、ｓ厚さ
＝１００〔人〕〜３００〔入〕 ■　キャップ層１５について 材料：ｎ型Ｇａｏ、ａ　ＡＳｏ、ｓ　Ｓ　ｂ不純物：Ｓ
ｉ或いはＳｅ 不純物濃度：　３　Ｘ　１０　”　（ＣＩ−”）厚さ：
５００（入〕 ■　エツチング停止ｆｉｌｅについて 材料：ｉ型Ａ１ｍ、ｓ　Ｇａ＊、ｓ　ＡＳｏ、ｓ厚さ：
１００［人〕〜３００〔人〕 ■　キャップ層１７について 材料：ｎ型Ｇａｏ、ｓ　Ａｓｏ−ＳＳ　ｂ不純物＝Ｓｌ
或いはＳｅ 不純物濃度：３Ｘ１０目（ｃｍ司） Ｓｂｏ、５ Ｓｂｏ、ｓ 厚さ：５００（人〕 第７図参照 （７）−１ 化学気相堆積（ｃｈｅｍｉｃａｌ　　ｖａｐ。

ｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、厚さ例えば１５００　（人〕程度の二酸化シ
リコンからなる素子間分離絶縁膜１８を形成する。

（７）−２ フォト・リソグラフィ技術を適用することに依り、素子
間分離絶縁１１１８の選択的エツチングを行ってオー逅
ツク電極コンタクト窓を形成する。

（７）−３ 素子間分離絶縁膜１８を選択エツチングした際のマスク
であるフォト・レジスト膜を残した状態でマグネトロン
・スパッタリング法を適用することに依ってオー２ツタ
電極材料膜を形成する。

ａ）−４ 前記フォト・レジスト膜を溶解・除去することに依り、
前記オーミック電極材料膜のリフト・オフ・パターニン
グを行い、オーミック電極１９を形成する。

第８図参照 （８）−１ フォト・リソグラフィ技術に於けるレジスト・プロセス
を適用することに依り、エンハンスメント型トランジス
タ部分Ｅのゲート・リセス形成領域に対応する開口を有
するフォト・レジスト１１２０を形成する。

（８）　−２ エツチング・ガスとしてＣＣ１ｚ　Ｆｔ　＋Ｈｅを用い
たＲＩＥ法を適用することに依り、ｎ型Ｇａ５４Ａｓｓ
、ｓ　Ｓｂキ＋　ツブｊｌ１７の選択的エツチングを行
ってゲート・リセス１ＢＢを形成する。

尚、このエツチングはｌ型Ａｊ！ｏ、ｓ　Ｇａ６．ｓＡ
Ｓ＊、ｓ　３１）ｅ、ｓエツチング停止層１６の表面で
自動的に停止する。

（８）−３ エッチャントを燐酸系溶液とするウェット・エツチング
法を適用することに依り、ゲート・リセス１８Ｅ内に表
出されているｉ型Ａｌｏ、ｓＧ　ａ　ｏ、５　Ａ　Ｓ　
ｏ、＠　Ｓ　ｂｏ、ｓエツチング停止層１６の工、ツチ
ングを行う。

第９図参照 （９）−１ フォト・リソグラフィ技術に於けるレジスト・プロセス
を適用することに依り、エンハンスメント型トランジス
タ部分Ｅ及びデプレッション型トランジスタ部分りのゲ
ート・リセス形成領域に対応する開口を有するフォト・
レジスト１ｉ１２１を形成する。

（９）−２ 再び、エツチング・ガスとしてＣＣ１ｔＦ＊＋Ｈｅを用
いたＲＩＥ法を適用することに依り、エンハンスメント
型トランジスタ部分已に於いてはｎ型Ｇａｏ、ｓ　Ａｓ
（、、ｓ　Ｓｂキ＋　”／プ層１５の、そして、デプレ
ッション型トランジスタ部分りではｎ型Ｇａｓ、ｓ　Ａ
Ｓｏ、ｓ　Ｓ　ｂキャラプ層１７の選択的エツチングを
行ってゲート・リセス１８Ｅに於ける深さを延伸すると
共にゲート・リセス１８Ｄを形成する。

尚、このエツチングがｉ型Ａｎ！ｏ、ｓ　Ｇａｏ、ｓＡ
ｓ・、ｓｓｂ・、Ｓエツチング停止層１４の表面及びｌ
型Ａｊ！ｏ、ｓ　Ｇａｅ、ｓ　ＡＳｏ、ｓ　Ｓ　ｂｏ、
ｓ　−１−ッチング停止層１６の表面で自動的に停止す
ることは云うまでもない。

第１０図参照 ｌｌ ゲート・リセス１８Ｅの延伸及びゲート・リセス１８０
の形成を行った際のマスクであるフォト・レジスト膜２
１を残した状態でマグネトロン・スパッタリング法を適
用することに依ってゲート電極材料膜を形成する。

ｌ−２ フォト・レジスト膜２１を溶解・除去することに依り、
前記ゲート電極材料膜のリフト・オフ・バターニングを
行ってゲート電極２２を形成する。

第１１図参照 ０１）−１ 例えば、ＣＶＤ法を適用することに依る層間絶縁膜２３
の形成、フォト・リソグラフィ技術を適用することに依
る電極コンタクト窓の形成、マグネトロン・スパッタリ
ング法及びフォト・リソグラフィ技術を適用することに
依る電極・配線２４の形成などを行って完成する。

第１２図は第６図乃至第１１図について説明した工程を
採って製造されたＨＥＭＴに於けるゲート領域近傍のエ
ネルギ・バンド・ダイヤグラムを表するものであって、
第１図乃至第１１図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持っている。

前記説明したところから明らかなように、本実施例の製
造工程は、Ｇ　ａ　Ａ　Ｓ　／　Ａ　１１　Ｇ　ａ　Ａ
　Ｓ系ＨＥＭＴから構成される半導体記憶装置の場合と
比較すると、半導体材料系が相違するのみで、他は殆ど
変わりない。

前記説明したＨＥＭＴで用いたＡＬＧａｔ−ｘＡ　Ｓ　
ｙ　Ｓ　ｂ　ｒ−＊は厚さが〜３００〔人〕程度の薄層
であることから、１１戒ｙは厳密にＩｎＰ基板に格子整
合する必要はなく、それに依る特性の劣化は殆ど発生せ
ず、また、組成ｘは０．１以上であればエツチング・ス
トッパとして充分に機能するが、ショットキ障壁高さを
向上させるには大きい方が良く、従って、本実施例では
０．５としである。

〔発明の効果〕

本発明に依る高電子移動度トランジスタに於いては、Ｉ
ｎＰ基板に格子整合させたＩｎＧａＡｓチャネル層と、
表面にショットキ・ゲート電極を形成したＡｌ、ｌＧａ
、ｘＡｓ、３１）＋−ｙ層とが含まれている。

前部構成を採ることに依り、ショットキ・ゲート電極の
下地はショットキ障壁高さが充分に高いＡｌ１ｘ　Ｇａ
ｔ−ＸＡｓ、ｓｂ、−、層になっていることから、ＨＥ
ＭＴのゲート耐圧を向上することができ、また、それを
エツチング・ストッパとしてゲーＨ１域の選択的なリセ
ス形成を再現性良く行うことができる。

【図面の簡単な説明】

第１図及び第２図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於けるＨＥＭＴの要部切断
側面図、第３図はＸ値の選択について解説する為の線図
、第４図は本発明に依るＨＥＭＴのエネルギ・バンド・
ダイヤグラム、第５図は第４図と同様な本発明に依るＨ
ＥＭＴのエネルギ・バンド・ダイヤグラムＪ第６図乃至
第１１図は本発明に於ける他の実施例を製造する場合に
ついて解説する為の工程要所に於けるＥ／Ｄ型ＨＥＭＴ
の要部切断側面図、第１２図は第６図乃至第１１図につ
いて説明した工程を採って製造されたＨＥＭＴに於ける
ゲーＤＩ域近傍のエネルギ・バンド・ダイヤグラムをそ
れぞれ表している。 図に於いて、 ｌは半絶縁性１ｎＰ基板、 ２はＩ　ｎ　ｅ、　ｓｓＧ　ａ　ｏ、　４？Ａ　Ｓチャ
ネル層、３はｎ型Ａｌｚ　Ｇ　ａ　ｌ−Ｘ　Ａ　Ｓ　１
１．Ｓ　Ｓ　ｂｏ、ｓキャリヤ供給層、 ４はｎ型Ｇａｏ、ｓ　Ａｓ＠、ｓ　Ｓｂキャップ層、４
Ａはゲート・リセス、５はソース電極、６はドレイン電
極、７はゲート電極をそれぞれ示している。

Claims (1)

1. 【特許請求の範囲】 ＩｎＰ基板に格子整合させたＩｎＧａＡｓチャネル層と
   、 ゲート・リセス内に表出された面にショットキ・ゲート
   電極が形成されたＡｌ＿ｘＧａ＿１＿−＿ｘＡｓ＿ｙＳ
   ｂ＿１＿−＿ｙ層と が含まれてなることを特徴とする高電子移動度トランジ
   スタ。