JPH01120871A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ノン・アロイでオーミック・コンタクトをとった電極を
有する半導体装置の改良に関し、キャップ層の構成に極
めて簡単な改変を加えるのみで、Ａｊ２ＧａＡｓ層の介
在に拘わらず、ノン・アロイでも充分に低いソース抵抗
を得ることが可能であるようにすることを目的とし、キ
ャリヤ供給層上に順に形成された一導電型のＧａＡｓ層
及び一導電型ＩｎＧａＡｓ層からなるキャップ層と、該
キャップ層の表面に形成されたソース電極及びドレイン
電極と、前記キャリヤ供給層表面に形成されたゲート電
極とを備えてなるよう構成する。
有する半導体装置の改良に関し、キャップ層の構成に極
めて簡単な改変を加えるのみで、Ａｊ２ＧａＡｓ層の介
在に拘わらず、ノン・アロイでも充分に低いソース抵抗
を得ることが可能であるようにすることを目的とし、キ
ャリヤ供給層上に順に形成された一導電型のＧａＡｓ層
及び一導電型ＩｎＧａＡｓ層からなるキャップ層と、該
キャップ層の表面に形成されたソース電極及びドレイン
電極と、前記キャリヤ供給層表面に形成されたゲート電
極とを備えてなるよう構成する。
本発明は、ノン・アロイでオーミック・コンタクトをと
った電極を有する半導体装置の改良に関する。
った電極を有する半導体装置の改良に関する。
近年、化合物半導体を材料とする電界効果トランジスタ
（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏ
ｒ：ＦＥＴ）に於けるキャップ層として高濃度、例えば
〜ｌ Ｑ” （ｃｓ−’）程度にドーピングされたｎ＋
型１ｎＧａＡｓを用い、電極のオーミック・コンタクト
をノン・アロイでとることが行われようとしている。
（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏ
ｒ：ＦＥＴ）に於けるキャップ層として高濃度、例えば
〜ｌ Ｑ” （ｃｓ−’）程度にドーピングされたｎ＋
型１ｎＧａＡｓを用い、電極のオーミック・コンタクト
をノン・アロイでとることが行われようとしている。
一般に、ノン・アロイのオーミック・コンタクトは、通
常のアロイ・コンタクトに対して、（１） 均一なコ
ンタクトが可能であること（２） 表面モホロジ（ｍ
ｏｒｐｈｏｌｏｇｙ）が良好であること （３） 抵抗の結晶方位依存性が存在しないこと等の
長所を有している。
常のアロイ・コンタクトに対して、（１） 均一なコ
ンタクトが可能であること（２） 表面モホロジ（ｍ
ｏｒｐｈｏｌｏｇｙ）が良好であること （３） 抵抗の結晶方位依存性が存在しないこと等の
長所を有している。
例えば、高電子移動度トランジスタ（ｈｉｇｈｅｌｅｃ
ｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏ
ｒ：）（ＥＭＴ）のような半導体装置では、二次元電子
ガス層をチャネルにしている関係から、チャネルとキャ
ップ層との間に障壁であるＡｌＧａＡｓ層が介在してい
るので、チャネルの導出に前記したようなノン・アロイ
のオーミック・コンタクトをとることはできないと考え
られている。
ｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏ
ｒ：）（ＥＭＴ）のような半導体装置では、二次元電子
ガス層をチャネルにしている関係から、チャネルとキャ
ップ層との間に障壁であるＡｌＧａＡｓ層が介在してい
るので、チャネルの導出に前記したようなノン・アロイ
のオーミック・コンタクトをとることはできないと考え
られている。
然しながら、ノン・アロイのオーミック・コンタクトは
前記したような優れた特徴をもっているので、オーミッ
ク・コンタクトをとることができないと考えられている
例えばＨＥＭＴのような種類の半導体装置でも実現でき
ることが好ましい。
前記したような優れた特徴をもっているので、オーミッ
ク・コンタクトをとることができないと考えられている
例えばＨＥＭＴのような種類の半導体装置でも実現でき
ることが好ましい。
本発明は、キャップ層の構成に極めて簡単な改変を加え
るのみで、ＡｌＧａＡｓ層の介在に拘わらず、ノン・ア
ロイでも充分に低いソース抵抗を得ることが可能である
ようにする。
るのみで、ＡｌＧａＡｓ層の介在に拘わらず、ノン・ア
ロイでも充分に低いソース抵抗を得ることが可能である
ようにする。
前記した種類の半導体装置に於けるキャップ層として使
用することができ、しかも、ショットキ障壁が低く、不
純物の高濃度ドーピングが可能であって、ノン・アロイ
のオーミック・コンタクトをとることができる材料とし
てはＩｎＧａＡｓが考えられる。
用することができ、しかも、ショットキ障壁が低く、不
純物の高濃度ドーピングが可能であって、ノン・アロイ
のオーミック・コンタクトをとることができる材料とし
てはＩｎＧａＡｓが考えられる。
第３図はキャップ層にｎ＋型１ｎＧａＡｓを用いた半導
体装置の要部切断側面図を表している。
体装置の要部切断側面図を表している。
図に於いて、１は半絶縁性ＧａＡｓ基板、２はノン・ド
ープＧａＡｓチャネル層、３はｎ型ＡｌＧａＡｓ電子供
給層、４はｎ＋型１ｎＧａＡｓキ。中フプ層、５はソー
ス電極、６はドレイン電極、７はゲート電極、８は二次
元電子ガス層をそれぞれ示している。
ープＧａＡｓチャネル層、３はｎ型ＡｌＧａＡｓ電子供
給層、４はｎ＋型１ｎＧａＡｓキ。中フプ層、５はソー
ス電極、６はドレイン電極、７はゲート電極、８は二次
元電子ガス層をそれぞれ示している。
第４図は：ｌ！Ｊ３図に見られる半導体装置に関するエ
ネルギ・バンド・ダイヤグラムを表し、第３図に於いて
用いた記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
ネルギ・バンド・ダイヤグラムを表し、第３図に於いて
用いた記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
図に於いて、ＥＦはフェルミ・レベル、ＥＣは伝導帯の
底、φ１．φ２．φ、は障壁高さをそれぞれ示している
。
底、φ１．φ２．φ、は障壁高さをそれぞれ示している
。
図から明らかなように、この半導体装置では、オーミッ
ク・コンタクト電極、例えばソース電極５とチャネルで
ある二次元電子ガス層８との間に・は、ｎ型ＡｊｔＧａ
Ａｓ電子供給層３とノン・ドープＧａＡｓチャネル層２
との間、ｎ＋梨型１ｎＧａＡｓキヤフ層４とｎ型Ａｊ！
ＧａＡｓ電子供給層３との間、ソース電極５とｎ＋髪型
１ｎＧａＡｓキヤフ層４との間に高さがφ１．φ＝、φ
３である障壁が存在している。
ク・コンタクト電極、例えばソース電極５とチャネルで
ある二次元電子ガス層８との間に・は、ｎ型ＡｊｔＧａ
Ａｓ電子供給層３とノン・ドープＧａＡｓチャネル層２
との間、ｎ＋梨型１ｎＧａＡｓキヤフ層４とｎ型Ａｊ！
ＧａＡｓ電子供給層３との間、ソース電極５とｎ＋髪型
１ｎＧａＡｓキヤフ層４との間に高さがφ１．φ＝、φ
３である障壁が存在している。
ここで、各障壁に電流を通流した場合の抵抗率（単位：
Ω・ｃｍ”）をそれぞれｒｌ＋ ｒ！＋ ｒ、。
Ω・ｃｍ”）をそれぞれｒｌ＋ ｒ！＋ ｒ、。
とすると、ノン・アロイで小さなソース抵抗を得る為に
は、これら抵抗率’Ｉｎ ’ｔ＋ ｒ３をできる限
り小さくする必要がある。尚、抵抗率ｒ、はｎ型ＡｌＧ
ａＡｓ電子供給層３のドーピング濃度とＡ１組成比で決
まることであり、本発明では、キャップ層の構成を対象
としているので、主として、抵抗率ｒｔ及びｒ、につい
て検討する。
は、これら抵抗率’Ｉｎ ’ｔ＋ ｒ３をできる限
り小さくする必要がある。尚、抵抗率ｒ、はｎ型ＡｌＧ
ａＡｓ電子供給層３のドーピング濃度とＡ１組成比で決
まることであり、本発明では、キャップ層の構成を対象
としているので、主として、抵抗率ｒｔ及びｒ、につい
て検討する。
先ず、ｎ＋型！ｎＧａＡｓキャップ層４とｎ型Ａｊ！Ｇ
ａＡｓ電子供給層３との間に生成される障壁に関する抵
抗率ｒ２について考える。
ａＡｓ電子供給層３との間に生成される障壁に関する抵
抗率ｒ２について考える。
第５図は障壁高さφ２と抵抗率ｒ２との関係を表す線図
であり、横軸に障壁高さφ２を、また、縦軸に抵抗率ｒ
２をそれぞれ採っである。
であり、横軸に障壁高さφ２を、また、縦軸に抵抗率ｒ
２をそれぞれ採っである。
図から明らかなように、抵抗率ｒｔは主として障壁高さ
φオに依って決まるものである。
φオに依って決まるものである。
第６図はｎ＋型ＩｎＧａＡｓキ’ｒツブＮ４に於けるド
ーピング濃度とＩｎｎ組成比定対する障壁高さφ２の依
存性を表す線図であり、横軸にドーピング濃度を、また
、縦軸に障壁高さφ２をそれぞれ採っである。
ーピング濃度とＩｎｎ組成比定対する障壁高さφ２の依
存性を表す線図であり、横軸にドーピング濃度を、また
、縦軸に障壁高さφ２をそれぞれ採っである。
図から明らかなように、（ａｌドーピング濃度が高く、
且つ、Ｃｂｌｘ値が小さいほど障壁高さφ２は小さくな
ることが判る。
且つ、Ｃｂｌｘ値が小さいほど障壁高さφ２は小さくな
ることが判る。
次に、ソース電極５とｎ＋型ＩｎＧａＡｓキャップ層４
との間に生成される障壁に関する抵抗率ｒ３について考
える。
との間に生成される障壁に関する抵抗率ｒ３について考
える。
さて、抵抗率ｒ、はｎ＋梨型１ｎＧａＡｓキヤフ層４に
於けるドーピング濃度、ソース電極５とｎ＋型ＩｎＧａ
Ａｓキャップ層４との間の障壁高さ委、に依って決まり
、障壁高さφコはＩｎ組成比Ｘを増加させるほど小さく
なることが知られている。
於けるドーピング濃度、ソース電極５とｎ＋型ＩｎＧａ
Ａｓキャップ層４との間の障壁高さ委、に依って決まり
、障壁高さφコはＩｎ組成比Ｘを増加させるほど小さく
なることが知られている。
第７図は障壁高さφ、のＸ値に対する依存性を考慮して
求めた抵抗率ｒ３のＸ値に対する依存性を表す線図であ
り、横軸にＩｎ組成比を、また、縦軸に抵抗率ｒ、をそ
れぞれ採っである。
求めた抵抗率ｒ３のＸ値に対する依存性を表す線図であ
り、横軸にＩｎ組成比を、また、縦軸に抵抗率ｒ、をそ
れぞれ採っである。
図から明らかなように、（ａ）ドーピング濃度が高く、
且つ、（ｂ）ｘ値が大きいほど抵抗率ｒ３は小さくなる
。
且つ、（ｂ）ｘ値が大きいほど抵抗率ｒ３は小さくなる
。
前記検討した諸点から、抵抗率ｒｔ及びｒ３が小さくな
るような半導体装置の構造を考える。
るような半導体装置の構造を考える。
先ず、抵抗率ｒｔを小さくするには、ｎ型ＡｌＧａＡｓ
電子供給層３に接しているｎ＋型１ｎｘＧａ、ｘＡｓキ
ャップ層４に於けるＸ値をＯに、即ち、ｎ＋型ＧａＡｓ
にしてしまうことが最も好ましい。ドーピング濃度を高
くすると抵抗率ｒｔは小さくなるが、余り高くすると耐
圧が低下する虞があるから、２ Ｘ １０１８（ｃｌｍ
−３）程度にすると良い。次に、抵抗率ｒ、を小さくす
るのであるが、ｎ＋型１ ｎｘＧａ＋−ｘ Ａｓキー１
−７ブ層４の表面はＸ値及びドーピング濃度ともに高い
ほど良い結果が得られる。
電子供給層３に接しているｎ＋型１ｎｘＧａ、ｘＡｓキ
ャップ層４に於けるＸ値をＯに、即ち、ｎ＋型ＧａＡｓ
にしてしまうことが最も好ましい。ドーピング濃度を高
くすると抵抗率ｒｔは小さくなるが、余り高くすると耐
圧が低下する虞があるから、２ Ｘ １０１８（ｃｌｍ
−３）程度にすると良い。次に、抵抗率ｒ、を小さくす
るのであるが、ｎ＋型１ ｎｘＧａ＋−ｘ Ａｓキー１
−７ブ層４の表面はＸ値及びドーピング濃度ともに高い
ほど良い結果が得られる。
前記したようなことから、本発明の半導体装置に於いて
は、キャリヤ供給層（例えばｎ型Ａ１０．ｚＧａｏ、、
、Ａｓ電子供給層１３）上に順に形成された一導電型の
ＧａＡｓ層（例えばｎ型ＧａＡｓ層１４）及び一導電型
ＩｎＧａＡｓ層（例えばｎ＋型１ ｎｌｓ Ｇ ａ ６
．＠ Ａ ｓ層１６）からなるキャップ層（例えばキャ
ップ層ＣＴ）と、該キャップ層の表面に形成されたソー
ス電極（例えばソース電極１７）及びドレイン電極（例
えばドレイン電極１８）と、前記キャリヤ供給層表面に
形成されたゲート電極（例えばゲート電極１９）とを備
えてなるよう構成する。
は、キャリヤ供給層（例えばｎ型Ａ１０．ｚＧａｏ、、
、Ａｓ電子供給層１３）上に順に形成された一導電型の
ＧａＡｓ層（例えばｎ型ＧａＡｓ層１４）及び一導電型
ＩｎＧａＡｓ層（例えばｎ＋型１ ｎｌｓ Ｇ ａ ６
．＠ Ａ ｓ層１６）からなるキャップ層（例えばキャ
ップ層ＣＴ）と、該キャップ層の表面に形成されたソー
ス電極（例えばソース電極１７）及びドレイン電極（例
えばドレイン電極１８）と、前記キャリヤ供給層表面に
形成されたゲート電極（例えばゲート電極１９）とを備
えてなるよう構成する。
前記手段を採ることに依り、チャネルと表面との間に伝
導性に関して障壁となるような層が存在していても、ソ
ース抵抗が充分に低いノン・アロイのオーミック・コン
タクトをとった電極を有する高速化された半導体装置を
得ることが可能であり、しかも、その半導体装置を製造
するに際しては、何等特殊な技術を必要とせず、従来か
ら多用されている安定なそれを適用することで充分に対
処することができる。
導性に関して障壁となるような層が存在していても、ソ
ース抵抗が充分に低いノン・アロイのオーミック・コン
タクトをとった電極を有する高速化された半導体装置を
得ることが可能であり、しかも、その半導体装置を製造
するに際しては、何等特殊な技術を必要とせず、従来か
ら多用されている安定なそれを適用することで充分に対
処することができる。
第１図は本発明一実施例の要部切断側面図を表している
。
。
図に於いて、１１は半絶縁性ＧａＡｓからなる基板、１
２はノン・ドープＧａＡｓからなるチャネル層を兼ねた
バッファ層、１３はｎ型Ａｌｏ、ｚＧａｏ、ｓＡｓから
なる電子供給層、１４はキャップ層の一部を構成するｎ
型ＧａＡｓ層、１５はキャップ層の一部を構成するｎ＋
型Ｉｎ、Ｇａ＋−８Ａｓ層、１６はキャップ層の一部を
構成するｎ＋型１ ｒ１６．ｓ Ｇ ａ ｏ、ｓ Ａ
３層、１７はソース電極、１８はドレイン電極、１９は
ゲート電極、２０は二次元電子ガス・チャネル、ＣＴは
キャップ層をそれぞれ示している。
２はノン・ドープＧａＡｓからなるチャネル層を兼ねた
バッファ層、１３はｎ型Ａｌｏ、ｚＧａｏ、ｓＡｓから
なる電子供給層、１４はキャップ層の一部を構成するｎ
型ＧａＡｓ層、１５はキャップ層の一部を構成するｎ＋
型Ｉｎ、Ｇａ＋−８Ａｓ層、１６はキャップ層の一部を
構成するｎ＋型１ ｒ１６．ｓ Ｇ ａ ｏ、ｓ Ａ
３層、１７はソース電極、１８はドレイン電極、１９は
ゲート電極、２０は二次元電子ガス・チャネル、ＣＴは
キャップ層をそれぞれ示している。
これら各部分に関する主要データを例示すると次の通り
である。
である。
（１）バッファ層１２について
厚さ：１ 〔μｍ〕
（２） 電子供給層１３について
厚さ：４００（人〕
不純物：Ｓｉ
不純物濃度？ １． ４ Ｘ １０１８ （Ｃ１１−３
）（３）ｎ型ＧａＡｓ層１４について 厚さ：６００ （人〕 不純物：Ｓｉ 。
）（３）ｎ型ＧａＡｓ層１４について 厚さ：６００ （人〕 不純物：Ｓｉ 。
不純物濃度： １． ８ Ｘ １０１８ （ｃｍ−’）
（４）ｎ＋型１ ｎ、Ｇａ、−ｘＡｓ層１５について厚
さ：１０００（人〕 Ｘ値：基板側から表面側に向かって０−０．５まで変化 不純物：Ｓｉ 不純物濃度＝Ｘ値と同様に２ Ｘ １０ ” （（Ｊ−
り −３Ｘ Ｉ Ｑ１０（ｃｓａ−３） （５）ｎ＋型１ ｎ、０．Ｇａｏ、ｓ Ａｓ層１６につ
いて厚さ：１０００（人〕 不純物；Ｓｉ 不純物濃度： ３ Ｘ Ｉ Ｑ” （ｃａｂ−’）（６
） ソース電極１７及びドレイン電極１８について 材料：Ａｊ！ 厚さ：４０００ （人〕 （７） ゲート電極１９について 材料：Ａｌ 厚さ：４０００ （人〕 ところで、本実施例に於いては、ｎ型ＧａＡｓ層１４と
ｎ＋型１ｎ６．ｓ Ｇａ、、５ Ａｓ層１６との間にｎ
＋型１ ｒｌ、 Ｇａｔ−＊ ＡｓＪｉ １５、所謂、
グレーデツド層を介在させであるが、これは、キャップ
層の途中に於いて、組成比Ｘ及びドーピング濃度を突然
（ａｂｒｕｐｔ）変えると、その部分にヘテロ接合が生
成され、電子の伝導に対する障壁となる場合がある為で
あり、これを回避する為、下側に在るｎ型ＧａＡｓ層１
４と上側に在るｎ１型１ ｎｏ、ｓ Ｇ ａｏ、ｓ Ａ
Ｓｌｉ １６との間に組成比及びドーピング濃度が緩
徐に変化する層を介在させたものである。然しなから、
ｎ型ＧａＡｓ１ｉｌとｎ＋型１ ｎｏ、ｓ Ｇａ６．５
Ａ ５層１６とをアブラプトに接触させた場合であっ
ても、ｎ＋型１ｎｎ、５Ｇａｏ、ｓＡｓ層１６に於ける
ドーピング濃度が充分に高い場合には、前記電子の伝導
に対する障壁は無視できるほどに低くなるので前記した
ようなグレーデツド層は不要になる。
（４）ｎ＋型１ ｎ、Ｇａ、−ｘＡｓ層１５について厚
さ：１０００（人〕 Ｘ値：基板側から表面側に向かって０−０．５まで変化 不純物：Ｓｉ 不純物濃度＝Ｘ値と同様に２ Ｘ １０ ” （（Ｊ−
り −３Ｘ Ｉ Ｑ１０（ｃｓａ−３） （５）ｎ＋型１ ｎ、０．Ｇａｏ、ｓ Ａｓ層１６につ
いて厚さ：１０００（人〕 不純物；Ｓｉ 不純物濃度： ３ Ｘ Ｉ Ｑ” （ｃａｂ−’）（６
） ソース電極１７及びドレイン電極１８について 材料：Ａｊ！ 厚さ：４０００ （人〕 （７） ゲート電極１９について 材料：Ａｌ 厚さ：４０００ （人〕 ところで、本実施例に於いては、ｎ型ＧａＡｓ層１４と
ｎ＋型１ｎ６．ｓ Ｇａ、、５ Ａｓ層１６との間にｎ
＋型１ ｒｌ、 Ｇａｔ−＊ ＡｓＪｉ １５、所謂、
グレーデツド層を介在させであるが、これは、キャップ
層の途中に於いて、組成比Ｘ及びドーピング濃度を突然
（ａｂｒｕｐｔ）変えると、その部分にヘテロ接合が生
成され、電子の伝導に対する障壁となる場合がある為で
あり、これを回避する為、下側に在るｎ型ＧａＡｓ層１
４と上側に在るｎ１型１ ｎｏ、ｓ Ｇ ａｏ、ｓ Ａ
Ｓｌｉ １６との間に組成比及びドーピング濃度が緩
徐に変化する層を介在させたものである。然しなから、
ｎ型ＧａＡｓ１ｉｌとｎ＋型１ ｎｏ、ｓ Ｇａ６．５
Ａ ５層１６とをアブラプトに接触させた場合であっ
ても、ｎ＋型１ｎｎ、５Ｇａｏ、ｓＡｓ層１６に於ける
ドーピング濃度が充分に高い場合には、前記電子の伝導
に対する障壁は無視できるほどに低くなるので前記した
ようなグレーデツド層は不要になる。
本実施例を製造するには従来の通常の技術を適用して容
易に対処することができ、その概要は、例えば分子線エ
ピタキシャル成長（ｍｏｌｅｃｕｔａｒ ｂｅａｍ
ｅｐｉｔａｘｙ：ＭＢＥ）法或いは有機金属化学気相成
長（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓ ｉ ｔ ｔｏｎ ：ＭＯ
ＣＶＤ）法などを選択して適用することに依り、基板１
１の上にバッファ層１２、電子供給層１３、ｎ型ＧａＡ
ｓ層１４、ｎ＋型’ ”ｘ Ｇ ａ ｌ−８Ａｓ層１５
、ｎ＋型１ｎｏ、ｓＧａ、、、ｓＡｓ層１６を順に成長
させ、次いで、メサ・エツチングを施して素子間分離を
行い、次いで、通常のフォト・リソグラフィ技術に於け
るレジスト・プロセス、真空蒸着技術、リフト・オフ法
などを適用することに依り、オーミック・コンタクト電
極であるソース電極及びドレイン電極を形成し、次いで
、通常のフォト・リソグラフィ技術に於けるレジスト・
プロセスを適用することに依り、ゲート電極形成予定部
分上に開口を有するマスク膜を形成し、表面からｎ＋型
１ｎ、Ｇａｌ−。
易に対処することができ、その概要は、例えば分子線エ
ピタキシャル成長（ｍｏｌｅｃｕｔａｒ ｂｅａｍ
ｅｐｉｔａｘｙ：ＭＢＥ）法或いは有機金属化学気相成
長（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓ ｉ ｔ ｔｏｎ ：ＭＯ
ＣＶＤ）法などを選択して適用することに依り、基板１
１の上にバッファ層１２、電子供給層１３、ｎ型ＧａＡ
ｓ層１４、ｎ＋型’ ”ｘ Ｇ ａ ｌ−８Ａｓ層１５
、ｎ＋型１ｎｏ、ｓＧａ、、、ｓＡｓ層１６を順に成長
させ、次いで、メサ・エツチングを施して素子間分離を
行い、次いで、通常のフォト・リソグラフィ技術に於け
るレジスト・プロセス、真空蒸着技術、リフト・オフ法
などを適用することに依り、オーミック・コンタクト電
極であるソース電極及びドレイン電極を形成し、次いで
、通常のフォト・リソグラフィ技術に於けるレジスト・
プロセスを適用することに依り、ゲート電極形成予定部
分上に開口を有するマスク膜を形成し、表面からｎ＋型
１ｎ、Ｇａｌ−。
Ａｓ層１５までを貫通するエツチングを行ってｎ型Ｇａ
Ａｓｊｉ１４を表出させ、次いで、エツチング・ガスを
ＣＧ１２Ｆ２とする選択ドライ・エツチング法を適用す
ることに依り、ｎ型ＧａＡｓ層１４のエツチングを行っ
て電子供給層１３を選択的に表出させ、前記同様、通常
のフォト・リソグラフィ技術に於けるレジスト・プロセ
ス、真空蒸着技術、リフト・オフ法などを適用すること
に依り、ショットキ・コンタクト電極であるゲート電極
１９を形成するものである。尚、この工程で、ｎ型Ｇａ
Ａｓ層１４を選択ドライ・エツチング法で開口すること
は、特性が均一なＨＥＭＴを有する集積回路装置を製造
する上で不可欠であり、この技術が適用できるのは、Ａ
ｊ！ＧａＡｓからなる電子供給層１３上にＧａＡｓ層１
４が存在することに由来し、本発明に於ける利点の一つ
である。
Ａｓｊｉ１４を表出させ、次いで、エツチング・ガスを
ＣＧ１２Ｆ２とする選択ドライ・エツチング法を適用す
ることに依り、ｎ型ＧａＡｓ層１４のエツチングを行っ
て電子供給層１３を選択的に表出させ、前記同様、通常
のフォト・リソグラフィ技術に於けるレジスト・プロセ
ス、真空蒸着技術、リフト・オフ法などを適用すること
に依り、ショットキ・コンタクト電極であるゲート電極
１９を形成するものである。尚、この工程で、ｎ型Ｇａ
Ａｓ層１４を選択ドライ・エツチング法で開口すること
は、特性が均一なＨＥＭＴを有する集積回路装置を製造
する上で不可欠であり、この技術が適用できるのは、Ａ
ｊ！ＧａＡｓからなる電子供給層１３上にＧａＡｓ層１
４が存在することに由来し、本発明に於ける利点の一つ
である。
第２図は第１図に見られる実施例に関するエネルギ・バ
ンド・ダイヤグラムを表し、第１図及び第４図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
ンド・ダイヤグラムを表し、第１図及び第４図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
前記のようにして形成したノン・アロイでオーミック・
コンタクトをとってソース電極及びドレイン電極を有す
る半導体装置のソース抵抗は、約０．２〔Ω・鰭〕程度
であり、従来のアロイ・コンタクトでオーミック・コン
タクトをとったものに比較して充分に低い値が得られた
。
コンタクトをとってソース電極及びドレイン電極を有す
る半導体装置のソース抵抗は、約０．２〔Ω・鰭〕程度
であり、従来のアロイ・コンタクトでオーミック・コン
タクトをとったものに比較して充分に低い値が得られた
。
前記実施例では、Ａ Ｉ Ｇ ａ Ａ ｓ ／ Ｇ ａ
Ａ ｓ系の半導体装置について説明したが、これはＩ
ｎＡｌＧａＰ／ＧａＡｓ系或いはＡ Ｉ Ｇ ａ Ａ
Ｓ ／ Ｉ ｎ Ｇ ａＡ ｓ ／ Ｇ ａ Ａ ３系
などでも実施することができる。
Ａ ｓ系の半導体装置について説明したが、これはＩ
ｎＡｌＧａＰ／ＧａＡｓ系或いはＡ Ｉ Ｇ ａ Ａ
Ｓ ／ Ｉ ｎ Ｇ ａＡ ｓ ／ Ｇ ａ Ａ ３系
などでも実施することができる。
本発明に依る半導体装置に於いては、キャリヤ供給層上
に順に形成された一導電型のＧａＡｓ層及び一導電型Ｉ
ｎＧａＡｓ層からなるキャップ層を備えている。
に順に形成された一導電型のＧａＡｓ層及び一導電型Ｉ
ｎＧａＡｓ層からなるキャップ層を備えている。
前記構成を採ることに依り、チャネルと表面との間に伝
導性に関して障壁となるような層が存在していても、ソ
ース抵抗が充分に低いノン・アロイのオーミック・コン
タクトをとった電極を有する高速化された半導体装置を
得ることが可能であり、しかも、その半導体装置を製造
するに際しては、何等特殊な技術を必要とせず、従来か
ら多用されている安定なそれを適用することで充分に対
処することができる。
導性に関して障壁となるような層が存在していても、ソ
ース抵抗が充分に低いノン・アロイのオーミック・コン
タクトをとった電極を有する高速化された半導体装置を
得ることが可能であり、しかも、その半導体装置を製造
するに際しては、何等特殊な技術を必要とせず、従来か
ら多用されている安定なそれを適用することで充分に対
処することができる。
第１図は本発明一実施例の要部切断側面図、第２図は第
１図に見られる実施例のエネルギ・バンド・ダイヤグラ
ム、第３図は改良すべき点を説明する為の半導体装置の
要部切断側面図、第４図は第３図に見られる半導体装置
のエネルギ・バンド・ダイヤグラム、第５図乃至第７図
は改良すべき点を説明する為の線図であって第５図は障
壁高さと抵抗率との関係に関する線図、第６図はドーピ
ング濃度及びＩｎ組成比に対する障壁高さの依存性に関
する線図、第７図は抵抗率のＩｎ組成比依存性に関する
線図をそれぞれ表している。 図に於いて、１１は半絶縁性ＧａＡｓからなる基板、１
２はノン・ドープＧａＡｓからなるチャネル層を兼ねた
バッファ層、１３はｎ型Ａ１０．。 Ｇａｏ、ｓＡＳからなる電子供給層、１４はキャップ層
の一部を構成するｎ型ＧａＡｓ１ｉ、１５はキャップ層
の一部を構成するｎ＋型１ ｎ Ｘ Ｇ ａ ＋−ｘＡ
ｓ層、１６はキャップ層の一部を構成するｎ＋型１ ｎ
６．ｓ Ｇ ａ ６．＠ Ａ ３層、１７はソース電極
、１８はドレイン電極、１９はゲート電極、２０は二次
元電子ガス・チャネル、ＣＴはキャップ層をそれぞれ示
している。 実施例の要部切断側面図 第１図 実施例のエネルギ゛・ハント・タイヤク゛ラム第２図 従来例の要部切断側面図 第３図 従来例のエネルギ゛・バラに・タイヤクラム第４図 Φ２ 障壁高さと抵抗率の関係を表わす線図 第５図 Φ、（ｅｖ）
１図に見られる実施例のエネルギ・バンド・ダイヤグラ
ム、第３図は改良すべき点を説明する為の半導体装置の
要部切断側面図、第４図は第３図に見られる半導体装置
のエネルギ・バンド・ダイヤグラム、第５図乃至第７図
は改良すべき点を説明する為の線図であって第５図は障
壁高さと抵抗率との関係に関する線図、第６図はドーピ
ング濃度及びＩｎ組成比に対する障壁高さの依存性に関
する線図、第７図は抵抗率のＩｎ組成比依存性に関する
線図をそれぞれ表している。 図に於いて、１１は半絶縁性ＧａＡｓからなる基板、１
２はノン・ドープＧａＡｓからなるチャネル層を兼ねた
バッファ層、１３はｎ型Ａ１０．。 Ｇａｏ、ｓＡＳからなる電子供給層、１４はキャップ層
の一部を構成するｎ型ＧａＡｓ１ｉ、１５はキャップ層
の一部を構成するｎ＋型１ ｎ Ｘ Ｇ ａ ＋−ｘＡ
ｓ層、１６はキャップ層の一部を構成するｎ＋型１ ｎ
６．ｓ Ｇ ａ ６．＠ Ａ ３層、１７はソース電極
、１８はドレイン電極、１９はゲート電極、２０は二次
元電子ガス・チャネル、ＣＴはキャップ層をそれぞれ示
している。 実施例の要部切断側面図 第１図 実施例のエネルギ゛・ハント・タイヤク゛ラム第２図 従来例の要部切断側面図 第３図 従来例のエネルギ゛・バラに・タイヤクラム第４図 Φ２ 障壁高さと抵抗率の関係を表わす線図 第５図 Φ、（ｅｖ）
Claims (1)
- 【特許請求の範囲】 キャリヤ供給層上に順に形成された一導電型のＧａＡ
ｓ層及び一導電型ＩｎＧａＡｓ層からなるキャップ層と
、 該キャップ層の表面に形成されたソース電極及びドレイ
ン電極と、 前記キャリヤ供給層表面に形成されたゲート電極と を備えてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27828887A JPH01120871A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27828887A JPH01120871A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120871A true JPH01120871A (ja) | 1989-05-12 |
Family
ID=17595258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27828887A Pending JPH01120871A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120871A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198598A (ja) * | 1992-01-22 | 1993-08-06 | Mitsubishi Electric Corp | 化合物半導体装置及びその製造方法 |
| JPH06267993A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | 量子細線構造 |
| JP2012119582A (ja) * | 2010-12-02 | 2012-06-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123272A (ja) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | 化合物半導体装置 |
| JPS62229972A (ja) * | 1986-03-31 | 1987-10-08 | Hitachi Ltd | 化合物半導体装置およびその製造方法 |
| JPS63228762A (ja) * | 1987-03-18 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-11-05 JP JP27828887A patent/JPH01120871A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123272A (ja) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | 化合物半導体装置 |
| JPS62229972A (ja) * | 1986-03-31 | 1987-10-08 | Hitachi Ltd | 化合物半導体装置およびその製造方法 |
| JPS63228762A (ja) * | 1987-03-18 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198598A (ja) * | 1992-01-22 | 1993-08-06 | Mitsubishi Electric Corp | 化合物半導体装置及びその製造方法 |
| JPH06267993A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | 量子細線構造 |
| JP2012119582A (ja) * | 2010-12-02 | 2012-06-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
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