JPH0230182B2 - Handotaisochi - Google Patents
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- JPH0230182B2 JPH0230182B2 JP4983884A JP4983884A JPH0230182B2 JP H0230182 B2 JPH0230182 B2 JP H0230182B2 JP 4983884 A JP4983884 A JP 4983884A JP 4983884 A JP4983884 A JP 4983884A JP H0230182 B2 JPH0230182 B2 JP H0230182B2
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- gaas
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Engineering & Computer Science (AREA)
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- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高い電子移動度を持ち高速動作および
安定動作が可能な超格子を用いた半導体装置に関
する。
安定動作が可能な超格子を用いた半導体装置に関
する。
（従来技術とその問題点）
高速動作が期待できる能動半導体装置として、
半導体ヘテロ界面の２次元電子を利用したFET
（Field Effect Transistor）がある。これは、電
子親和力の異なる半導体のヘテロ界面（例えば、
三村、冷水らによりJapan Journal of Applied
PhysicsのVol.19、L255（1980）に発表されたAlx
Ga1-xAs／GaAs）において、電子親和力の小さ
な半導体だけに不純物をドーピングし、電子親和
力の大きな半導体側に２次元電子を生じさせ、こ
の２次元電子の高い移動度の利用を特長としてい
る。しかし、AlxGa1-xAs／GaAsの系では動作上
不都合な現象が存在している。
半導体ヘテロ界面の２次元電子を利用したFET
（Field Effect Transistor）がある。これは、電
子親和力の異なる半導体のヘテロ界面（例えば、
三村、冷水らによりJapan Journal of Applied
PhysicsのVol.19、L255（1980）に発表されたAlx
Ga1-xAs／GaAs）において、電子親和力の小さ
な半導体だけに不純物をドーピングし、電子親和
力の大きな半導体側に２次元電子を生じさせ、こ
の２次元電子の高い移動度の利用を特長としてい
る。しかし、AlxGa1-xAs／GaAsの系では動作上
不都合な現象が存在している。
一般にｎ型不純物をドーピングしたAlxGa1-x
As中には不純物に関係した深いトラツプ準位が
ある。このトラツプ準位に電子が補獲されるた
め、キヤリア濃度はドーピングした不純物濃度よ
り低い。例えば、ｎ型不純物としてSiをGaAs中
にドーピングする場合は最大のキヤリア濃度とし
て７×1018cm-3が得られるが、Al0.3Ga0.7As中に
ドーピングする場合には２×1018cm-3しか得られ
ない。さらに77K程度の低温では濃度は顕著に減
少する。この低温における減少傾向はAlの組成
比ｘに非常に敏感であり、0.2＜ｘ＜0.5ではｘの
増加と共にキヤリア濃度は急激に減少する。しか
も、低温において光照射するとキヤリア濃度が増
加し、光をしや断してもこの状態が保持される
Persistent Photoconductivity（PPC）の現象が
ある。これらの現象については、例えばLangら
がPhysical Review ＢのVol.19、P1015（1979）
の論文の中で述べている。このため、AlxGa1-x
As／GaAs系の２次元電子を利用したFETでは、
低温において２次元電子濃度が減少するため、し
きい値電圧が室温と低温で大きく異なる。これに
ついては、例えばValoisらがJournal of
Vacuum Science and Technology ＢのVol.1、
P190（1983）の論文の中で述べている。また、Al
組成比ｘに敏感であるため、FET製造による特
性のバラツキが大きい。さらに、低温での光照射
効果（PPC）およびドレイン電界により加速さ
れたホツトエレクトロンがAlxGa1-xAs／GaAs界
面からAlxGa1-xAs中に入り、トラツプに補獲さ
れることにより、ドレイン電流が変化する。
As中には不純物に関係した深いトラツプ準位が
ある。このトラツプ準位に電子が補獲されるた
め、キヤリア濃度はドーピングした不純物濃度よ
り低い。例えば、ｎ型不純物としてSiをGaAs中
にドーピングする場合は最大のキヤリア濃度とし
て７×1018cm-3が得られるが、Al0.3Ga0.7As中に
ドーピングする場合には２×1018cm-3しか得られ
ない。さらに77K程度の低温では濃度は顕著に減
少する。この低温における減少傾向はAlの組成
比ｘに非常に敏感であり、0.2＜ｘ＜0.5ではｘの
増加と共にキヤリア濃度は急激に減少する。しか
も、低温において光照射するとキヤリア濃度が増
加し、光をしや断してもこの状態が保持される
Persistent Photoconductivity（PPC）の現象が
ある。これらの現象については、例えばLangら
がPhysical Review ＢのVol.19、P1015（1979）
の論文の中で述べている。このため、AlxGa1-x
As／GaAs系の２次元電子を利用したFETでは、
低温において２次元電子濃度が減少するため、し
きい値電圧が室温と低温で大きく異なる。これに
ついては、例えばValoisらがJournal of
Vacuum Science and Technology ＢのVol.1、
P190（1983）の論文の中で述べている。また、Al
組成比ｘに敏感であるため、FET製造による特
性のバラツキが大きい。さらに、低温での光照射
効果（PPC）およびドレイン電界により加速さ
れたホツトエレクトロンがAlxGa1-xAs／GaAs界
面からAlxGa1-xAs中に入り、トラツプに補獲さ
れることにより、ドレイン電流が変化する。
このように、AlxGa1-xAs／GaAs系を利用した
FETでは、温度によるしきい値変動を抑えるこ
とと、特性のそろつたものを再現性良く製造する
こと、光照射下、高電界下で安定に動作すること
がきわめて困難であつた。
FETでは、温度によるしきい値変動を抑えるこ
とと、特性のそろつたものを再現性良く製造する
こと、光照射下、高電界下で安定に動作すること
がきわめて困難であつた。
第１図は従来の２次元電子を利用したFETの
一例の概略断面図である。
一例の概略断面図である。
第１図において、１は基板、２は不純物を極力
少なくした第１の半導体層、３はｎ型不純物を含
有し第１の半導体層１より電子親和力が小さい半
導体からなる電子供給層、４は第１の半導体層２
と電子供給層３との界面に形成される２次元電子
ガス、５は電子供給層３とシヨツトキ接合を形成
するゲート電極、６は電子供給層３と合金化し２
次元電子ガス４と電気的コンタクトがとれている
ソース電極、７は６と同様のドレイン電極であ
る。
少なくした第１の半導体層、３はｎ型不純物を含
有し第１の半導体層１より電子親和力が小さい半
導体からなる電子供給層、４は第１の半導体層２
と電子供給層３との界面に形成される２次元電子
ガス、５は電子供給層３とシヨツトキ接合を形成
するゲート電極、６は電子供給層３と合金化し２
次元電子ガス４と電気的コンタクトがとれている
ソース電極、７は６と同様のドレイン電極であ
る。
第２図は第１図に示すFETのゲート電極下の
バンド構造を示す図である。
バンド構造を示す図である。
第２図において、第１図と同じ番号のものは同
一機能を果すものである。Etは電子供給層３中の
深い電子トラツプ準位、Ecは伝導帯端、Efはフエ
ルミ準位、Evは充満帯端である。
一機能を果すものである。Etは電子供給層３中の
深い電子トラツプ準位、Ecは伝導帯端、Efはフエ
ルミ準位、Evは充満帯端である。
次に、第１図に示す従来の２次元電子を利用し
たFETの動作について説明する。ここでFETは
第１の半導体層２がGaAs、電子供給層３がｎ型
のAl0.3Ga0.7Asで形成されているものとし、また
ソースを零電位とし、ドレインには正電圧が印加
されているものとする。
たFETの動作について説明する。ここでFETは
第１の半導体層２がGaAs、電子供給層３がｎ型
のAl0.3Ga0.7Asで形成されているものとし、また
ソースを零電位とし、ドレインには正電圧が印加
されているものとする。
ゲート電圧0Vの場合、ｎ−Al0.3Ga0.7Asは完全
に空乏化し、第２図に示すバンド構造になつてい
るものとするゲート下のAl0.3Ga0.7As／GaAs界
面（GaAs側）にはｎ−Al0.3Ga0.7As中のイオン
化したドナーにより誘起された２次元電子ガスが
形成されており、ソース・ドレイン間には２次元
電子ガスを通じてドレイン電流が流れる。ここ
で、ゲート電圧を負に大きくしてゆくと、ゲート
下の２次元電子ガスが減少してドレイン電流が減
少し、逆にゲート電圧を正に大きくしてゆくと、
ゲート下の２次元電子ガスが増加してドレイン電
流が増加する。
に空乏化し、第２図に示すバンド構造になつてい
るものとするゲート下のAl0.3Ga0.7As／GaAs界
面（GaAs側）にはｎ−Al0.3Ga0.7As中のイオン
化したドナーにより誘起された２次元電子ガスが
形成されており、ソース・ドレイン間には２次元
電子ガスを通じてドレイン電流が流れる。ここ
で、ゲート電圧を負に大きくしてゆくと、ゲート
下の２次元電子ガスが減少してドレイン電流が減
少し、逆にゲート電圧を正に大きくしてゆくと、
ゲート下の２次元電子ガスが増加してドレイン電
流が増加する。
さて、ｎ型Al0.3Ga0.7As中には不純物に関係し
た深い電子トラツプ準位Etが多数存在し、温度を
下げるに従いこの電子トラツプに電子が補獲され
る割合が増加し、２次元電子の濃度は減少してゆ
く。また77K程度の低温で光を照射すると電子ト
ラツプ準位Etに補獲されていた電子が光エネルギ
によつて伝導帯に飛びだし、２次元電子の数は増
加する。また、２次元電子の一部がソース・ドレ
イン間でドレイン電界により加速されてホツト化
し、Al0.3Ga0.7As中に飛び込むと電子トラツプ準
位に補獲され、２次元電子の数は減少する。これ
らの現象は２次元電子の数を変化させるので、ド
レイン電流が変化し安定なFET動作を阻害する。
た深い電子トラツプ準位Etが多数存在し、温度を
下げるに従いこの電子トラツプに電子が補獲され
る割合が増加し、２次元電子の濃度は減少してゆ
く。また77K程度の低温で光を照射すると電子ト
ラツプ準位Etに補獲されていた電子が光エネルギ
によつて伝導帯に飛びだし、２次元電子の数は増
加する。また、２次元電子の一部がソース・ドレ
イン間でドレイン電界により加速されてホツト化
し、Al0.3Ga0.7As中に飛び込むと電子トラツプ準
位に補獲され、２次元電子の数は減少する。これ
らの現象は２次元電子の数を変化させるので、ド
レイン電流が変化し安定なFET動作を阻害する。
さらに、Al0.3Ga0.7As中へのドナー不純物の最
大のドーピング量はGaAsよりも低く２×1018cm-
３程度であるため、FETの動作速度を高めるため
に必要な電子供給層を薄くすることが困難であ
る。
大のドーピング量はGaAsよりも低く２×1018cm-
３程度であるため、FETの動作速度を高めるため
に必要な電子供給層を薄くすることが困難であ
る。
またAlGaAsに対してはオーミツクコンタクト
を形成する条件にきびしい制限があつた。
を形成する条件にきびしい制限があつた。
（発明の目的）
本発明の目的は、上記欠点を除去し、２次元電
子を利用したFETであつて、室温と低温におけ
る２次元電子密度に差がなく、しかも光照射下及
び高電界において安定に動作し、しかも高速に動
作し、しかもオーミツクコンタクト形成の条件が
ゆるやかな半導体装置を提供することにある。
子を利用したFETであつて、室温と低温におけ
る２次元電子密度に差がなく、しかも光照射下及
び高電界において安定に動作し、しかも高速に動
作し、しかもオーミツクコンタクト形成の条件が
ゆるやかな半導体装置を提供することにある。
（発明の構成）
本発明によれば、基板上に設けられた極低不純
物濃度の第１の半導体層と、該第１の半導体層上
に設けられ、該第１の半導体層より電子親和力が
小さく電子がトンネル可能な厚さを有し極低不純
物濃度の第２の半導体層と、該第２の半導体層よ
り電子親和力が大きく電子波長以下の厚さを有し
ｎ型不純物を含有する第３の半導体とを、交互に
かつ前記第１の半導体層から離れるに従い第２の
半導体層が薄くなつているかまたは第３の半導体
層が厚くなつているかあるいはその両方が満足さ
れるように積層した積層構造と、該積層構造上方
表面の一部に設けられたゲート電極と、該ゲート
電極を挾んで前記積層構造上方表面に設けられ第
１の半導体層と第２の半導体層との界面に存在す
るキヤリアと電気的コンタクトを形成する一対の
電極とを含むことを特徴とする半導体装置が得ら
れる。
物濃度の第１の半導体層と、該第１の半導体層上
に設けられ、該第１の半導体層より電子親和力が
小さく電子がトンネル可能な厚さを有し極低不純
物濃度の第２の半導体層と、該第２の半導体層よ
り電子親和力が大きく電子波長以下の厚さを有し
ｎ型不純物を含有する第３の半導体とを、交互に
かつ前記第１の半導体層から離れるに従い第２の
半導体層が薄くなつているかまたは第３の半導体
層が厚くなつているかあるいはその両方が満足さ
れるように積層した積層構造と、該積層構造上方
表面の一部に設けられたゲート電極と、該ゲート
電極を挾んで前記積層構造上方表面に設けられ第
１の半導体層と第２の半導体層との界面に存在す
るキヤリアと電気的コンタクトを形成する一対の
電極とを含むことを特徴とする半導体装置が得ら
れる。
（実施例）
以下本発明の実施例について図面を用いて説明
する。
する。
第３図は本発明の第１の実施例の断面模式図で
ある。第３図において第１図と同じ番号のものは
第１図と同等物で同一機能を果すものである。８
は第１の半導体層２より電子親和力が小さく電子
がトンネル可能な厚さを有し極低不純物濃度の第
２の半導体層、９は該第２の半導体層８より電子
親和力が大きく電子波長以下の厚さを有しｎ型不
純物を含有する第３の半導体層である。ここで第
２の半導体層８は第１の半導体層２より離れるほ
ど薄い。また、上記の極低不純物濃度とは意識的
にはドーピングしないかまたはわずかにドーピン
グした程度を意味している。
ある。第３図において第１図と同じ番号のものは
第１図と同等物で同一機能を果すものである。８
は第１の半導体層２より電子親和力が小さく電子
がトンネル可能な厚さを有し極低不純物濃度の第
２の半導体層、９は該第２の半導体層８より電子
親和力が大きく電子波長以下の厚さを有しｎ型不
純物を含有する第３の半導体層である。ここで第
２の半導体層８は第１の半導体層２より離れるほ
ど薄い。また、上記の極低不純物濃度とは意識的
にはドーピングしないかまたはわずかにドーピン
グした程度を意味している。
上記の第２および第３の半導体層の厚さはそれ
ぞれ、電子トンネル可能、電子波長以下を満足す
るような充分に薄いものであり、これは材料によ
り異なつている。例えば、第１の半導体層２は高
純度GaAs、第２の半導体層８は厚さ50Å程度以
下の高純度AlAs、第３の半導体層９は厚さ100Å
程度以下のSiドープのGaAsである。
ぞれ、電子トンネル可能、電子波長以下を満足す
るような充分に薄いものであり、これは材料によ
り異なつている。例えば、第１の半導体層２は高
純度GaAs、第２の半導体層８は厚さ50Å程度以
下の高純度AlAs、第３の半導体層９は厚さ100Å
程度以下のSiドープのGaAsである。
以下、第１の実施例の動作を、各半導体層に前
述の材料を用い、このバンド構造図である第４図
を用いて詳細に説明する。
述の材料を用い、このバンド構造図である第４図
を用いて詳細に説明する。
第４図は第３図に示すFETゲート電極下のバ
ンド構造を示す図である。第４図において、第１
図〜第３図と同じ番号のものは第１図〜第３図と
同等物で同一機能を果すものである。Eqは第２
の半導体層８と第３の半導体層９との積層構造に
よつて新たに形成される電子の最低の量子化準位
であり、この量子化準位Eqは第１の半導体層２
から離れるに従い第２の半導体層８が薄くなるた
めに、GaAsの伝導帯端に接近している。
ンド構造を示す図である。第４図において、第１
図〜第３図と同じ番号のものは第１図〜第３図と
同等物で同一機能を果すものである。Eqは第２
の半導体層８と第３の半導体層９との積層構造に
よつて新たに形成される電子の最低の量子化準位
であり、この量子化準位Eqは第１の半導体層２
から離れるに従い第２の半導体層８が薄くなるた
めに、GaAsの伝導帯端に接近している。
ｎ−GaAsから発生する電子は量子化準位Eqに
よつて、ｎ−GaAsだけでなく高純度AlAs中にも
広がりｎ−GaAs／AlAs積層構造全体に分布す
る。この時ｎ−GaAs中および高純度AlAs中には
ｎ−Al0.3Ga0.7As中のような不純物に関係した深
い電子トラツプ準位は形成されない。これは、ｎ
−GaAs中にはこのようなトラツプ準位がないこ
と、およびAlAsには不純物がないことによる。
量子化準位Eqは高純度GaAsの伝導帯端Ecより高
いエネルギ位置にあるので、量子化準位Eqにあ
る電子の一部は高純度GaAs側に落ち、高純度
GaAs／AlAs界面に２次元電子ガスが形成され
る。したがつて、FETとしての動作は前に示し
た従来構造のものと同じとなる。しかし、この第
１の実施例においては従来構造の電子供給層３に
当るｎ−GaAs／AlAsの積層構造中に深い電子ト
ラツプ準位が存在しないため、光照射時に積層構
造中にホツトエレクトロンが飛びこむことがあつ
ても２次元電子の変動はなく、FET動作は安定
している。また室温の２次元電子密度に差がない
ため低温で動作させるFETの設計が容易で、し
かもFET製造の再現性も良好である。さらにｎ
−GaAs／AlAsの積層構造中の電子濃度は、
Al0.3Ga0.7As中の電子濃度より高くすることがで
き、ゲート電極に近い部分ではGaAsで得られる
最大の電子濃度（７×1018cm-3）と同じにするこ
とができる。このため、積層構造を薄くすること
が容易であり、相互コンダクタンスgnを大きく
した高速動作FETが可能である。
よつて、ｎ−GaAsだけでなく高純度AlAs中にも
広がりｎ−GaAs／AlAs積層構造全体に分布す
る。この時ｎ−GaAs中および高純度AlAs中には
ｎ−Al0.3Ga0.7As中のような不純物に関係した深
い電子トラツプ準位は形成されない。これは、ｎ
−GaAs中にはこのようなトラツプ準位がないこ
と、およびAlAsには不純物がないことによる。
量子化準位Eqは高純度GaAsの伝導帯端Ecより高
いエネルギ位置にあるので、量子化準位Eqにあ
る電子の一部は高純度GaAs側に落ち、高純度
GaAs／AlAs界面に２次元電子ガスが形成され
る。したがつて、FETとしての動作は前に示し
た従来構造のものと同じとなる。しかし、この第
１の実施例においては従来構造の電子供給層３に
当るｎ−GaAs／AlAsの積層構造中に深い電子ト
ラツプ準位が存在しないため、光照射時に積層構
造中にホツトエレクトロンが飛びこむことがあつ
ても２次元電子の変動はなく、FET動作は安定
している。また室温の２次元電子密度に差がない
ため低温で動作させるFETの設計が容易で、し
かもFET製造の再現性も良好である。さらにｎ
−GaAs／AlAsの積層構造中の電子濃度は、
Al0.3Ga0.7As中の電子濃度より高くすることがで
き、ゲート電極に近い部分ではGaAsで得られる
最大の電子濃度（７×1018cm-3）と同じにするこ
とができる。このため、積層構造を薄くすること
が容易であり、相互コンダクタンスgnを大きく
した高速動作FETが可能である。
本実施例により、結晶成長法としてMBE
（Molecular Beam Epitaxy）を用い、半絶縁性
GaAs基板上に厚さ1μｍの高純度GaAs層を成長
させ、続いて厚さ15〜０Åの高純度のAlAs（徐々
に薄くする）と厚さ23Åで４×1018cm-3のSi不純
物を含むｎ型GaAsとの積層構造を全体として厚
さ300Å成長させた。シヨツトキーゲート電極と
してはAlを用い、ソース電極およびドレイン電
極としてはAu−Ge／Ni／Auを用いた。このオ
ーミツク電極形成の熱処理条件、金属膜厚等の制
限が従来より緩和された。ゲート長が0.3μｍ、ゲ
ート・ソース間およびゲート・ドレイン間が0.3μ
ｍのFETにおいて、77Kでの相互コンダクタンス
gnが550ｍＳ／mmが得られ、光照射下および高電
界下での特性の変動はなかつた。本発明の第１の
実施例では量子化準位Eqを低くしドーピング量
を増加させるために第２の半導体層８の厚さを変
化させたが、第２の半導体層８の厚さを一定に保
ち、第３の半導体層９の厚さを第１の半導体層２
から離れるに従い徐々に厚くしていつても同じ効
果が得られる。また第２の半導体層８および第３
の半導体層９の両方の厚さを変えても良い。
（Molecular Beam Epitaxy）を用い、半絶縁性
GaAs基板上に厚さ1μｍの高純度GaAs層を成長
させ、続いて厚さ15〜０Åの高純度のAlAs（徐々
に薄くする）と厚さ23Åで４×1018cm-3のSi不純
物を含むｎ型GaAsとの積層構造を全体として厚
さ300Å成長させた。シヨツトキーゲート電極と
してはAlを用い、ソース電極およびドレイン電
極としてはAu−Ge／Ni／Auを用いた。このオ
ーミツク電極形成の熱処理条件、金属膜厚等の制
限が従来より緩和された。ゲート長が0.3μｍ、ゲ
ート・ソース間およびゲート・ドレイン間が0.3μ
ｍのFETにおいて、77Kでの相互コンダクタンス
gnが550ｍＳ／mmが得られ、光照射下および高電
界下での特性の変動はなかつた。本発明の第１の
実施例では量子化準位Eqを低くしドーピング量
を増加させるために第２の半導体層８の厚さを変
化させたが、第２の半導体層８の厚さを一定に保
ち、第３の半導体層９の厚さを第１の半導体層２
から離れるに従い徐々に厚くしていつても同じ効
果が得られる。また第２の半導体層８および第３
の半導体層９の両方の厚さを変えても良い。
第５図は本発明の第２の実施例の断面模式図で
ある。第５図において第１図〜第４図と同じ番号
のものは第１図〜第４図と同等物で同一機能を果
すものである。１０は電子親和力が第１の半導体
層２より小さく極低不純物濃度のスペーサ層であ
る。例えばスペーサ層はAl0.3Ga0.7Asである。
ある。第５図において第１図〜第４図と同じ番号
のものは第１図〜第４図と同等物で同一機能を果
すものである。１０は電子親和力が第１の半導体
層２より小さく極低不純物濃度のスペーサ層であ
る。例えばスペーサ層はAl0.3Ga0.7Asである。
以下、第２の実施例の動作を、第１の半導体層
２として高純度GaAs、第２の半導体層８として
高純度AlAs、第３の半導体層９としてｎ型の
GaAs、スペーサ層１０として高純度のAl0.3Ga0.7
Asを用い、このバンド構造図である第６図を用
いて詳細に説明する。
２として高純度GaAs、第２の半導体層８として
高純度AlAs、第３の半導体層９としてｎ型の
GaAs、スペーサ層１０として高純度のAl0.3Ga0.7
Asを用い、このバンド構造図である第６図を用
いて詳細に説明する。
第６図は第５図に示すFETのゲート電極下の
バンド構造を示す図である。第６図において第１
図〜第５図と同じ番号のものは第１図〜第５図と
同等物で同一機能を示すものである。
バンド構造を示す図である。第６図において第１
図〜第５図と同じ番号のものは第１図〜第５図と
同等物で同一機能を示すものである。
ｎ−GaAs９から発生する電子量子化準位Eqに
よつて、高純度AlAs８中にも広がり、その一部
はスペーサ層のAl0.3Ga0.7As１０を経て高純度
GaAs２に落ち、高純度GaAs／Al0.3Ga0.7As界面
に２次元電子ガスが形成される。スペーサ層であ
る高純度Al0.3Ga0.7As層中に不純物がほとんど存
在しないため、不純物に関係する電子トラツプは
ない。したがつて、第１の実施例と同様に、光照
射下および高電界下においても安定なFET動作
が得られる。さらに２次元電子層と不純物を含有
するｎ型GaAsとの間の距離がスペーサ層１０に
より離されているので２次元電子のイオン化不純
物散乱が減ること、およびAl0.3Ga0.7As／GaAs
界面より界面平担性の良いものが容易に形成でき
ることにより、２次元電子の移動度は第１の実施
例より大きくなる。
よつて、高純度AlAs８中にも広がり、その一部
はスペーサ層のAl0.3Ga0.7As１０を経て高純度
GaAs２に落ち、高純度GaAs／Al0.3Ga0.7As界面
に２次元電子ガスが形成される。スペーサ層であ
る高純度Al0.3Ga0.7As層中に不純物がほとんど存
在しないため、不純物に関係する電子トラツプは
ない。したがつて、第１の実施例と同様に、光照
射下および高電界下においても安定なFET動作
が得られる。さらに２次元電子層と不純物を含有
するｎ型GaAsとの間の距離がスペーサ層１０に
より離されているので２次元電子のイオン化不純
物散乱が減ること、およびAl0.3Ga0.7As／GaAs
界面より界面平担性の良いものが容易に形成でき
ることにより、２次元電子の移動度は第１の実施
例より大きくなる。
本実施例により、結晶成長法としてMBEを用
い、半絶縁性GaAs基板上に厚さ1μｍの高純度
GaAsを成長させ、つぎに厚さ60Åの高純度Al0.3
Ga0.7Asを成長させ、続いて50〜０Åの高純度
AlAs（徐々に薄くする）と厚さ23Åで４×1018cm
−３のSi不純物を含むｎ型GaAsとの積層構造を全
体として250Å成長させた。シヨツトキゲート電
極としてはAlを用い、ソース電極およびドレイ
ン電極としてはAu−Ge／Ni／Auを用いた。こ
のオーミツク電極形成の熱処理条件、金属膜厚等
の制限は従来より緩和された。
い、半絶縁性GaAs基板上に厚さ1μｍの高純度
GaAsを成長させ、つぎに厚さ60Åの高純度Al0.3
Ga0.7Asを成長させ、続いて50〜０Åの高純度
AlAs（徐々に薄くする）と厚さ23Åで４×1018cm
−３のSi不純物を含むｎ型GaAsとの積層構造を全
体として250Å成長させた。シヨツトキゲート電
極としてはAlを用い、ソース電極およびドレイ
ン電極としてはAu−Ge／Ni／Auを用いた。こ
のオーミツク電極形成の熱処理条件、金属膜厚等
の制限は従来より緩和された。
このFETの77Kにおける移動度は100000cm2／
Ｖ・ｓと高い値となり、ゲート長0.3μｍ、ゲー
ト・ソース間およびゲート・ドレイン間が0.3μｍ
のFETにおいて、77Kでの相互コンダクタンス
gnが600ｍＳ／mmが得られ、光照射下および高電
界下での特性の変動はなかつた。
Ｖ・ｓと高い値となり、ゲート長0.3μｍ、ゲー
ト・ソース間およびゲート・ドレイン間が0.3μｍ
のFETにおいて、77Kでの相互コンダクタンス
gnが600ｍＳ／mmが得られ、光照射下および高電
界下での特性の変動はなかつた。
なお、本発明の第１の実施例と同様に第３の半
導体層９の厚さも変化させて良いこと、またスペ
ーサ層１０として高純度のAlAs／GaAs超格子や
AlxGa1-xAs／GaAs超格子などを用いても良い
ことは明らかである。
導体層９の厚さも変化させて良いこと、またスペ
ーサ層１０として高純度のAlAs／GaAs超格子や
AlxGa1-xAs／GaAs超格子などを用いても良い
ことは明らかである。
上記の本発明の２つの実施例において、GaAs
層中の不純物としてはSiしか示していないが、ｎ
型不純物としてはFe、Se、Sn、Ｓでも良い。ま
たｎ型不純物を第３の半導体層に相当するGaAs
層全体ではなく、第２の半導体層のAlAs層との
界面部分を除いてドーピングすると、この界面部
分（AlxGa1-xAsとなつている）で生ずる不純物
に関係した電子トラツプの完全除去が可能とな
る。さらに、第１の実施例の構造において２次元
電子から100Å程度以内にある第３の半導体層を
不純物をドーピングしない構造にすれば、第２の
実施例と同様に２次元電子の移動度を高めること
ができる。
層中の不純物としてはSiしか示していないが、ｎ
型不純物としてはFe、Se、Sn、Ｓでも良い。ま
たｎ型不純物を第３の半導体層に相当するGaAs
層全体ではなく、第２の半導体層のAlAs層との
界面部分を除いてドーピングすると、この界面部
分（AlxGa1-xAsとなつている）で生ずる不純物
に関係した電子トラツプの完全除去が可能とな
る。さらに、第１の実施例の構造において２次元
電子から100Å程度以内にある第３の半導体層を
不純物をドーピングしない構造にすれば、第２の
実施例と同様に２次元電子の移動度を高めること
ができる。
本発明の２つの実施例では第１の半導体層と第
３の半導体層とは同じGaAsを用いたが、第３の
半導体層はAl組成の少ないAlxGa1-xAs（ｘ＜0.2）
としても良い。また、第２の半導体である高純度
AlAsの替りにAl組成の多いAlxGa1-xAs（ｘ＞
0.3）としても良い。
３の半導体層とは同じGaAsを用いたが、第３の
半導体層はAl組成の少ないAlxGa1-xAs（ｘ＜0.2）
としても良い。また、第２の半導体である高純度
AlAsの替りにAl組成の多いAlxGa1-xAs（ｘ＞
0.3）としても良い。
本発明の２つの実施例ではゲートシヨツトキ電
極は積層構造を構成する第３の半導体層９表面に
形成されているが、第２の半導体層８表面に形成
しても効果は全く同等である。また、ゲート耐圧
を増すために積層構造上にさらに20ないし300Å
の厚さの半導体層を形成し、該半導体層表面にゲ
ートシヨツトキ電極を形成してもよい。この場合
該半導体層としては、高抵抗もしくはｎ型の
GaAsもしくはAlxGa1-xAsが用いられる。
極は積層構造を構成する第３の半導体層９表面に
形成されているが、第２の半導体層８表面に形成
しても効果は全く同等である。また、ゲート耐圧
を増すために積層構造上にさらに20ないし300Å
の厚さの半導体層を形成し、該半導体層表面にゲ
ートシヨツトキ電極を形成してもよい。この場合
該半導体層としては、高抵抗もしくはｎ型の
GaAsもしくはAlxGa1-xAsが用いられる。
ゲート電極としてはシヨツトキ接合を用いたも
のしか示さなかつたが、ゲート電極としてｐ−ｎ
接合ゲート電極、quasi−Schottkyゲート電極、
camelゲート電極、絶縁ゲート電極を用いても良
い。ソース及びドレイン電極としてはAuGe／
Ni／Auのアロイ型のオーミツク電極しか示さな
かつたが、他の材料のアロイ型電極でも良いこと
は明らかであり、さらに、高濃度のｎ型不純物を
表面にイオン注入してさらに金属を表面に付けた
り、高濃度のｎ型不純物を含有する半導体層を表
面上に形成してその上に金属を付けるといつたア
ロイしない型のオーミツク電極としても良い。
のしか示さなかつたが、ゲート電極としてｐ−ｎ
接合ゲート電極、quasi−Schottkyゲート電極、
camelゲート電極、絶縁ゲート電極を用いても良
い。ソース及びドレイン電極としてはAuGe／
Ni／Auのアロイ型のオーミツク電極しか示さな
かつたが、他の材料のアロイ型電極でも良いこと
は明らかであり、さらに、高濃度のｎ型不純物を
表面にイオン注入してさらに金属を表面に付けた
り、高濃度のｎ型不純物を含有する半導体層を表
面上に形成してその上に金属を付けるといつたア
ロイしない型のオーミツク電極としても良い。
基板としては半絶縁性GaAs基板しか示さなか
つたが、最上層が半絶縁性AlxGa1-xAsである基
板、最上層がAlAs／GaAsの超格子またはAlx
Ga1-xAs／GaAsの超格子である基板であつて良
い。
つたが、最上層が半絶縁性AlxGa1-xAsである基
板、最上層がAlAs／GaAsの超格子またはAlx
Ga1-xAs／GaAsの超格子である基板であつて良
い。
本発明の実施例においてはAlAsとGaAsの系し
か示さなかつたが、他の半導体の系でもかまわな
いことは明らかである。例えば、高純度In0.53
Ga0.47Asを第１の半導体層、高純度InxAl1-xAs
（ｘ0.53）を第２の半導体層、ｎ型のInxGa1-x
As（ｘ0.53）を第３の半導体層とするものであ
つても本発明は有効である。この場合のｘ＝0.53
で基板InPと格子整合しているが、これからずれ
ても積層構造のそれぞれの界面でミスマツチの歪
を吸収するため問題なく、乏愛さらにInxAl1-xAs
のｘを小さくすれば２次元電子に対するバリヤの
高さを高くできるため有効である。
か示さなかつたが、他の半導体の系でもかまわな
いことは明らかである。例えば、高純度In0.53
Ga0.47Asを第１の半導体層、高純度InxAl1-xAs
（ｘ0.53）を第２の半導体層、ｎ型のInxGa1-x
As（ｘ0.53）を第３の半導体層とするものであ
つても本発明は有効である。この場合のｘ＝0.53
で基板InPと格子整合しているが、これからずれ
ても積層構造のそれぞれの界面でミスマツチの歪
を吸収するため問題なく、乏愛さらにInxAl1-xAs
のｘを小さくすれば２次元電子に対するバリヤの
高さを高くできるため有効である。
本発明の構造を作る結晶成長方法としては、原
理的にはどんな成長方法であつても良いが、数Å
の膜厚制御性が必要となるため、MBE法や
MOCVD（Metal Organic Chemical Vapor
Deposition）法が適している。中でもMBE法は
原料の入つた分子線源から出る分子線をシヤツタ
の開閉だけで制御できるため、遷移層が数Åの急
峻な界面を容易に実現することができ、さらにコ
ンピユータによる自動制御が容易であるため最も
適した方法である。
理的にはどんな成長方法であつても良いが、数Å
の膜厚制御性が必要となるため、MBE法や
MOCVD（Metal Organic Chemical Vapor
Deposition）法が適している。中でもMBE法は
原料の入つた分子線源から出る分子線をシヤツタ
の開閉だけで制御できるため、遷移層が数Åの急
峻な界面を容易に実現することができ、さらにコ
ンピユータによる自動制御が容易であるため最も
適した方法である。
（発明の効果）
以上本発明の半導体装置では、室温と低温にお
ける２次元電子密度に差がなく、光照射下及び高
電界下において安定に動作し、しかも、高速で動
作し、更にはオーミツク電極の形成に対する制限
が非常に緩和される。
ける２次元電子密度に差がなく、光照射下及び高
電界下において安定に動作し、しかも、高速で動
作し、更にはオーミツク電極の形成に対する制限
が非常に緩和される。
第１図は従来構造の２次元電子を利用した
FETの概略断面図、第２図は従来構造のゲート
電極下のバンド構造図、第３図は本発明の第１の
実施例を示した概略断面図、第４図は該第１の実
施例のゲート電極下のバンド構造図、第５図は本
発明の第２の実施例を示した概略断面図、第６図
は該第２の実施例のゲート電極下のバンド構造図
である。 １……基板、２……第１の半導体層、３……電
子供給層、４……２次元電子ガス、５……ゲート
電極、６……ソース電極、７……ドレイン電極、
８……第２の半導体層、９……第３の半導体層、
１０……スペーサ層、Et……電子トラツプ準位、
Ec……伝導帯端、Ef……フエルミ準位、Ev……充
満帯端、Eq……量子化準位。
FETの概略断面図、第２図は従来構造のゲート
電極下のバンド構造図、第３図は本発明の第１の
実施例を示した概略断面図、第４図は該第１の実
施例のゲート電極下のバンド構造図、第５図は本
発明の第２の実施例を示した概略断面図、第６図
は該第２の実施例のゲート電極下のバンド構造図
である。 １……基板、２……第１の半導体層、３……電
子供給層、４……２次元電子ガス、５……ゲート
電極、６……ソース電極、７……ドレイン電極、
８……第２の半導体層、９……第３の半導体層、
１０……スペーサ層、Et……電子トラツプ準位、
Ec……伝導帯端、Ef……フエルミ準位、Ev……充
満帯端、Eq……量子化準位。
Claims (1)
- 【特許請求の範囲】 １ 基板上に設けられた極低不純物濃度の第１の
半導体層と、該第１の半導体層上に設けられ、該
第１の半導体層より電子親和力が小さく電子がト
ンネル可能な厚さを有し極低不純物濃度の第２の
半導体層と、該第２の半導体層より電子親和力が
大きく電子波長以下の厚さを有しｎ型不純物を含
有する第３の半導体とを、交互にかつ前記第１の
半導体層から離れるに従い第２の半導体層が薄く
なつているかまたは第３の半導体層が厚くなつて
いるかあるいはその両方を満足するように積層し
た積層構造と、該積層構造上方表面の一部に設け
られたゲート電極と、該ゲート電極を挾んで前記
積層構造上方表面に設けられ第１の半導体層と第
２の半導体層との界面に存在するキヤリアと電気
的コンタクトを形成する一対の電極とを含むこと
を特徴とする半導体装置。 ２ 第１の半導体層と積層構造との間に不純物を
含有しないスペーサ層を備えた特許請求の範囲第
１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4983884A JPH0230182B2 (ja) | 1984-03-15 | 1984-03-15 | Handotaisochi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4983884A JPH0230182B2 (ja) | 1984-03-15 | 1984-03-15 | Handotaisochi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193382A JPS60193382A (ja) | 1985-10-01 |
| JPH0230182B2 true JPH0230182B2 (ja) | 1990-07-04 |
Family
ID=12842217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4983884A Expired - Lifetime JPH0230182B2 (ja) | 1984-03-15 | 1984-03-15 | Handotaisochi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230182B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05314714A (ja) * | 1992-05-11 | 1993-11-26 | Columbia Magune Prod Kk | テープカセット |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3687049T2 (de) * | 1985-04-05 | 1993-03-25 | Nippon Electric Co | Bipolare eigenschaften aufweisender transistor mit heterouebergang. |
| EP0214047B1 (en) * | 1985-08-20 | 1993-12-22 | Fujitsu Limited | Field effect transistor |
| US4965645A (en) * | 1987-03-20 | 1990-10-23 | International Business Machines Corp. | Saturable charge FET |
| JP2924239B2 (ja) * | 1991-03-26 | 1999-07-26 | 三菱電機株式会社 | 電界効果トランジスタ |
-
1984
- 1984-03-15 JP JP4983884A patent/JPH0230182B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05314714A (ja) * | 1992-05-11 | 1993-11-26 | Columbia Magune Prod Kk | テープカセット |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60193382A (ja) | 1985-10-01 |
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