JPS59149063A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明はゲートの接合に大きな順方向バイアスをかける
ことが可能な変調ドーピング利用の半導体装置に関する
□ 高速動作が期待できる能動半導体装置として、変調ドー
ピングを利用したＦＥＴがある・これは半導体へテロ界
面における２次元電子ガス高い移動度の利用を特長とし
ている。しかし、とのＰＥＴにも次のようか問題がある
。キャリアの制御はゲート電極にかける電圧で行なうが
、このゲート部のショットキ障壁は一般には大きくない
（例えばＡｌ／）ｌＧａＡｓ ｔＤ系では障壁高さは〜
ｏ８ｅｖｓ度）ので、大きな順方向バイアスを印加する
ことができない。論理振幅を大きくとることや集積化し
た時の回路構成を簡単にするためには、ゲートに大きな
順方向バイアスが印加できることが望ましい。
ことが可能な変調ドーピング利用の半導体装置に関する
□ 高速動作が期待できる能動半導体装置として、変調ドー
ピングを利用したＦＥＴがある・これは半導体へテロ界
面における２次元電子ガス高い移動度の利用を特長とし
ている。しかし、とのＰＥＴにも次のようか問題がある
。キャリアの制御はゲート電極にかける電圧で行なうが
、このゲート部のショットキ障壁は一般には大きくない
（例えばＡｌ／）ｌＧａＡｓ ｔＤ系では障壁高さは〜
ｏ８ｅｖｓ度）ので、大きな順方向バイアスを印加する
ことができない。論理振幅を大きくとることや集積化し
た時の回路構成を簡単にするためには、ゲートに大きな
順方向バイアスが印加できることが望ましい。
従って、ゲートに大きな順方向バイアスが印加できる構
造を有する新規な半導体装置の開発が望まれている。
造を有する新規な半導体装置の開発が望まれている。
第１図は従来の変調ドーピングを利用したＰＥＴの一例
の断面図である。
の断面図である。
第１図において、１は半絶縁性半導体基板、２は不純物
を極力少なくした第１の半導体層、３は第１の半導体層
１よシミ子親和力が小さくｎ型不純物を含有した第２の
半導体層、４は第１の半導体層２と第２の半導体層３と
の界面に形成される２次元電子ガス、５は第２の半導体
層３とショットキ接合を形成するゲート電極、６，６′
は第２の半導体層３と合金化し２次元電子ガス４と電気
的コンタクトがとれているソース電極およびドレイン電
極である。
を極力少なくした第１の半導体層、３は第１の半導体層
１よシミ子親和力が小さくｎ型不純物を含有した第２の
半導体層、４は第１の半導体層２と第２の半導体層３と
の界面に形成される２次元電子ガス、５は第２の半導体
層３とショットキ接合を形成するゲート電極、６，６′
は第２の半導体層３と合金化し２次元電子ガス４と電気
的コンタクトがとれているソース電極およびドレイン電
極である。
第２図は第１図に示すＦＥＴのゲート電極下のバンド構
造を示す図である。
造を示す図である。
第２図において、第１図と同じ番号のものは同一物質で
あシ、φＢはショットキ接合の障壁高さ、Ｅｃは伝導帯
端、Ｅｆはフェルミレベル、Ｅｖは充満帯端である。
あシ、φＢはショットキ接合の障壁高さ、Ｅｃは伝導帯
端、Ｅｆはフェルミレベル、Ｅｖは充満帯端である。
次に、第１図に示すＰＥＴの動作について説明する。こ
こでＰＥＴは第１の半導体層２がＧａＡｓ。
こでＰＥＴは第１の半導体層２がＧａＡｓ。
第２の半導体層がｎ−ＡＡ’ＧａＡｓで形成されている
ものとし、またソースを零電位とし、ドレインには正電
圧が印加されているものとする。
ものとし、またソースを零電位とし、ドレインには正電
圧が印加されているものとする。
ゲート電圧が０■の場合、第２図に示すバンド構造が実
現されて、ｎ−Ａ／ＧａＡｓは完全に空乏化し、ゲート
下のＡ Ａ’ Ｇ ａ Ａ ｓ ／Ｇ ａ Ａ ｓ界面
には２次元電子ガスが形成されておシ、ソースφドレイ
ン問には二次電子ガスを通じてドレイン電流が流れる。
現されて、ｎ−Ａ／ＧａＡｓは完全に空乏化し、ゲート
下のＡ Ａ’ Ｇ ａ Ａ ｓ ／Ｇ ａ Ａ ｓ界面
には２次元電子ガスが形成されておシ、ソースφドレイ
ン問には二次電子ガスを通じてドレイン電流が流れる。
ゲート電圧を負に大きくしてゆくと、ゲート下の２次元
電子ガスの濃度が減少して行き、ドレイン電流が減少す
る。そして完全にゲート下の２次元電子ガスが消滅する
とドレイン電流は流れなくなる。逆に、ゲート電圧を正
に大きくして行くと、ゲート下の２次元電子ガスの濃度
が増加してゆきドレイン電流が増加する。しかし、ゲー
ト電圧を正に大きくすることはｎ ＡＪＧａＡｓ中のゲ
ート電極側の障壁を低くしてゆくことになシ、あまシゲ
ート電圧を大きくするとゲートへも電流が流れてしまう
。従って、印加できる正のゲート電圧には制限があり、
Ａｌ／ＡｌＧａＡｓの系ではこの上限は〜Ｏ，ＳＶ程度
である。この値は小さな値であり、充分な論理振幅を取
ることや、集積化した時の回路の簡略化が困難であシ、
高速動作ができないという欠点がある。
電子ガスの濃度が減少して行き、ドレイン電流が減少す
る。そして完全にゲート下の２次元電子ガスが消滅する
とドレイン電流は流れなくなる。逆に、ゲート電圧を正
に大きくして行くと、ゲート下の２次元電子ガスの濃度
が増加してゆきドレイン電流が増加する。しかし、ゲー
ト電圧を正に大きくすることはｎ ＡＪＧａＡｓ中のゲ
ート電極側の障壁を低くしてゆくことになシ、あまシゲ
ート電圧を大きくするとゲートへも電流が流れてしまう
。従って、印加できる正のゲート電圧には制限があり、
Ａｌ／ＡｌＧａＡｓの系ではこの上限は〜Ｏ，ＳＶ程度
である。この値は小さな値であり、充分な論理振幅を取
ることや、集積化した時の回路の簡略化が困難であシ、
高速動作ができないという欠点がある。
不発明の目的は、上記欠点を除去し、変調ドープを利用
したＦＥＴであって、しかもゲートに高い順方向電圧を
印加することができ、高速動作が５− 可能な半導体装置を提供することにある。
したＦＥＴであって、しかもゲートに高い順方向電圧を
印加することができ、高速動作が５− 可能な半導体装置を提供することにある。
不発明によれば、半導体基板上に設けられた極低不純物
濃度の第１の半導体層と、該第１の半導体層上に設けら
れかつ該第１の半導体層よシミ子親和力が小さなｎ型不
純物を含有する第２の半導体層と、該第２の半導体層上
に設けられかつｐ型不純物を高濃度に含有し完全に空乏
化している第３の半導体層と、該第３の半導体層表面の
一部に設けられかつ該第３の半導体層とショットキ接合
を形成するゲート電極と、該ゲート電極を挾んで前記第
３の半導体層表面に設けられ第１の半導体層と第２の半
導体層との界面に存在するキャリアと電気的コンタクト
が可能な一対の電極とを含むことを特徴とする半導体装
置が得られる。
濃度の第１の半導体層と、該第１の半導体層上に設けら
れかつ該第１の半導体層よシミ子親和力が小さなｎ型不
純物を含有する第２の半導体層と、該第２の半導体層上
に設けられかつｐ型不純物を高濃度に含有し完全に空乏
化している第３の半導体層と、該第３の半導体層表面の
一部に設けられかつ該第３の半導体層とショットキ接合
を形成するゲート電極と、該ゲート電極を挾んで前記第
３の半導体層表面に設けられ第１の半導体層と第２の半
導体層との界面に存在するキャリアと電気的コンタクト
が可能な一対の電極とを含むことを特徴とする半導体装
置が得られる。
また、本発明によれば、半導体基板上に設けられた極低
不純物濃度の第１の半導体層と、該第１の半導体層上に
設けられかつ該第１の半導体層よシミ子親和力と禁止帯
幅との和が大きいｐ型不純物を含有する第２の半導体層
と、該第２の半導体層上に設けられかつｎ型不純物を高
濃度に含有し６− 完全に空乏化している第３の半導体層と、該第３の半導
体層表面の一部に設けられかつ該第３の半導体層とショ
ットキ接合と形成するゲート電極と、該ゲート電極を挾
んで前記第３の半導体層表面に設けられ第１の半導体層
と第２の半導体層との界ｉＫ存在するキャリアと電気的
コンタクトを形成する一対の電極とを含むことを特徴と
する半導体装置が得られる。
不純物濃度の第１の半導体層と、該第１の半導体層上に
設けられかつ該第１の半導体層よシミ子親和力と禁止帯
幅との和が大きいｐ型不純物を含有する第２の半導体層
と、該第２の半導体層上に設けられかつｎ型不純物を高
濃度に含有し６− 完全に空乏化している第３の半導体層と、該第３の半導
体層表面の一部に設けられかつ該第３の半導体層とショ
ットキ接合と形成するゲート電極と、該ゲート電極を挾
んで前記第３の半導体層表面に設けられ第１の半導体層
と第２の半導体層との界ｉＫ存在するキャリアと電気的
コンタクトを形成する一対の電極とを含むことを特徴と
する半導体装置が得られる。
次に不発明の実施例について図面を用いて説明する。
第３図は本発明の第１の実施例の断面図である。
との第１の実施例は、半絶縁性半導体基板１上に設けら
れた極低不純物濃度の第１の半導体層２と、この第１の
半導体層上に設けられ、かつ第１の半導体層２より電子
親和力が小さなｎ型不純物を含有する第２の半導体層３
と、第２の半導体層３上に設けられ、かつｐ型不純物を
高濃度に含有し完全に空乏化している第３の半導体層７
と、この第３の半導体層表面の一部に設けられかつ該第
３の半導体層７とショットキ接合を形成するゲート電極
５と、このゲート１１ｆ極５を挾んで第３の半導体層７
の表面に設けられ第１の半導体層と第２の半導体層との
界面に存在するキャリアと電気的コンタクトを形成する
一対のソース及びドレイン電極６，６′とを含んで構成
される。
れた極低不純物濃度の第１の半導体層２と、この第１の
半導体層上に設けられ、かつ第１の半導体層２より電子
親和力が小さなｎ型不純物を含有する第２の半導体層３
と、第２の半導体層３上に設けられ、かつｐ型不純物を
高濃度に含有し完全に空乏化している第３の半導体層７
と、この第３の半導体層表面の一部に設けられかつ該第
３の半導体層７とショットキ接合を形成するゲート電極
５と、このゲート１１ｆ極５を挾んで第３の半導体層７
の表面に設けられ第１の半導体層と第２の半導体層との
界面に存在するキャリアと電気的コンタクトを形成する
一対のソース及びドレイン電極６，６′とを含んで構成
される。
第４図は第３図に示す一実施例のゲート電極下のバンド
構造を示す図である。
構造を示す図である。
第４図でΔφＢは第３の半導体層７をゲート電極５と第
２の半導体層３との間に入れたことによシ生じた障壁の
増加分である。完全に空乏化した高濃度のｐ型不純物を
含有したｐ＋半導体層がｎ型半導体層と金属との間に存
在すると、障壁はｎ型半導体と金属とで作るシロットキ
障壁よシも高くなシ、とのｐ＋層の不純物濃度と厚さを
制御すｈｌｄｓ ｐ＋ｎ接合のビルト・イン・ボテンシ
ア□ルに近い障壁の高さを得ることが可能である。例え
ば、第１の半導体層２を非ドープＧａＡｓ、第２の半導
体層３をｎ−ＡＡ’ＧａＡ ｓ 、第３の半導体層７を
ｐ”−ＡＩＧａＡｓとし、このｐ＋−ＡＡ！ＧａＡｓ層
の厚さを〜５０Ａとしｐ型不純物濃度を〜１．８Ｘ１０
ｃｍとすると、実効的な障壁の高さ〜１．ＢｅＶが
得られる。
２の半導体層３との間に入れたことによシ生じた障壁の
増加分である。完全に空乏化した高濃度のｐ型不純物を
含有したｐ＋半導体層がｎ型半導体層と金属との間に存
在すると、障壁はｎ型半導体と金属とで作るシロットキ
障壁よシも高くなシ、とのｐ＋層の不純物濃度と厚さを
制御すｈｌｄｓ ｐ＋ｎ接合のビルト・イン・ボテンシ
ア□ルに近い障壁の高さを得ることが可能である。例え
ば、第１の半導体層２を非ドープＧａＡｓ、第２の半導
体層３をｎ−ＡＡ’ＧａＡ ｓ 、第３の半導体層７を
ｐ”−ＡＩＧａＡｓとし、このｐ＋−ＡＡ！ＧａＡｓ層
の厚さを〜５０Ａとしｐ型不純物濃度を〜１．８Ｘ１０
ｃｍとすると、実効的な障壁の高さ〜１．ＢｅＶが
得られる。
第３図に示した不発明の一実施例の製造方法について説
明する。
明する。
半絶縁性Ｇ ａ Ａ ｓ基板１の上に非ドープＧａＡｓ
層２を０．５μｍ程度の厚さにエピタキシアル成長サセ
、続いて２Ｘ１０ ｃｍ 程度のｎ−ＡＪＧａＡｓ層
３を１０００Ａ程度の厚さにエピタキシアル成長させ、
さらに２Ｘ１０ ｃｍ 程度のｐ＋−ＡＩＧａＡｓ層
７を５０Ａ程度の厚さにエピタキシアル成長させる。
層２を０．５μｍ程度の厚さにエピタキシアル成長サセ
、続いて２Ｘ１０ ｃｍ 程度のｎ−ＡＪＧａＡｓ層
３を１０００Ａ程度の厚さにエピタキシアル成長させ、
さらに２Ｘ１０ ｃｍ 程度のｐ＋−ＡＩＧａＡｓ層
７を５０Ａ程度の厚さにエピタキシアル成長させる。
これらの半導体層の成長には急峻な組成変化及び不純物
変化やＡ巣位の制御が必要なことからＭＢＥ（Ｍｏｌｅ
ｃｕｌａｒ Ｂｅａｍ Ｅｐｉ ｔａｘｙ） 、ＭＯＣ
ＶＤ（ＭｅｔａｌＯｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いることが
望ましい。
変化やＡ巣位の制御が必要なことからＭＢＥ（Ｍｏｌｅ
ｃｕｌａｒ Ｂｅａｍ Ｅｐｉ ｔａｘｙ） 、ＭＯＣ
ＶＤ（ＭｅｔａｌＯｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いることが
望ましい。
次に、ゲートとなる金属を蒸着してパターニングしてゲ
ート電極５を形成し、レジストを全面塗布彼、ソース番
ドレイン電極領域に窓あけしてＡｕ−Ｇｅを蒸着し、ソ
ース・ドレイ／電極以外をリフトオフで除いてソース・
ドレイン電極６．６′９− を形成する。最ｆｆ１Ｋ合金化の為の熱処理を行ない、
ソース、ドレインと２次元電子ガスとの電気的コンタク
トを得る。以上の製造方法によシ第１の実施例の半導体
装置が実現てきる。
ート電極５を形成し、レジストを全面塗布彼、ソース番
ドレイン電極領域に窓あけしてＡｕ−Ｇｅを蒸着し、ソ
ース・ドレイ／電極以外をリフトオフで除いてソース・
ドレイン電極６．６′９− を形成する。最ｆｆ１Ｋ合金化の為の熱処理を行ない、
ソース、ドレインと２次元電子ガスとの電気的コンタク
トを得る。以上の製造方法によシ第１の実施例の半導体
装置が実現てきる。
この実施例の半導体装置の動作は、前に示した従来構造
のものと同じである。しかし、この実施例の半導体装置
ではゲートの障壁が従来よシも高くなっているので、ゲ
ートに大ｔ！力順方向電圧が印加できる。従って、不発
明による半導体装置を用いた回路では、動作速度が速く
、論理振幅が大きくでき、集積化した時の回路構成の簡
単化が容易と表る。
のものと同じである。しかし、この実施例の半導体装置
ではゲートの障壁が従来よシも高くなっているので、ゲ
ートに大ｔ！力順方向電圧が印加できる。従って、不発
明による半導体装置を用いた回路では、動作速度が速く
、論理振幅が大きくでき、集積化した時の回路構成の簡
単化が容易と表る。
第５図は本発明の第２の実施例の断面図である。
第５図において第１図および第３図と同じ番号のものは
第１図及び第３図と同等物で同一機能を果すものである
。３１は高濃度ｎ型不純物含有領域である。
第１図及び第３図と同等物で同一機能を果すものである
。３１は高濃度ｎ型不純物含有領域である。
第６図は第５図に示した構造のゲート電極下のバンド構
造を示す図である。
造を示す図である。
第６図において、第１図〜第５図と同じ番号お１０−
よび同じ記号のものは第１図〜第５図と同等物で同一機
能を果すものである。この実施例は、熱平衝状態でゲー
ト下に２次元電子ガスが存在しないもの（ノーマリ−オ
フ）である。
能を果すものである。この実施例は、熱平衝状態でゲー
ト下に２次元電子ガスが存在しないもの（ノーマリ−オ
フ）である。
第５図に示した第２の実施例の製造方法は、第１の実施
例とほとんど同じであるが、第２の半導体層の厚さを薄
くするか、またはこの不純物濃度を減少させて熱平衝状
態では２次元電子ガスが存在しないようにしていること
と、ゲート電極パターニング後に、イオン注入によりｎ
型不純物を第２の半導体層中に高濃度打ち込むプロセス
が入ることが異なっている。このイオン注入により、ゲ
ート電極下以外のへテロ界面では２次元電子ガスが存在
している。
例とほとんど同じであるが、第２の半導体層の厚さを薄
くするか、またはこの不純物濃度を減少させて熱平衝状
態では２次元電子ガスが存在しないようにしていること
と、ゲート電極パターニング後に、イオン注入によりｎ
型不純物を第２の半導体層中に高濃度打ち込むプロセス
が入ることが異なっている。このイオン注入により、ゲ
ート電極下以外のへテロ界面では２次元電子ガスが存在
している。
第５図に示した不発明の一実施例の動作は第３図のもの
とほぼ同じであるが、熱平衡状態でゲート電極下には２
次元電子ガスが存在しないため、ゲート電圧Ｏ■ではド
レイン電流が流れず、あるしきい値■Ｔを越えた順方向
電圧を印加することではじめて流れるようになっている
。なお、第２の半導体層３の厚さおよび不純物濃度を第
３図に示したものと同じに選べば、この半導体装置はノ
ーマリオン型となシ、バンド構造は第４図と全く同じに
なって動作も同じになる。
とほぼ同じであるが、熱平衡状態でゲート電極下には２
次元電子ガスが存在しないため、ゲート電圧Ｏ■ではド
レイン電流が流れず、あるしきい値■Ｔを越えた順方向
電圧を印加することではじめて流れるようになっている
。なお、第２の半導体層３の厚さおよび不純物濃度を第
３図に示したものと同じに選べば、この半導体装置はノ
ーマリオン型となシ、バンド構造は第４図と全く同じに
なって動作も同じになる。
第２の半導体層３は均一不純物分布でなくて厚さ方向に
は不均一になっていても良く、特に第１の半導体層２か
ら１００Ａ程度までは２ＤＥＧへの不純物散乱の影響を
なくすため、不純物を含有しないことが望ましい。
は不均一になっていても良く、特に第１の半導体層２か
ら１００Ａ程度までは２ＤＥＧへの不純物散乱の影響を
なくすため、不純物を含有しないことが望ましい。
上記の実施例の説明はへテロ接合界面の２次元電子を利
用したものについて行ったが、本発明はヘテロ接合界面
の２次元正孔を利用したＰＥＴにも同様に適用できる。
用したものについて行ったが、本発明はヘテロ接合界面
の２次元正孔を利用したＰＥＴにも同様に適用できる。
この場合、第２の半導体層はｐ型であシ、第３の半導体
層はｎ＋型であること、第１と第２の半導体層のへテロ
界面には２次元正孔が存在できるように第２の半導体の
電子親和力と禁止帯幅との和が第１の半導体のそれより
も大きいことが必要である。
層はｎ＋型であること、第１と第２の半導体層のへテロ
界面には２次元正孔が存在できるように第２の半導体の
電子親和力と禁止帯幅との和が第１の半導体のそれより
も大きいことが必要である。
以上詳細に説明したように、不発明によれば、ノーマリ
オン型、ノーマリ−オフ型の両方に、またヘテロ接合界
面の２次元電子ガス及び２次元正孔のいずれをも利用す
るＦＥＴに適用でき、ゲートに高い１一方向電圧を印加
することができ、高速動作可能力半導体装置が得られる
のでその効果は大きい。
オン型、ノーマリ−オフ型の両方に、またヘテロ接合界
面の２次元電子ガス及び２次元正孔のいずれをも利用す
るＦＥＴに適用でき、ゲートに高い１一方向電圧を印加
することができ、高速動作可能力半導体装置が得られる
のでその効果は大きい。
第１図は従来の変調ドーピングを利用したＦＥＴの一例
の断面図、第２図は第１図に示すＦＥＴのゲート電極下
のバンド構造を示す図、第３図は不発明の第１の実施例
の断面図、第４図は第３図に示す第１の実施例のゲート
電極下のバンド構造を示す図、第５図は不発明の第２の
実施例の断面図、第６図は第５図に示す第２の実施例の
ゲート電極下のバンド構造を示す図である。 １・・・・・・半絶縁性半導体基板、２・・・・・・第
１の半導体層３はｎ型不純物を含む、３・・・・・ｎ型
の第２の半導体層、４・・・・・・２次元電子ガス、５
・・・・ゲートｔ！、６．６′・・・・・・ソース及び
ドレイン電極、７・・・・・・ ｐ＋型の第３の半導体
層、３１・・・・・・ｎ十型領域、１３− Ｅｃ・・・・・・伝導帯端％ＥＰ・・・・・・フェルミ
レベル、Ｅｖ・・・・・・充満帯端、φＢ・・・・・・
障壁高さ、ΔφＢ ・・・・・障壁の増加分。 １４− （Ｙ） ’６ ｃＪ で−墾３図 （Ｊ ｕ−＞ ＬＬＩ ＬＪＪＬＩＩ 第５図 第６図 手続補正書（自発） ’Ｆ＋０．５．−！１ 昭和 年 月 日 １、事件の表示 昭和５８年 特許 順第０２３９
３２号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁口３７番８号 住人三田
ビル５、補正の対象 明ａｔの発明の詳細な説明の欄 ６、補正の内容 （１）明細書第１０頁第１２行目と第１３行目の間に次
の文を挿入する。 「さらに１製造工程は増加するが、ソース・ゲート間表
面およびゲート・ドレイン間表面のＰ”−ＡｔＧａ Ａ
５層７を除去し、ソース・ゲート間およびゲート・ド
レイン間の抵抗を減少させても良いことは明らかである
ジ ー ｔ゛（・°ソ ｊｉ１′” 、、１ ＼−−）〆
の断面図、第２図は第１図に示すＦＥＴのゲート電極下
のバンド構造を示す図、第３図は不発明の第１の実施例
の断面図、第４図は第３図に示す第１の実施例のゲート
電極下のバンド構造を示す図、第５図は不発明の第２の
実施例の断面図、第６図は第５図に示す第２の実施例の
ゲート電極下のバンド構造を示す図である。 １・・・・・・半絶縁性半導体基板、２・・・・・・第
１の半導体層３はｎ型不純物を含む、３・・・・・ｎ型
の第２の半導体層、４・・・・・・２次元電子ガス、５
・・・・ゲートｔ！、６．６′・・・・・・ソース及び
ドレイン電極、７・・・・・・ ｐ＋型の第３の半導体
層、３１・・・・・・ｎ十型領域、１３− Ｅｃ・・・・・・伝導帯端％ＥＰ・・・・・・フェルミ
レベル、Ｅｖ・・・・・・充満帯端、φＢ・・・・・・
障壁高さ、ΔφＢ ・・・・・障壁の増加分。 １４− （Ｙ） ’６ ｃＪ で−墾３図 （Ｊ ｕ−＞ ＬＬＩ ＬＪＪＬＩＩ 第５図 第６図 手続補正書（自発） ’Ｆ＋０．５．−！１ 昭和 年 月 日 １、事件の表示 昭和５８年 特許 順第０２３９
３２号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁口３７番８号 住人三田
ビル５、補正の対象 明ａｔの発明の詳細な説明の欄 ６、補正の内容 （１）明細書第１０頁第１２行目と第１３行目の間に次
の文を挿入する。 「さらに１製造工程は増加するが、ソース・ゲート間表
面およびゲート・ドレイン間表面のＰ”−ＡｔＧａ Ａ
５層７を除去し、ソース・ゲート間およびゲート・ド
レイン間の抵抗を減少させても良いことは明らかである
ジ ー ｔ゛（・°ソ ｊｉ１′” 、、１ ＼−−）〆
Claims (2)
- （１）半導体基板上に設けられた極低不純物濃度の第１
の半導体層と該第１の半導体層上に設けられかつ該第１
の半導体層よシミ子親和力が小さなｎ型不純物を含有゛
する第２の半導体層と、該第２の半導体層上に設けられ
かつｐ型不純物を高濃度に含有し完全に空乏化している
第３の半導体層と、該第３の半導体層表面の一部に設け
られかつ該第３の半導体層とシ冒ットキ接合を形成する
ゲート電極と、該ゲート電極を挾んで前記第３の半導体
層表面に設けられ第１の半導体層と第２の半導体層との
界面に存在するキャリアと電気的コンタクトを形成する
一対の電極とを含むとと全特徴とする半導体装置。 - （２）半導体基板上に設けられた極低不純物濃度の第１
の半導体層と、該第１の半導体層上に設けられかつ該第
１の半導体層よシミ子親和力と禁止帯幅との和が大きい
ｐ型不純物を含有する第２の半導体層と、該第２の半導
体層上に設けられかつｎ型不純物を高濃度に含有し完全
に空乏化している第３の半導体層と、該第３の半導体層
表面の一部に設けられかつ該第３の半導体層表ショット
キ接合を形成するゲート電極と、該ゲート電極を挾んで
前記第３の半導体層表面に設けられ第１の半導体層と第
２の半導体層との界面に存在するキャリアと電気的コン
タクトを形成する一対の電極とを含むととを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2393283A JPS59149063A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2393283A JPS59149063A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149063A true JPS59149063A (ja) | 1984-08-25 |
Family
ID=12124297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2393283A Pending JPS59149063A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149063A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254664A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体装置 |
| US4962409A (en) * | 1987-01-20 | 1990-10-09 | International Business Machines Corporation | Staggered bandgap gate field effect transistor |
| US4996570A (en) * | 1987-12-23 | 1991-02-26 | U.S. Philips Corp. | Semiconductor structure having a conductive channel |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124169A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 化合物半導体装置 |
-
1983
- 1983-02-16 JP JP2393283A patent/JPS59149063A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124169A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 化合物半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254664A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体装置 |
| JPH036657B2 (ja) * | 1984-05-31 | 1991-01-30 | Fujitsu Ltd | |
| US4962409A (en) * | 1987-01-20 | 1990-10-09 | International Business Machines Corporation | Staggered bandgap gate field effect transistor |
| US4996570A (en) * | 1987-12-23 | 1991-02-26 | U.S. Philips Corp. | Semiconductor structure having a conductive channel |
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