JPS639388B2 - - Google Patents
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/155—Comprising only semiconductor materials
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Description
【発明の詳細な説明】
本発明は高い電子移動を持ち安定動作が可能な
半導体装置に関する。
半導体装置に関する。
高速動作が期待できる能動半導体装置として、
半導体ヘテロ界面の２次元電子を利用したFET
（Field Effect Transistor）がある。これは、電
子親和力の異なる半導体のヘテロ界面（例えば
AlxGa1―xAs／GaAs）において、電子親和力の小
さな半導体だけに不純物をドーピングし、電子親
和力の大きな半導体側に２次元電子を生じさせ、
この２次元電子の高い移動度の利用を特長として
いる。しかし、AlxGa1―xAs／GaAsの系では動作
上不都合な現象が存在している。
半導体ヘテロ界面の２次元電子を利用したFET
（Field Effect Transistor）がある。これは、電
子親和力の異なる半導体のヘテロ界面（例えば
AlxGa1―xAs／GaAs）において、電子親和力の小
さな半導体だけに不純物をドーピングし、電子親
和力の大きな半導体側に２次元電子を生じさせ、
この２次元電子の高い移動度の利用を特長として
いる。しかし、AlxGa1―xAs／GaAsの系では動作
上不都合な現象が存在している。
一般にｎ型不純物をドーピングしたAlxGa1―x
As中には不純物に関係した深いトラツプ準位が
ある。このトラツプ準位に電子が補獲されるた
め、キヤリア濃度はドーピングした不純物濃度よ
り低く、77K程度の低温では濃度は顕著に減少す
る。この低温における減少傾向はAlの組成比ｘ
に非常に敏感であり、0.2＜ｘ＜0.5ではｘの増加
と共にキヤリア濃度は急激に減少する。しかも、
低温において光照射するとキヤリア濃度が増加
し、光をしや断してもこの状態が保持される
Persistent Photoconductivity（PPC）の現象が
ある。このため、AlxGa1―xAs／GaAs系の２次元
電子を利用したFETでは、低温において２次元
電子濃度が減少するため、しきい値電圧が室温と
低温で大きく異なる。また、Al組成比ｘに敏感
であるため、FET製造による特性のバラツキが
大きい。さらに、低温での光照射効果（PPC）
およびドレイン電界により加速されたホツトエレ
クトロンがAlxGa1―xAs／GaAs界面からAlx
Ga1―xAs中に入り、トラツプに捕獲されること
により、ドレイン電流が変化する。
As中には不純物に関係した深いトラツプ準位が
ある。このトラツプ準位に電子が補獲されるた
め、キヤリア濃度はドーピングした不純物濃度よ
り低く、77K程度の低温では濃度は顕著に減少す
る。この低温における減少傾向はAlの組成比ｘ
に非常に敏感であり、0.2＜ｘ＜0.5ではｘの増加
と共にキヤリア濃度は急激に減少する。しかも、
低温において光照射するとキヤリア濃度が増加
し、光をしや断してもこの状態が保持される
Persistent Photoconductivity（PPC）の現象が
ある。このため、AlxGa1―xAs／GaAs系の２次元
電子を利用したFETでは、低温において２次元
電子濃度が減少するため、しきい値電圧が室温と
低温で大きく異なる。また、Al組成比ｘに敏感
であるため、FET製造による特性のバラツキが
大きい。さらに、低温での光照射効果（PPC）
およびドレイン電界により加速されたホツトエレ
クトロンがAlxGa1―xAs／GaAs界面からAlx
Ga1―xAs中に入り、トラツプに捕獲されること
により、ドレイン電流が変化する。
このように、AlxGa1―xAs／GaAs系を利用した
FETでは、温度によるしきい値変動を抑えるこ
と、特性のそろつたものを再現性良く製造するこ
と光照射下、高電界下で安定に動作することがき
わめて困難であつた。
FETでは、温度によるしきい値変動を抑えるこ
と、特性のそろつたものを再現性良く製造するこ
と光照射下、高電界下で安定に動作することがき
わめて困難であつた。
第１図は従来の２次元電子を利用したFETの
一例の概略断面図である。
一例の概略断面図である。
第１図において、１は半絶縁性半導体基板、２
は不純物を極力少なくした第１の半導体層、３は
ｎ型不純物を含有し第１の半導体層１より電子親
和力が小さい半導体からなる電子供給層、４は第
１の半導体層２の電子供給層３との界面に形成さ
れる２次元電子ガス、５は電子供給層３とシヨツ
トキ接合を形成するゲート電極、６は電子供給層
３と合金化し２次元電子ガス４と電気的コンタク
トがとれているソース電極、７は６と同様のドレ
イン電極である。
は不純物を極力少なくした第１の半導体層、３は
ｎ型不純物を含有し第１の半導体層１より電子親
和力が小さい半導体からなる電子供給層、４は第
１の半導体層２の電子供給層３との界面に形成さ
れる２次元電子ガス、５は電子供給層３とシヨツ
トキ接合を形成するゲート電極、６は電子供給層
３と合金化し２次元電子ガス４と電気的コンタク
トがとれているソース電極、７は６と同様のドレ
イン電極である。
第２図は第１図に示すFETのゲート電極下の
バンド構造を示す図である。
バンド構造を示す図である。
第２図において、第１図と同じ番号のものは同
一機能を果すものである。Etは電子供給層３中
の深い電子トラツプ準位、Ecは伝導帯端、Efは
フエルミ準位、Evは充満帯端である。
一機能を果すものである。Etは電子供給層３中
の深い電子トラツプ準位、Ecは伝導帯端、Efは
フエルミ準位、Evは充満帯端である。
次に、第１図に示す従来の２次元電子を利用し
たFETの動作について説明する。ここでFETは
第１の半導体層２がGaAs、電子供給層３がｎ型
のAl0.3Ga0.7Asで形成されているものとし、また
ソースを零電位とし、ドレインには正電圧が印加
されているものとする。
たFETの動作について説明する。ここでFETは
第１の半導体層２がGaAs、電子供給層３がｎ型
のAl0.3Ga0.7Asで形成されているものとし、また
ソースを零電位とし、ドレインには正電圧が印加
されているものとする。
ゲート電圧が0Vの場合、ｎ―Al0.3Ga0.7Asは完
全に空乏化し、第２図に示すバンド構造になつて
いるものとするとゲート下のAl0.3Ga0.7As／
GaAsの界面（GaAs側）にはｎ―Al0.3Ga0.7As中
のイオン化したドナーにより誘起された２次元電
子ガスが形成されており、ソース・ドレイン間に
は２次元電子ガスを通じてドレイン電流が流れ
る。ここで、ゲート電圧を負に大きくしてゆく
と、ゲート下の２次元電子ガスが減少してドレイ
ン電流が減少し、逆にゲート電圧を正に大きくし
てゆくと、ゲート下の２次元電子ガスが増加して
ドレイン電流が増加する。
全に空乏化し、第２図に示すバンド構造になつて
いるものとするとゲート下のAl0.3Ga0.7As／
GaAsの界面（GaAs側）にはｎ―Al0.3Ga0.7As中
のイオン化したドナーにより誘起された２次元電
子ガスが形成されており、ソース・ドレイン間に
は２次元電子ガスを通じてドレイン電流が流れ
る。ここで、ゲート電圧を負に大きくしてゆく
と、ゲート下の２次元電子ガスが減少してドレイ
ン電流が減少し、逆にゲート電圧を正に大きくし
てゆくと、ゲート下の２次元電子ガスが増加して
ドレイン電流が増加する。
さて、ｎ型Al0.3Ga0.7As中には不純物に関係し
た深い電子トラツプ準位Etが多数存在し、温度
を下げるに従いこの電子トラツプに電子が補獲さ
れる割合が増加し、２次元電子の濃度は減少して
ゆく。また77K程度の低温で光を照射すると電子
トラツプ準位Etに捕獲されていた電子が光エネ
ルギによつて伝導帯に飛びだし、２次元電子の数
は増加する。また、２次元電子の一部がソース・
ドレイン間でドレイン電界により加速されてホツ
ト化し、Al0.3Ga0.7As中に飛び込むと電子トラツ
プ準位に捕獲され、２次元電子の数は減少する。
これらの現象は２次元電子の数を変化させるの
で、ドレイン電流が変化し安定なFET動作を阻
害する。
た深い電子トラツプ準位Etが多数存在し、温度
を下げるに従いこの電子トラツプに電子が補獲さ
れる割合が増加し、２次元電子の濃度は減少して
ゆく。また77K程度の低温で光を照射すると電子
トラツプ準位Etに捕獲されていた電子が光エネ
ルギによつて伝導帯に飛びだし、２次元電子の数
は増加する。また、２次元電子の一部がソース・
ドレイン間でドレイン電界により加速されてホツ
ト化し、Al0.3Ga0.7As中に飛び込むと電子トラツ
プ準位に捕獲され、２次元電子の数は減少する。
これらの現象は２次元電子の数を変化させるの
で、ドレイン電流が変化し安定なFET動作を阻
害する。
本発明の目的は、上記欠点を除去し、２次元電
子を利用したFETであつて、室温と低温におけ
る２次元電子密度に差がなく、しかも光照射下及
び高電界下において安定動作が可能な半導体装置
を提供することにある。
子を利用したFETであつて、室温と低温におけ
る２次元電子密度に差がなく、しかも光照射下及
び高電界下において安定動作が可能な半導体装置
を提供することにある。
本発明によれば、半導体基板上に設けられた極
低不純物濃度の第１の半導体層と、該第１の半導
体層上に設けられかつ該第１の半導体層より電子
親和力が小さく電子トンネル可能な厚さを有する
極低不純物濃度の第２の半導体層と該第２の半導
体層より電子親和力が大きく電子波長以下の厚さ
を有しｎ型不純物を含有する第３の半導体層とを
交互に積層した積層構造と、該積層構造表面の一
部に設けられたゲート電極と、該ゲート電極を挾
んで前記積層表面に設けられ第１の半導体層と第
２の半導体層との界面に存在するキヤリアと電気
的コンタクトを形成する一対の電極とを含むこと
を特徴とする半導体装置が得られる。
低不純物濃度の第１の半導体層と、該第１の半導
体層上に設けられかつ該第１の半導体層より電子
親和力が小さく電子トンネル可能な厚さを有する
極低不純物濃度の第２の半導体層と該第２の半導
体層より電子親和力が大きく電子波長以下の厚さ
を有しｎ型不純物を含有する第３の半導体層とを
交互に積層した積層構造と、該積層構造表面の一
部に設けられたゲート電極と、該ゲート電極を挾
んで前記積層表面に設けられ第１の半導体層と第
２の半導体層との界面に存在するキヤリアと電気
的コンタクトを形成する一対の電極とを含むこと
を特徴とする半導体装置が得られる。
以下本発明の実施例について図面を用いて説明
する。
する。
第３図は本発明の第１の実施例の断面模式図で
ある。第３図において第１図と同じ番号のものは
第１図と同等物で同一機能を果すものである。８
は第１の半導体層２より電子親和力が小さく電子
がトンネル可能な厚さを有し極低不純物濃度の第
２の半導体層、９は該第２の半導体層８より電子
親和力が大きく電子波長以下の厚さを有したｎ型
不純物を含有する第３の半導体層である。上記の
極低不純物濃度とは意識的にドーピングしないか
またはわずかにドーピングした程度を意味してい
る。上記第２および第３層の厚さは量子効果が顕
著となるような充分に薄いものであり、これは材
料により異なつている。例えば、第１の半導体層
２は高純度GaAs、第２の半導体層８は50Å程度
以下の高純度AlAs、第３の半導体層９は100Å程
度以下のSiドープのGaAsである。
ある。第３図において第１図と同じ番号のものは
第１図と同等物で同一機能を果すものである。８
は第１の半導体層２より電子親和力が小さく電子
がトンネル可能な厚さを有し極低不純物濃度の第
２の半導体層、９は該第２の半導体層８より電子
親和力が大きく電子波長以下の厚さを有したｎ型
不純物を含有する第３の半導体層である。上記の
極低不純物濃度とは意識的にドーピングしないか
またはわずかにドーピングした程度を意味してい
る。上記第２および第３層の厚さは量子効果が顕
著となるような充分に薄いものであり、これは材
料により異なつている。例えば、第１の半導体層
２は高純度GaAs、第２の半導体層８は50Å程度
以下の高純度AlAs、第３の半導体層９は100Å程
度以下のSiドープのGaAsである。
以下、第１の実施例の動作を、各半導体層に前
述の材料を用い、このバンド構造図である第４図
を用いて詳細に説明する。
述の材料を用い、このバンド構造図である第４図
を用いて詳細に説明する。
第４図は第３図に示すFETのゲート電極下の
バンド構造を示す図である。第４図において、第
１図〜第３図と同じ番号のものは第１図〜第３図
と同等物で同一機能を果すものである。Eqは第
２の半導体層８と第３の半導体層９との積層構造
によつて新たに形成される電子の最低の量子化準
位である。
バンド構造を示す図である。第４図において、第
１図〜第３図と同じ番号のものは第１図〜第３図
と同等物で同一機能を果すものである。Eqは第
２の半導体層８と第３の半導体層９との積層構造
によつて新たに形成される電子の最低の量子化準
位である。
ｎ―GaAsから発生する電子は量子化準位Eqに
よつて、ｎ―GaAsだけでなく高純度AlAs中にも
広がりｎ―GaAs／AlAs積層構造全体に分布す
る。この時ｎ―GaAs中および高純度AlAs中には
ｎ―Al0.3Ga0.7As中のような不純物に関係した深
い電子トラツプ準位は形成されない。これは、ｎ
―GaAs中にはこのようなトラツプ準位がないこ
と、およびAlAsには不純物がないことによる。
量子化準位Eqは高純度GaAsの伝導帯端Ecより高
いエネルギ位置にあるので、量子化準位Eqにあ
る電子の一部は高純度GaAs側に落ち、高純度
GaAs／AlAs界面に２次元電子ガスが形成され
る。したがつて、FETとしての動作は前に示し
た従来構造のものと同じとなる。しかし、この第
１の実施例においては従来構造の電子供給層３に
当るｎ―GaAs／AlAsの積層構造中に深い電子ト
ラツプ準位が存在しないため、光照射および積層
構造中にホツトエレクトロンが飛びこむことがあ
つても２次元電子の変動はなく、FET動作は安
定している。また室温と低温の２次元電子密度に
差がないため低温で動作させるFETの設計が容
易で、しかもFET製造の再現性も良好である。
よつて、ｎ―GaAsだけでなく高純度AlAs中にも
広がりｎ―GaAs／AlAs積層構造全体に分布す
る。この時ｎ―GaAs中および高純度AlAs中には
ｎ―Al0.3Ga0.7As中のような不純物に関係した深
い電子トラツプ準位は形成されない。これは、ｎ
―GaAs中にはこのようなトラツプ準位がないこ
と、およびAlAsには不純物がないことによる。
量子化準位Eqは高純度GaAsの伝導帯端Ecより高
いエネルギ位置にあるので、量子化準位Eqにあ
る電子の一部は高純度GaAs側に落ち、高純度
GaAs／AlAs界面に２次元電子ガスが形成され
る。したがつて、FETとしての動作は前に示し
た従来構造のものと同じとなる。しかし、この第
１の実施例においては従来構造の電子供給層３に
当るｎ―GaAs／AlAsの積層構造中に深い電子ト
ラツプ準位が存在しないため、光照射および積層
構造中にホツトエレクトロンが飛びこむことがあ
つても２次元電子の変動はなく、FET動作は安
定している。また室温と低温の２次元電子密度に
差がないため低温で動作させるFETの設計が容
易で、しかもFET製造の再現性も良好である。
本実施例により、結晶成長方法としてMBE
（Molecular Beam Epitaxy）を用い、半絶縁性
GaAs基板上に厚さ1μmの高純度GaAs層を成長
させ、続いて厚さ15Åの高純度のAlAsと厚さ23
Åで1.7×1018cm-3のSi不純物を含むｎ型GaAsと
の積層構造を全体として厚さ500Å成長させた。
シヨツトキゲート電極としてはAlを用い、ソー
ス電極およびドレイン電極としてはAu―Ge／
Auを用いた。その結果、ゲート長が0.3μm、ゲ
ート・ソース間およびゲート・ドレイン間が
0.3μmのFETにおいて、77Kでの相互コンダクタ
ンスgmが450mS／mmが得られ、光照射下および
高電界下での特性の変動はなかつた。
（Molecular Beam Epitaxy）を用い、半絶縁性
GaAs基板上に厚さ1μmの高純度GaAs層を成長
させ、続いて厚さ15Åの高純度のAlAsと厚さ23
Åで1.7×1018cm-3のSi不純物を含むｎ型GaAsと
の積層構造を全体として厚さ500Å成長させた。
シヨツトキゲート電極としてはAlを用い、ソー
ス電極およびドレイン電極としてはAu―Ge／
Auを用いた。その結果、ゲート長が0.3μm、ゲ
ート・ソース間およびゲート・ドレイン間が
0.3μmのFETにおいて、77Kでの相互コンダクタ
ンスgmが450mS／mmが得られ、光照射下および
高電界下での特性の変動はなかつた。
第５図は本発明の第２の実施例の断面模式図で
ある。第５図において第１図〜第４図と同じ番号
のものは第１図〜第４図と同等物で同一機能を果
すものである。１０は電子親和力が第１の半導体
層２より小さくかつ伝導帯端が第２の半導体層８
と第３の半導体層９との積層構造により形成され
る量子化準位Eqと同じかそれより低い極低不純
物濃度スペーサ層である。例えばスペーサ層は
Al0.3Ga0.7Asである。
ある。第５図において第１図〜第４図と同じ番号
のものは第１図〜第４図と同等物で同一機能を果
すものである。１０は電子親和力が第１の半導体
層２より小さくかつ伝導帯端が第２の半導体層８
と第３の半導体層９との積層構造により形成され
る量子化準位Eqと同じかそれより低い極低不純
物濃度スペーサ層である。例えばスペーサ層は
Al0.3Ga0.7Asである。
以下、第２の実施例の動作を、第１の半導体層
２として高純度GaAs、第２の半導体層８として
高純度AlAs、第３の半導体層９としてｎ型の
GaAs、スペーサ層１０として高純度のAl0.3Ga0.7
Asを用い、このバンド構造図である第６図を用
いて詳細に説明する。
２として高純度GaAs、第２の半導体層８として
高純度AlAs、第３の半導体層９としてｎ型の
GaAs、スペーサ層１０として高純度のAl0.3Ga0.7
Asを用い、このバンド構造図である第６図を用
いて詳細に説明する。
第６図は第５図に示すFETのゲート電極下の
バンド構造を示す図である。第６図において第１
図〜第５図と同じ番号のものは第１図〜第５図と
同等物で同一機能を示すものである。
バンド構造を示す図である。第６図において第１
図〜第５図と同じ番号のものは第１図〜第５図と
同等物で同一機能を示すものである。
ｎ―GaAs９から発生する電子は量子化準位Eq
によつて、高純度AlAs８中にも広がり、その一
部はスペーサ層のAl0.3Ga0.7As１０を経て高純度
GaAs２に落ち、高純度GaAs／Al0.3Ga0.7As界面
に２次元電子ガスが形成される。スペーサ層であ
る高純度Al0.3Ga0.7As層中に不純物がほとんど存
在しないため、、不純物に関係する電子トラツプ
はない。したがつて、第１の実施例と同様に、光
照射下および高電界下においても安定なFET動
作が得られる。さらに２次元電子層と不純物を含
有するｎ型GaAsとの間の距離がスペーサ層１０
により離されているので２次元電子のイオン化不
純物散乱が減ることにより、２次元電子の移動度
は第１の実施例より大きくなる。
によつて、高純度AlAs８中にも広がり、その一
部はスペーサ層のAl0.3Ga0.7As１０を経て高純度
GaAs２に落ち、高純度GaAs／Al0.3Ga0.7As界面
に２次元電子ガスが形成される。スペーサ層であ
る高純度Al0.3Ga0.7As層中に不純物がほとんど存
在しないため、、不純物に関係する電子トラツプ
はない。したがつて、第１の実施例と同様に、光
照射下および高電界下においても安定なFET動
作が得られる。さらに２次元電子層と不純物を含
有するｎ型GaAsとの間の距離がスペーサ層１０
により離されているので２次元電子のイオン化不
純物散乱が減ることにより、２次元電子の移動度
は第１の実施例より大きくなる。
本実施例により、結晶成長方法としてMBEを
用い、半絶縁性GaAs基板上に厚さ1μmの高純度
GaAsを成長させ、つぎに厚さ100Åの高純度
Al0.3Ga0.7Asを成長させ、続いて20Åの高純度
AlAsと厚さ23Åで2.4×1018cm-3のSi不純物を含
むｎ型GaAsとの積層構造を全体として400Å成
長させた。シヨツトキゲート電極としてはAlを
用い、ソース電極およびドレイン電極としては
Au―Ge／Auを用いた。その結果、77Kにおける
移動度は100000cm2／Ｖ・Ｓと高い値となり、ゲー
ト長0.3μm、、ゲート・ソース間およびゲート・
ドレイン間が0.3μmのFETにおいて、77Kでの相
互コンダクタンスgmが500mS／mmが得られ、光
照射下および高電界下での特性の変動はなかつ
た。
用い、半絶縁性GaAs基板上に厚さ1μmの高純度
GaAsを成長させ、つぎに厚さ100Åの高純度
Al0.3Ga0.7Asを成長させ、続いて20Åの高純度
AlAsと厚さ23Åで2.4×1018cm-3のSi不純物を含
むｎ型GaAsとの積層構造を全体として400Å成
長させた。シヨツトキゲート電極としてはAlを
用い、ソース電極およびドレイン電極としては
Au―Ge／Auを用いた。その結果、77Kにおける
移動度は100000cm2／Ｖ・Ｓと高い値となり、ゲー
ト長0.3μm、、ゲート・ソース間およびゲート・
ドレイン間が0.3μmのFETにおいて、77Kでの相
互コンダクタンスgmが500mS／mmが得られ、光
照射下および高電界下での特性の変動はなかつ
た。
上記の本発明の２つの実施例において、GaAs
層中の不純物としてはSiしか示していないが、ｎ
型不純物としてはFe，Se，Sn，Ｓでも良い。ま
た、ｎ型不純物を第３の半導体層に相当する
GaAs層全体ではなく、第２の半導体層のAlAs層
との界面部分を除いてドーピングすると、この界
面部分（AlxGa1-xAsとなつている）で生ずる不
純物に関係した電子トラツプの完全除去が可能と
なる。またスペーサ層１０としては電子の移動が
できる程度（200Å以下）の厚さであれば、伝導
帯端が量子化準位Eqより高くてもよい。
層中の不純物としてはSiしか示していないが、ｎ
型不純物としてはFe，Se，Sn，Ｓでも良い。ま
た、ｎ型不純物を第３の半導体層に相当する
GaAs層全体ではなく、第２の半導体層のAlAs層
との界面部分を除いてドーピングすると、この界
面部分（AlxGa1-xAsとなつている）で生ずる不
純物に関係した電子トラツプの完全除去が可能と
なる。またスペーサ層１０としては電子の移動が
できる程度（200Å以下）の厚さであれば、伝導
帯端が量子化準位Eqより高くてもよい。
さらに、第１の実施例の構造において２次元電
子から100Å程度以内にある第３の半導体層を不
純物をドーピングしない構造にすれば、第２の実
施例と同様に２次元電子の移動度を高めることが
できる。
子から100Å程度以内にある第３の半導体層を不
純物をドーピングしない構造にすれば、第２の実
施例と同様に２次元電子の移動度を高めることが
できる。
本発明の２つの実施例では第１の半導体層と第
３の半導体層とは同じGaAsを用いたが、第３の
半導体層はAl組成の少ないAlxGa1-xAs（ｘ＜0.2）
としても良い。また、第２の半導体である高純度
AlAsの替りにAl組成の多いAlxGa1-xAs（ｘ＞0.3）
としても良い。
３の半導体層とは同じGaAsを用いたが、第３の
半導体層はAl組成の少ないAlxGa1-xAs（ｘ＜0.2）
としても良い。また、第２の半導体である高純度
AlAsの替りにAl組成の多いAlxGa1-xAs（ｘ＞0.3）
としても良い。
本発明の２つの実施例ではゲートシヨツトキ電
極は積層構造を構成する第３の半導体層９表面に
形成されているが、第２の半導体層８表面に形成
しても効果は全く同等である。積層構造上にさら
に20ないし300Åの厚さの半導体層を形成し、該
半導体層表面にゲートシヨツトキ電極を形成して
もよい。この場合該半導体層としては、高抵抗も
しくはｎ型のGaAsもしくはAlxGa1-xAsが用いら
れる。
極は積層構造を構成する第３の半導体層９表面に
形成されているが、第２の半導体層８表面に形成
しても効果は全く同等である。積層構造上にさら
に20ないし300Åの厚さの半導体層を形成し、該
半導体層表面にゲートシヨツトキ電極を形成して
もよい。この場合該半導体層としては、高抵抗も
しくはｎ型のGaAsもしくはAlxGa1-xAsが用いら
れる。
ゲート電極としてはシヨツトキ接合を用いたも
のしか示さなかつたが、ゲート電極としてｐ―ｎ
接合ゲート電極、guasi―Schottkyゲート電極、
camelゲート電極絶縁ゲート電極を用いても良
い。
のしか示さなかつたが、ゲート電極としてｐ―ｎ
接合ゲート電極、guasi―Schottkyゲート電極、
camelゲート電極絶縁ゲート電極を用いても良
い。
基板としては半絶縁性GaAs基板しか示さなか
つたが、最上層が半絶縁性AlxGa1-xAsである基
板、最上層がAlAs／GaAsの超格子またはAlx
Ga1-xAs／GaAsの超格子である基板であつても良
い。
つたが、最上層が半絶縁性AlxGa1-xAsである基
板、最上層がAlAs／GaAsの超格子またはAlx
Ga1-xAs／GaAsの超格子である基板であつても良
い。
本発明の実施例においてはAlAsとGaAsの系し
か示さなかつたが、他の半導体の系でもかまわな
いことは明らかである。例えば、高純度In0.53
Ga0.47Asを第１の半導体層、高純度InxAl1―xAs
（ｘ0.53）を第２の半導体層、ｎ型のInxGa1―
xAs（ｘ0.53）を第３の半導体層とするもので
あつても本発明は有効である。この場合のｘ＝
0.53で基板InPと格子整合しているが、これから
ずれても積層構造のそれぞれの界面でミスマツチ
の歪を吸収するため問題なく、さらにInxAl1―
xAsのｘを小さくすれば２次元電子に対するバリ
ヤの高さを高くできるため有効である。
か示さなかつたが、他の半導体の系でもかまわな
いことは明らかである。例えば、高純度In0.53
Ga0.47Asを第１の半導体層、高純度InxAl1―xAs
（ｘ0.53）を第２の半導体層、ｎ型のInxGa1―
xAs（ｘ0.53）を第３の半導体層とするもので
あつても本発明は有効である。この場合のｘ＝
0.53で基板InPと格子整合しているが、これから
ずれても積層構造のそれぞれの界面でミスマツチ
の歪を吸収するため問題なく、さらにInxAl1―
xAsのｘを小さくすれば２次元電子に対するバリ
ヤの高さを高くできるため有効である。
本発明の構造を作る結晶成長方法としては、原
理的にはどんな成長方法であつても良いが、数Å
の膜厚制御性が必要となるため、MBE法や
MOCVD（Metal Organic Chemical Vapor
Deposition）法が適している。中でもMBE法は
原料の入つた分子線源から出る分子線をシヤツタ
の開閉だけで制御できるため、遷移層が数Åの急
峻な界面を容易に実現することができ、さらにコ
ンピユータによる自動制御が容易であるため最も
適した方法である。
理的にはどんな成長方法であつても良いが、数Å
の膜厚制御性が必要となるため、MBE法や
MOCVD（Metal Organic Chemical Vapor
Deposition）法が適している。中でもMBE法は
原料の入つた分子線源から出る分子線をシヤツタ
の開閉だけで制御できるため、遷移層が数Åの急
峻な界面を容易に実現することができ、さらにコ
ンピユータによる自動制御が容易であるため最も
適した方法である。
第１図は従来構造の２次元電子を利用した
FETの概略断面図、第２図は従来構造のゲート
電極下のバンド構造図、第３図は本発明の第１の
実施例を示した概略断面図、第４図は該第１の実
施例のゲート電極下のバンド構造図、第５図は本
発明の第２の実施例を示した概略断面図、第６図
は該第２の実施例のゲート電極下のバンド構造図
である。 １……半導体基板、２……第１の半導体層、３
……電子供給層、４……２次元電子ガス、５……
ゲート電極、６……ソース電極、７……ドレイン
電極、８……第２の半導体層、９……第３の半導
体層、１０……スペーサ層、Et……電子トラツ
プ準位、Ec……伝導帯端、Ef……フエルミ準位、
Ev……充満帯端、Eq……量子化準位。
FETの概略断面図、第２図は従来構造のゲート
電極下のバンド構造図、第３図は本発明の第１の
実施例を示した概略断面図、第４図は該第１の実
施例のゲート電極下のバンド構造図、第５図は本
発明の第２の実施例を示した概略断面図、第６図
は該第２の実施例のゲート電極下のバンド構造図
である。 １……半導体基板、２……第１の半導体層、３
……電子供給層、４……２次元電子ガス、５……
ゲート電極、６……ソース電極、７……ドレイン
電極、８……第２の半導体層、９……第３の半導
体層、１０……スペーサ層、Et……電子トラツ
プ準位、Ec……伝導帯端、Ef……フエルミ準位、
Ev……充満帯端、Eq……量子化準位。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に設けられた極低不純物濃度の
第１の半導体層と、該第１の半導体層上に設けら
れかつ該第１の半導体層より電子親和力が小さく
電子がトンネル可能な厚さを有する極低不純物濃
度の第２の半導体層と該第２の半導体層より電子
親和力が大きく電子波長以下の厚さを有し、ｎ型
不純物を含有する第３の半導体とを交互に積層し
た積層構造と、該積層構造上方表面の一部に設け
られたゲート電極と、該ゲート電極を挾んで前記
積層構造上方表面に設けられ第１の半導体層と第
２の半導体層との界面に存在するキヤリアと電気
的コンタクトを形成する一対の電極とを含むこと
を特徴とする半導体装置。 ２ 第１の半導体層と積層構造との間に不純物を
含有しないスペーサ層を備えた特許請求の範囲第
１項に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13612883A JPS6028273A (ja) | 1983-07-26 | 1983-07-26 | 半導体装置 |
| EP84304300A EP0133342B1 (en) | 1983-06-24 | 1984-06-25 | A superlattice type semiconductor structure having a high carrier density |
| DE8484304300T DE3480631D1 (de) | 1983-06-24 | 1984-06-25 | Halbleiterstruktur mit uebergitter hoher traegerdichte. |
| US06/624,333 US4695857A (en) | 1983-06-24 | 1984-06-25 | Superlattice semiconductor having high carrier density |
| US07/043,046 US4792832A (en) | 1983-06-24 | 1987-04-24 | Superlattice semiconductor having high carrier density |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13612883A JPS6028273A (ja) | 1983-07-26 | 1983-07-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028273A JPS6028273A (ja) | 1985-02-13 |
| JPS639388B2 true JPS639388B2 (ja) | 1988-02-29 |
Family
ID=15167959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13612883A Granted JPS6028273A (ja) | 1983-06-24 | 1983-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028273A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06105718B2 (ja) * | 1984-06-05 | 1994-12-21 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPS61210677A (ja) * | 1985-03-15 | 1986-09-18 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
| JPS61278168A (ja) * | 1985-05-31 | 1986-12-09 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
| JPS6211279A (ja) * | 1985-07-08 | 1987-01-20 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| EP0214047B1 (en) * | 1985-08-20 | 1993-12-22 | Fujitsu Limited | Field effect transistor |
| JPS62266874A (ja) * | 1986-05-15 | 1987-11-19 | Fujitsu Ltd | 半導体装置 |
| JPS632384A (ja) * | 1986-06-20 | 1988-01-07 | Fujitsu Ltd | 半導体装置 |
| WO1988001792A1 (en) * | 1986-09-04 | 1988-03-10 | Varian Associates, Inc. | Superlattice for a semiconductor device |
| US4965645A (en) * | 1987-03-20 | 1990-10-23 | International Business Machines Corp. | Saturable charge FET |
| JP2679653B2 (ja) * | 1994-12-05 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
-
1983
- 1983-07-26 JP JP13612883A patent/JPS6028273A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6028273A (ja) | 1985-02-13 |
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