JPS6261363A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6261363A JPS6261363A JP19940685A JP19940685A JPS6261363A JP S6261363 A JPS6261363 A JP S6261363A JP 19940685 A JP19940685 A JP 19940685A JP 19940685 A JP19940685 A JP 19940685A JP S6261363 A JPS6261363 A JP S6261363A
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- Japan
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- layer
- semiconductor
- interface state
- interface
- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔・発明の利用分野〕
本発明は、高速の電着効果トランジスタに関するもので
ある。
ある。
ＧａＡｓやＩｎＰ等の化合物半導体基板を用いたＭＩＳ
ＦＥＴ （Ｍｅｔａｌ ｆｉ、ｎｓｕ］ａｔｏｒ Ｆｉ
ｅｌｄ Ｅ、ｆｆｃｃｔＴｒａｎｓｉｓｔｏｒ）の断面
図を第１図（、′ｌ）に示す。ここで、１はｐ−ＧａＡ
ｓ基板、２はｎ ＧａＡｓ層、３は絶縁膜、４は界面
準位層、５はゲート電属、６はソース電極、７はドレイ
ン電極である。絶縁膜３の厚さは、１０００〜３０００
人の間にとるのが通例である。このようなＭＪＳＦＥＴ
は、反転型の動作をさせることができるデバイスである
。すなわち、ゲート電極５に止の電圧を印加すると、絶
縁膜３とＰ−ＧａＡｓ基板１の界面に電子の反転層８が
形成されろ。
ＦＥＴ （Ｍｅｔａｌ ｆｉ、ｎｓｕ］ａｔｏｒ Ｆｉ
ｅｌｄ Ｅ、ｆｆｃｃｔＴｒａｎｓｉｓｔｏｒ）の断面
図を第１図（、′ｌ）に示す。ここで、１はｐ−ＧａＡ
ｓ基板、２はｎ ＧａＡｓ層、３は絶縁膜、４は界面
準位層、５はゲート電属、６はソース電極、７はドレイ
ン電極である。絶縁膜３の厚さは、１０００〜３０００
人の間にとるのが通例である。このようなＭＪＳＦＥＴ
は、反転型の動作をさせることができるデバイスである
。すなわち、ゲート電極５に止の電圧を印加すると、絶
縁膜３とＰ−ＧａＡｓ基板１の界面に電子の反転層８が
形成されろ。
反転転層をチャンネルに用いるため、ＭＩＳＦＥＴは大
電流がとれ高速デバイスとしての可能性をもっている。
電流がとれ高速デバイスとしての可能性をもっている。
しかし、実際には第１図（ｂ）のバンド構造図に示すよ
うに絶縁膜３とＰ ＧａＡｓ基板１の界面には、半導
体のエネルギー・ギャップ中央付近に１０”−１０１１
／ｃｄ／ ｅ Ｖ台の極めて高密度の界面１■位の存在
する層４ （以降、この層を界面準位層４と呼ぶ）が１
０〜３０人の厚さで存在することが知ら九でいる。特に
、化合物半導体では。
うに絶縁膜３とＰ ＧａＡｓ基板１の界面には、半導
体のエネルギー・ギャップ中央付近に１０”−１０１１
／ｃｄ／ ｅ Ｖ台の極めて高密度の界面１■位の存在
する層４ （以降、この層を界面準位層４と呼ぶ）が１
０〜３０人の厚さで存在することが知ら九でいる。特に
、化合物半導体では。
こオｔをＬ Ｏ”ｃｘ−’／ ｅ Ｖ以下に抑えること
は、極めて困難である（例えば、ＧａＡ＋ｓにおいては
、空気中にさらしたり、不純物汚染することにより、酸
素原子や金属原子が表面に一層付着したのみで界面準位
層が１０”ａａ−”／ ｅ Ｖ以上生ずることが知られ
ている。）。このため、従来のＭＩｓＦｈｉは界面準位
のフェルミレベルφ６．が半導体のフェルミレベルφ、
に固定される傾向が強く、ゲート電極に正電圧を印加し
ても表面電位φ６が変動せず反転層が形成され難いとい
う欠点をもっていた。
は、極めて困難である（例えば、ＧａＡ＋ｓにおいては
、空気中にさらしたり、不純物汚染することにより、酸
素原子や金属原子が表面に一層付着したのみで界面準位
層が１０”ａａ−”／ ｅ Ｖ以上生ずることが知られ
ている。）。このため、従来のＭＩｓＦｈｉは界面準位
のフェルミレベルφ６．が半導体のフェルミレベルφ、
に固定される傾向が強く、ゲート電極に正電圧を印加し
ても表面電位φ６が変動せず反転層が形成され難いとい
う欠点をもっていた。
このように、従来からあるＭｉＳＦＥＴでは反転層をチ
ャンネルとして用いることは困難であり、電流を多くと
れない。これは高密度の界面準位層が存在し、その界面
準位のフェルミレベルが半導体のフェルミレベルに固定
される傾向が強いためである。以−に説明した如きＭＩ
Ｓトランジスターの例はたとえばソリッド−ステート
エレクトロニクス［５ｏｌｉｄ−８ｔａｔｅＥｌｅｃｔ
ｒｏｎｉｃｓ］ ｖｏｌ、 １７ ｒ ｐｐ７５１〜７
５９ （１９７４）にみられる。
ャンネルとして用いることは困難であり、電流を多くと
れない。これは高密度の界面準位層が存在し、その界面
準位のフェルミレベルが半導体のフェルミレベルに固定
される傾向が強いためである。以−に説明した如きＭＩ
Ｓトランジスターの例はたとえばソリッド−ステート
エレクトロニクス［５ｏｌｉｄ−８ｔａｔｅＥｌｅｃｔ
ｒｏｎｉｃｓ］ ｖｏｌ、 １７ ｒ ｐｐ７５１〜７
５９ （１９７４）にみられる。
本発明の目的は大電流を流すことのできる高速の電界効
果トランジスタを提供することにある。
果トランジスタを提供することにある。
前述のように、従来からあるＭＩＳＦＥＴでは界面準位
のフェルミレベルが半導体のフェルミレベルに固定され
る傾向が強い。これは、物理的には、界面準位への半導
体側からの電子の充放電時間が。
のフェルミレベルが半導体のフェルミレベルに固定され
る傾向が強い。これは、物理的には、界面準位への半導
体側からの電子の充放電時間が。
他の領域（例えば、ゲート金属）からの充放電時間より
も短いために、準熱平衡状態が界面準位と半導体との間
に成立するからである。
も短いために、準熱平衡状態が界面準位と半導体との間
に成立するからである。
より定量的に記せば、界面準位への半導体側からの電子
の充放電時間ｔ、は、例えば半導体がｎ−ＧａＡｓの場
合に、１０ ｎ５ｅｃ−１０ｍ５ｅｃの範囲にあり、よ
り一般に、ｎｌ −Ｖ族の化合物半導体においても、上
記充放電時間は、１０ ｎ５ａｃ〜１０ ｍ５ｅｃの間
におさまることが知られている。
の充放電時間ｔ、は、例えば半導体がｎ−ＧａＡｓの場
合に、１０ ｎ５ｅｃ−１０ｍ５ｅｃの範囲にあり、よ
り一般に、ｎｌ −Ｖ族の化合物半導体においても、上
記充放電時間は、１０ ｎ５ａｃ〜１０ ｍ５ｅｃの間
におさまることが知られている。
一方、ゲート金属からの界面準位への電Ｐの充放電時間
ｔ、は。
ｔ、は。
となる。
但し、
Ｄ、二界面準位層４の界面準位密度
（ｃｎ−２／ｅＶ）
Ａφ１．＝を子の充放電に伴う界面や位のフェルミレベ
ルφ１．の移動１ｔ（ｅＶ） Ｖ ＠ ｋ：ゲート金属５中の自由電子の速度（ａｍ／
５ｅｅ） Ｎ ：ゲート金属５中の自由電子濃度（ａＩＩ−Ｊ）Ｔ
１ ：絶縁膜３をトンネルする確率（但し、簡単のため
ここでは矩形のボテンシャ ル障壁を１−ンネルすると仮定した。）ｄ ：絶縁１（
岱３の厚さく人） φ ：電子がトンネルする絶縁膜３による障壁の高さく
ｅＶ） ｍ ：絶縁１漠３中の電子の有効質量（ｇ）ｍｏ ：真
空中の電子の質量（ｇ） である、Ｄ、−Ａφｓ ６ ：１０ ” ” （２ｍ
−” ｇ Ｖ ｔ ｂ中］０７ｃｎ／ｓｅｅ 、 Ｎ
＊ １０”ａｏ−３，φ中４ ｅ Ｖ ｒ ｍ ／ ｒ
ｒ＋ 。
ルφ１．の移動１ｔ（ｅＶ） Ｖ ＠ ｋ：ゲート金属５中の自由電子の速度（ａｍ／
５ｅｅ） Ｎ ：ゲート金属５中の自由電子濃度（ａＩＩ−Ｊ）Ｔ
１ ：絶縁膜３をトンネルする確率（但し、簡単のため
ここでは矩形のボテンシャ ル障壁を１−ンネルすると仮定した。）ｄ ：絶縁１（
岱３の厚さく人） φ ：電子がトンネルする絶縁膜３による障壁の高さく
ｅＶ） ｍ ：絶縁１漠３中の電子の有効質量（ｇ）ｍｏ ：真
空中の電子の質量（ｇ） である、Ｄ、−Ａφｓ ６ ：１０ ” ” （２ｍ
−” ｇ Ｖ ｔ ｂ中］０７ｃｎ／ｓｅｅ 、 Ｎ
＊ １０”ａｏ−３，φ中４ ｅ Ｖ ｒ ｍ ／ ｒ
ｒ＋ 。
−：０．２ 、 ｄ ＝Ｉ−１０００Ａ ＜上ニ列挙
１．り４Ｕｔ、、通常のＭＩＳ構造の典型値である。）
とすれば、τ、〒１０”’ｓａｃ となり、τ、（τ、どなることがわかる。このため、卒
然平衡状態は、界面準位と￥導体の間に成立することと
なり、界面準位のフェルミレベルは、半導体のフェルミ
レベルに固定されることになる。
１．り４Ｕｔ、、通常のＭＩＳ構造の典型値である。）
とすれば、τ、〒１０”’ｓａｃ となり、τ、（τ、どなることがわかる。このため、卒
然平衡状態は、界面準位と￥導体の間に成立することと
なり、界面準位のフェルミレベルは、半導体のフェルミ
レベルに固定されることになる。
したがって、上述のことかられかるように、界面準位の
フェルミレベルをゲート金属のフェルミレベルに固定さ
せるには、τ司すτ１となるように、ゲート構造を構成
すればよい。
フェルミレベルをゲート金属のフェルミレベルに固定さ
せるには、τ司すτ１となるように、ゲート構造を構成
すればよい。
本発明は、上記のゲート構造を実現するために。
基本的に次の如き構成を有する。
第１の導電性を有するｍ−ｖ族半導体領域−ヒに界面準
位層とこの界面準位層−１−に単結晶あるいは多結晶Ｓ
ｉ層（以ド、Ｓｉ層と記す）とを少なくとも有する制御
手段と、該制御手段をはさんで設けられたキャリアの送
受手段とを少なくとも有し、前記界面準位層は前記Ｓｉ
層が有するフェルミ・レベルを当該界面準位層のフェル
ミ・レベルにピンニングせしめて成る。
位層とこの界面準位層−１−に単結晶あるいは多結晶Ｓ
ｉ層（以ド、Ｓｉ層と記す）とを少なくとも有する制御
手段と、該制御手段をはさんで設けられたキャリアの送
受手段とを少なくとも有し、前記界面準位層は前記Ｓｉ
層が有するフェルミ・レベルを当該界面準位層のフェル
ミ・レベルにピンニングせしめて成る。
前記界面準位層は前記■−■族の半導体層のエネルギー
・ギャップに当たる位置に１０”／ｃｄ／ｅＶ以上の界
面準位を持つのが良い。又その厚さは３０Å以下である
ことが好ましい。
・ギャップに当たる位置に１０”／ｃｄ／ｅＶ以上の界
面準位を持つのが良い。又その厚さは３０Å以下である
ことが好ましい。
このような界面準位層は、■−■族の半導体とＳｉの格
子定数の不整合、Ｓｉの成長時、あるいは被着時の高温
プロセスによるストイキオメトリのずれ、空気や水にさ
らすこと、あるいはＳｉの成長、被着時に成長、被着容
器中残存する酸素により形成される■−■族の半導体と
Ｓｉの界面に生ずる■−■族の半導体あるいはＳｉの酸
化物（自然酸化膜）等の絶縁物、界面に残存する微量な
金属による汚染等により容易に導入することができる。
子定数の不整合、Ｓｉの成長時、あるいは被着時の高温
プロセスによるストイキオメトリのずれ、空気や水にさ
らすこと、あるいはＳｉの成長、被着時に成長、被着容
器中残存する酸素により形成される■−■族の半導体と
Ｓｉの界面に生ずる■−■族の半導体あるいはＳｉの酸
化物（自然酸化膜）等の絶縁物、界面に残存する微量な
金属による汚染等により容易に導入することができる。
また、このような界面準位層はより積極的には、プラズ
マ酸化法や陽極酸化法等の手段で形成することも出来る
。
マ酸化法や陽極酸化法等の手段で形成することも出来る
。
Ｓｉ層としては縮退したものを用いるのが通例であるが
、その条件はたとえばダブリュ・ショックレー［Ｗ、
５ｈｏｃｋｌｅｙ） ”Ｉレフトロン・アンド・ホー
ルズ・イン・セミコンダクター（Ｅｌｅｃｔｒｏｎ！１
ａｎｄ Ｈｏ１ｅｓ ｉｎ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒｓ） ” ディー９フアン・ノストランド・プリン
ストン・エヌ・ジエー（Ｄ、 Ｆａｎ Ｎｏ５ｔｒａｎ
ｄ、 Ｐｒ１ｎｃｅｔｏｎ、 Ｎ、 Ｊ 、 ） ＋１
９５０等に知られているものを用いれば良い。半導体の
縮退条件は現実には不純物濃度によって制御する。その
条件を例示すれば第１表の如きである。
、その条件はたとえばダブリュ・ショックレー［Ｗ、
５ｈｏｃｋｌｅｙ） ”Ｉレフトロン・アンド・ホー
ルズ・イン・セミコンダクター（Ｅｌｅｃｔｒｏｎ！１
ａｎｄ Ｈｏ１ｅｓ ｉｎ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒｓ） ” ディー９フアン・ノストランド・プリン
ストン・エヌ・ジエー（Ｄ、 Ｆａｎ Ｎｏ５ｔｒａｎ
ｄ、 Ｐｒ１ｎｃｅｔｏｎ、 Ｎ、 Ｊ 、 ） ＋１
９５０等に知られているものを用いれば良い。半導体の
縮退条件は現実には不純物濃度によって制御する。その
条件を例示すれば第１表の如きである。
第 １ 表
Ｓｉ
ｎｆ！、電型 ４．２以上
Ｐ導電型 ］、５以上
（単位ｘ ｔ ｏ”■−３．室温）
（前記文献により、縮退条件をｎ導電型に対しては、Ｅ
、−ＥＣ≧ｋＴ、ｐ導電型に対してはＥｖ−Ｅ、≧ｋＴ
として計算した。但し、Ｅ、は半導体のフェルミレベル
、Ｅｃは伝導帯端のエネルギー。
、−ＥＣ≧ｋＴ、ｐ導電型に対してはＥｖ−Ｅ、≧ｋＴ
として計算した。但し、Ｅ、は半導体のフェルミレベル
、Ｅｃは伝導帯端のエネルギー。
Ｅｖは価電子帯端のエネルギー、ｋはボルツマン定数、
Ｔは絶対温度である。） Ｓｉ層の厚さは、少なくとも５０Å以上であればよく、
必要に応じて、５０〜５０００人の範囲を選択する。
Ｔは絶対温度である。） Ｓｉ層の厚さは、少なくとも５０Å以上であればよく、
必要に応じて、５０〜５０００人の範囲を選択する。
更に具体的半導体装置の構成として次の２つの型が考え
られる。
られる。
（１）Ｓｉ層は、そのエネルギー・バンドギャップの大
きさが■−■族の半導体層の少数キャリアの存在する界
面におけるエネルギーバンドの端とＳｉ層の多数キャリ
アの存在するエネルギーバンドの端との差よりも大きく
、■−ｖ族の半導体層と同一の導電性を有し、ゲートと
ソースあるいはドレインの間の半導体層の４電性は■−
■族の半導体層の導電性とは逆となす。この構成によれ
ば、反転層の形成が容易で、大電流を流すことを可能と
する。
きさが■−■族の半導体層の少数キャリアの存在する界
面におけるエネルギーバンドの端とＳｉ層の多数キャリ
アの存在するエネルギーバンドの端との差よりも大きく
、■−ｖ族の半導体層と同一の導電性を有し、ゲートと
ソースあるいはドレインの間の半導体層の４電性は■−
■族の半導体層の導電性とは逆となす。この構成によれ
ば、反転層の形成が容易で、大電流を流すことを可能と
する。
（２）Ｓｉ層は、そのエネルギー・バンドギャップの大
きさが■−■族の半導体層の多数キャリアの存在する界
面におけるエネルギーバンドの喘とＳｉ層の多数キャリ
アの存在するエネルギーバンドの端との差よりも大きく
、■−Ｖ族の半導体層と逆の導電性を有し、ゲートとソ
ースあるいはドレインとの間の半導体層の導電性は■−
■族の半導体層の導電性と同一となす。１：の構成によ
れば、蓄積層の形成が容易で、大電流を流すことを可能
とする。
きさが■−■族の半導体層の多数キャリアの存在する界
面におけるエネルギーバンドの喘とＳｉ層の多数キャリ
アの存在するエネルギーバンドの端との差よりも大きく
、■−Ｖ族の半導体層と逆の導電性を有し、ゲートとソ
ースあるいはドレインとの間の半導体層の導電性は■−
■族の半導体層の導電性と同一となす。１：の構成によ
れば、蓄積層の形成が容易で、大電流を流すことを可能
とする。
以下、各々について説明する。
（１）第１の型
本発明による縮退したＳｉ層／界而面位層／ｍ＝ｖ族半
導体の三層構造を持つ電界効果トランジスタの第１の型
のものの断面を第２図（ａ）に示す、この二層構造のバ
ンド構造を第２図（ｂ）に示す。９は、半絶縁性半導体
基板、１０はｎ型半導体層、１１はｍ−ｖ族のｐ型半導
体層、１２は界面準位層、１３は縮退したｐ型Ｓｉ層（
ゲート）、１４はソース電極、１５はドレイン屯棒であ
る。９は、必ずしも半絶縁性半導体基板に限らず、１】
と同じＰ型厚電性を有する半導体基板であってもよい。
導体の三層構造を持つ電界効果トランジスタの第１の型
のものの断面を第２図（ａ）に示す、この二層構造のバ
ンド構造を第２図（ｂ）に示す。９は、半絶縁性半導体
基板、１０はｎ型半導体層、１１はｍ−ｖ族のｐ型半導
体層、１２は界面準位層、１３は縮退したｐ型Ｓｉ層（
ゲート）、１４はソース電極、１５はドレイン屯棒であ
る。９は、必ずしも半絶縁性半導体基板に限らず、１】
と同じＰ型厚電性を有する半導体基板であってもよい。
縮退したＳｉ １３がゲートをなしており、界面準位層
１２の厚さは３０Å以下５界面準位の密度は］、Ｏ”／
ａｄ／ＡＶ以−ヒである。また、縮退したＳｉ層１３と
■−■族の半導体１１との間には、Ｅ、≧Ｖ ｂ ｌの
関係がある。ここで、Ｅｌは縮退したＳ ｉＭｌ ３の
エネルギーバンドギャップであり、■、ｌは、縮退した
Ｓｉ層１３の価電子帯端Ｅｖ、とｍ−ｖ族の半導体Ｊ１
の伝導帯端Ｅ、とのエネルギー差である。
１２の厚さは３０Å以下５界面準位の密度は］、Ｏ”／
ａｄ／ＡＶ以−ヒである。また、縮退したＳｉ層１３と
■−■族の半導体１１との間には、Ｅ、≧Ｖ ｂ ｌの
関係がある。ここで、Ｅｌは縮退したＳ ｉＭｌ ３の
エネルギーバンドギャップであり、■、ｌは、縮退した
Ｓｉ層１３の価電子帯端Ｅｖ、とｍ−ｖ族の半導体Ｊ１
の伝導帯端Ｅ、とのエネルギー差である。
Ｓｉのエネルギーギャップは、室温で１．１ ｃＶであ
ることが知られており、また、Ｉｎ −Ｖ族半導体の場
合、その半導体のエネルギーギャップＥ９′のおよそ２
／３だけ、伝導帯端から離れた位置に界面のフェルミ１
ノベルがあることは周知の事実である、すなわち、Ｖ
ｂｃ＝ Ｅｇ’ である。したがって、 Ｅ、≧−Ｅ１′ なる関係を満たすＩｎ −ｖ族半導体は、上記■−■族
半導体１．１に適用できる。例えば、ＧａＡｓのエネル
ギーギャップはＥ、’ ＝１．４ｅＶであり、上式を満
足する。
ることが知られており、また、Ｉｎ −Ｖ族半導体の場
合、その半導体のエネルギーギャップＥ９′のおよそ２
／３だけ、伝導帯端から離れた位置に界面のフェルミ１
ノベルがあることは周知の事実である、すなわち、Ｖ
ｂｃ＝ Ｅｇ’ である。したがって、 Ｅ、≧−Ｅ１′ なる関係を満たすＩｎ −ｖ族半導体は、上記■−■族
半導体１．１に適用できる。例えば、ＧａＡｓのエネル
ギーギャップはＥ、’ ＝１．４ｅＶであり、上式を満
足する。
縮退したＳｉ層】−３は第２図（ｂ）に示すように直接
界面準位層１２と接融しており、かつ、正孔濃度が１０
”＋ａ＋＋−’以−Ｌと高いので、界面準位への正孔の
充放電時ＩＩｎは縮退したＳｉからのものが最も短い。
界面準位層１２と接融しており、かつ、正孔濃度が１０
”＋ａ＋＋−’以−Ｌと高いので、界面準位への正孔の
充放電時ＩＩｎは縮退したＳｉからのものが最も短い。
その理由は、以下に述べる通りであろ５縮退したＳｉ層
からの界面準位への電子の充放電時間τ、は、式（１）
、（２）と類似の形式に表現できて、 となる。但し、 Ｄ、：界面準位層１２の界面準位密度 （ｄｌｌ−” ／ ｅＶ ） Ａφ８．二電子の充放電に伴う界面準位のフェルミレベ
ルφ８．の移動＋ｔ（ｅＶ） Ｖ ｚ ｋ：縮退したＳｉ層１３中の自由正孔の速度（
ｃｓ ／ ５ｅｅ） Ｎ ：縮退したＳｉ層１３中の自由正孔の濃度（、、”
３） Ｔｔ ：縮退したＳｉ層１３中に生ずる空乏層１７及び
、界面準位層１２をトンネル する確率。（但し、ここでも簡単のた め矩形のポテンシャル障壁をトンネル すると仮定した。） ｄｌ ：空乏層１７の厚さく入） φ１ ：正孔がトンネルする空乏層１７による障壁の高
さくｅＶ） ｍｌ：縮退したＳｉ層１３中の正孔の有効質量（ｇ） ｍｏ ：真空中の電子の質量（ｇ） ｄ２ ＝界面増化層１２の厚さく人） φ２ ：正孔がトンネルする界面準位層１２による障壁
の高さくｅＶ） ｍ、：界面塗位層１２中の正孔の有効質量（ＦＣ） ε、：縮退したＳ ｉ Ｍｌ ３の誘電率（Ｆ／ｍ）ｋ
：ボルツマン定数（ｅｎｇ／Ｋ） ｑ ：電子の電荷（ｃ） Ｔ ：絶対温度（Ｋ） Ｎｙｌ：縮退したＳｉ層１３の価電子帯の有効状態密度
（１−３） である。
からの界面準位への電子の充放電時間τ、は、式（１）
、（２）と類似の形式に表現できて、 となる。但し、 Ｄ、：界面準位層１２の界面準位密度 （ｄｌｌ−” ／ ｅＶ ） Ａφ８．二電子の充放電に伴う界面準位のフェルミレベ
ルφ８．の移動＋ｔ（ｅＶ） Ｖ ｚ ｋ：縮退したＳｉ層１３中の自由正孔の速度（
ｃｓ ／ ５ｅｅ） Ｎ ：縮退したＳｉ層１３中の自由正孔の濃度（、、”
３） Ｔｔ ：縮退したＳｉ層１３中に生ずる空乏層１７及び
、界面準位層１２をトンネル する確率。（但し、ここでも簡単のた め矩形のポテンシャル障壁をトンネル すると仮定した。） ｄｌ ：空乏層１７の厚さく入） φ１ ：正孔がトンネルする空乏層１７による障壁の高
さくｅＶ） ｍｌ：縮退したＳｉ層１３中の正孔の有効質量（ｇ） ｍｏ ：真空中の電子の質量（ｇ） ｄ２ ＝界面増化層１２の厚さく人） φ２ ：正孔がトンネルする界面準位層１２による障壁
の高さくｅＶ） ｍ、：界面塗位層１２中の正孔の有効質量（ＦＣ） ε、：縮退したＳ ｉ Ｍｌ ３の誘電率（Ｆ／ｍ）ｋ
：ボルツマン定数（ｅｎｇ／Ｋ） ｑ ：電子の電荷（ｃ） Ｔ ：絶対温度（Ｋ） Ｎｙｌ：縮退したＳｉ層１３の価電子帯の有効状態密度
（１−３） である。
Ｄ、Δφａｓ ”Ｆ １０ ”（！１−” ＋ Ｖ ｔ
ｂ ”” １０ ”１／ ５ｅｃ）φ１＊ ０．４５
ｅ Ｖ ＋ ｍ を手０．２ｍ、、ｄ２中１０人。
ｂ ”” １０ ”１／ ５ｅｃ）φ１＊ ０．４５
ｅ Ｖ ＋ ｍ を手０．２ｍ、、ｄ２中１０人。
φ２−：１ ｅＶ、ｍ、：０．２ｍｏ、 Ｅ、＝１１．
９ ｆ。
９ ｆ。
（ｆｏは真空の誘電率： ０，８８５Ｘ Ｉ Ｑ−”
Ｆ ／ ｍ） 。
Ｆ ／ ｍ） 。
Ｔ ” ３００ Ｋ −Ｎｖｘ ｆ’ １０”ロー”と
仮定すれば、縮退したＳｉ層１３の正孔濃度をＮ ＝
ｌ ０２ｏａｍ−’とおくと。
仮定すれば、縮退したＳｉ層１３の正孔濃度をＮ ＝
ｌ ０２ｏａｍ−’とおくと。
ｄ、＝２６人
τ、、＝２００ｐｓ
となる、したがって、半導体層１１がらの充放電時間ｖ
、 （＝ １０ ｎ５ｃａ〜１０ ｍ５ｃｅ） に
比べ、τ１は、十分短い。
、 （＝ １０ ｎ５ｃａ〜１０ ｍ５ｃｅ） に
比べ、τ１は、十分短い。
したがって、縮退したＳ１層１；３と界面準位とは僧熱
平衡状態を達成し、界面準位のフェルミレベルφ９．は
、縮退したＳｉ層のフェルミレベルφ、に固定される。
平衡状態を達成し、界面準位のフェルミレベルφ９．は
、縮退したＳｉ層のフェルミレベルφ、に固定される。
このため、ゲートに正電圧を印加すると、表面電位φ、
がそれに伴い変動する。
がそれに伴い変動する。
一方、縮退したＳｉ層１３と■−■族の半導体１１との
間には、Ｅ、≧■、の関係があるので。
間には、Ｅ、≧■、の関係があるので。
■−■族の半導体１１の伝導帯の電子にとってゲート側
にバリアが存在することになる。
にバリアが存在することになる。
以上述べたように、本発明によるＦＥＴのゲート構造は
、表面電位φ、をグー１〜電圧とともに変動させること
ができ、しかも伝導帯の電子にとってゲート側の界面に
バリアが存在する。そのため、容易に電子の反転層１６
を界面に形成することができ、このようなＦＥＴは大電
流を流せて高速であ机 以上の説明では、ＩＩＩ −Ｖ族の半導体及び縮退した
Ｓｉ層としてＰ型のものを一例として挙げたが。
、表面電位φ、をグー１〜電圧とともに変動させること
ができ、しかも伝導帯の電子にとってゲート側の界面に
バリアが存在する。そのため、容易に電子の反転層１６
を界面に形成することができ、このようなＦＥＴは大電
流を流せて高速であ机 以上の説明では、ＩＩＩ −Ｖ族の半導体及び縮退した
Ｓｉ層としてＰ型のものを一例として挙げたが。
ｎ型の半導体のものでも全く同じように界面に正孔の反
転層を形成することができる。
転層を形成することができる。
（２）第２の型
本発明による縮退したＳｉ層／界而面位層／■−■族半
導体の三層構造をもつ電界効果トランジスタの第２の型
のものの断面を第３図（ａ）に示すにの三層構造のバン
ド構造を第３図（ｂ）に示す、４０は、半絶縁性半導体
基板、４１は高濃度ｎ型半導体層、４２は■−Ｖ族のｎ
型半導体層、４３は界面準位層、４４は縮退したｐ型Ｓ
ｉ層（ゲート）、４５はソース電極、４Ｇはドレイン電
極である。４０は、必ずしも半絶縁性半導体基板に限ら
ず、４２と反対のＰ型溝電性を有する半導体基板であっ
てもよい。縮退した３１層４４がゲートをなしており、
界面準位層４３の厚さは３０Å以下、界面準位の密度は
１０”／ｆｆｌ／ ｅ Ｖ以上である。また、縮退した
３１層４４と■−■族半導体４２との間には、Ｅ、≧■
１の関係がある。ここで、Ｅ、は縮退した３１層４４の
エネルギー・バンドギャップであり、■□は縮退した３
１層４４の価１は子帯端Ｅ、−とＩＩＩ −Ｖ族の半導
体４２の伝導４：Ｆ端Ｅ１とのエネルギー差である。
導体の三層構造をもつ電界効果トランジスタの第２の型
のものの断面を第３図（ａ）に示すにの三層構造のバン
ド構造を第３図（ｂ）に示す、４０は、半絶縁性半導体
基板、４１は高濃度ｎ型半導体層、４２は■−Ｖ族のｎ
型半導体層、４３は界面準位層、４４は縮退したｐ型Ｓ
ｉ層（ゲート）、４５はソース電極、４Ｇはドレイン電
極である。４０は、必ずしも半絶縁性半導体基板に限ら
ず、４２と反対のＰ型溝電性を有する半導体基板であっ
てもよい。縮退した３１層４４がゲートをなしており、
界面準位層４３の厚さは３０Å以下、界面準位の密度は
１０”／ｆｆｌ／ ｅ Ｖ以上である。また、縮退した
３１層４４と■−■族半導体４２との間には、Ｅ、≧■
１の関係がある。ここで、Ｅ、は縮退した３１層４４の
エネルギー・バンドギャップであり、■□は縮退した３
１層４４の価１は子帯端Ｅ、−とＩＩＩ −Ｖ族の半導
体４２の伝導４：Ｆ端Ｅ１とのエネルギー差である。
ここで、前述の第１の型の構成で説明したように、Ｅ、
≧−Ｅ１′なるエネルギーギャップＥ 、 Ｊを有する
■−Ｖ族半導体は、−上記ＩＩＩ −Ｖ族半導体４２に
適用できることは言うまでもない。
≧−Ｅ１′なるエネルギーギャップＥ 、 Ｊを有する
■−Ｖ族半導体は、−上記ＩＩＩ −Ｖ族半導体４２に
適用できることは言うまでもない。
縮退した３１層４４は、第３図（ｂ）に示すように直接
界面準位層４３と接触しており、かつ止孔濃度が１０”
ｃｓ°１以上ど高いので界面準位への正孔の充放電時間
は縮退したＳｉ層からのものが最も短い、その理由は、
第１の型の構成で説明したのでここでは省略する。
界面準位層４３と接触しており、かつ止孔濃度が１０”
ｃｓ°１以上ど高いので界面準位への正孔の充放電時間
は縮退したＳｉ層からのものが最も短い、その理由は、
第１の型の構成で説明したのでここでは省略する。
したがって、縮退したＳ１層４４と界面準位とは増熱平
衡状態を達成し、界面準位のフェルミレベルφ１．は、
縮退したＳｉ層のフェルミレベルφ、に固定される。二
のため、ゲートに正電圧■１．を印加すると、表面電位
φ、がすれに伴い変動する。
衡状態を達成し、界面準位のフェルミレベルφ１．は、
縮退したＳｉ層のフェルミレベルφ、に固定される。二
のため、ゲートに正電圧■１．を印加すると、表面電位
φ、がすれに伴い変動する。
一方、縮退したＳｉ層４４とＩｎ −Ｖ族半導体４２と
の間には、Ｅ、≧Ｖ ｋ ｌ の関係があるので、ＩＩ
Ｉ −Ｖ族半導体４２の伝導帯の電子にとってゲート側
にバリアが存在することになる。
の間には、Ｅ、≧Ｖ ｋ ｌ の関係があるので、ＩＩ
Ｉ −Ｖ族半導体４２の伝導帯の電子にとってゲート側
にバリアが存在することになる。
以上述へてきたように、本発明にょるＦＥＴのゲート構
造では、表面電位φ、をゲート電圧ｖ１゜とともに変動
させることができ、しかも伝導帯の電子にとってゲート
側の界面にバリアが存在する。
造では、表面電位φ、をゲート電圧ｖ１゜とともに変動
させることができ、しかも伝導帯の電子にとってゲート
側の界面にバリアが存在する。
そのため、容易に電子の蓄積層４７撃界面に形成するこ
とができ、このようなＦＥＴは大電流を流せて高速であ
る。
とができ、このようなＦＥＴは大電流を流せて高速であ
る。
以−ヒの説明では、■−■族半導体４２としてｎ型のも
のを、縮退したＳｉ層４４としてｎ型のものを一例とし
て挙げたが、■−■族半導体４２としてＰ型、縮退した
Ｓ１層４４としてｎ型のものでも全く同じように界面に
正孔のに９Ｍ層を形成することができる。
のを、縮退したＳｉ層４４としてｎ型のものを一例とし
て挙げたが、■−■族半導体４２としてＰ型、縮退した
Ｓ１層４４としてｎ型のものでも全く同じように界面に
正孔のに９Ｍ層を形成することができる。
以上、述べてきたゲート構成は、τ、）τ、どなるよう
に、■−Ｖ族半導体と単結晶あるいは多結晶Ｓｉの組み
合わせで説明してきた。しかし、本発明のゲート構造は
、より一般的に、構成の説明で述べてきた一定の条件を
満足できるあらゆる半導体の組み合わせで構成できる一
般的なゲート構造であることを付言しておく （但し、
ゲートｔ！！極となる半導体は、多結晶であっても単結
晶であってもよい）。
に、■−Ｖ族半導体と単結晶あるいは多結晶Ｓｉの組み
合わせで説明してきた。しかし、本発明のゲート構造は
、より一般的に、構成の説明で述べてきた一定の条件を
満足できるあらゆる半導体の組み合わせで構成できる一
般的なゲート構造であることを付言しておく （但し、
ゲートｔ！！極となる半導体は、多結晶であっても単結
晶であってもよい）。
実施例１
第４図（ａ）〜（ｄ）に主要工程を示す。
第４図（ａ）二半絶縁性ＧａＡｓ基板５ｏ上に、Ｚ＠Ｓ
ｉ＋の選択イオン打込み法によって１層５１とｎ０層５
２を形成し、その後Ｓ ｘ Ｏｘ Ｉ漠５３を表面に被
着した状態で高温熱処理を行い活性化したｅ ” Ｓ
ｘ ”の打込み条件は、１層５１については打込みエネ
ルギ７５にθＶ、ドーズ１３Ｘ１０”ａｓ−’であり、
ｎ０層５２については打込みエネルギ１５０ｋｅＶ、ド
ーズ量Ｉ Ｘ １０１３ａＷ−’である０通常ｎ層５１
の不純物濃度は、所望する素子特性に応じて１０”〜ｌ
Ｏ”ｃｘ−”の範囲で選ぶ、５ｉＯ７膜５３の厚さは
２０００人であり、 ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法で被着した。
ｉ＋の選択イオン打込み法によって１層５１とｎ０層５
２を形成し、その後Ｓ ｘ Ｏｘ Ｉ漠５３を表面に被
着した状態で高温熱処理を行い活性化したｅ ” Ｓ
ｘ ”の打込み条件は、１層５１については打込みエネ
ルギ７５にθＶ、ドーズ１３Ｘ１０”ａｓ−’であり、
ｎ０層５２については打込みエネルギ１５０ｋｅＶ、ド
ーズ量Ｉ Ｘ １０１３ａＷ−’である０通常ｎ層５１
の不純物濃度は、所望する素子特性に応じて１０”〜ｌ
Ｏ”ｃｘ−”の範囲で選ぶ、５ｉＯ７膜５３の厚さは
２０００人であり、 ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法で被着した。
高温熱処理は、８００℃、２０分間、Ｈ２雰囲気中で行
った。
った。
第４図（ｂ ） ： Ｓ ｘ Ｏ２膜５３を除去後、
プラズマＣＶＤ法により、ホウ素と不純物としてドーピ
ングしたＳｉ膜５５を被着し、続いてスパッタ法により
Ｗ膜５６を被着した６その後、ホトレジストによるパタ
ーンユング後、Ｗ膜５６及びＳ１膜５５をＣＦ４と０□
の混合ガスによるドライエツチングで加工し、ゲート電
極を形成した。ここで、Ｓｉ膜５５の膜厚は３０００人
、Ｗ膜５６の膜厚は１０００人である。Ｗ膜５６を被着
し、Ｓｉ膜５５の膜厚を３０００人としたのは、ゲート
抵抗の低減を目的とするものであり、必ずしも必要でな
く、Ｓｉ膜５５の膜厚はゲート電極としての役割を果た
すために最低５０人あればよい。
プラズマＣＶＤ法により、ホウ素と不純物としてドーピ
ングしたＳｉ膜５５を被着し、続いてスパッタ法により
Ｗ膜５６を被着した６その後、ホトレジストによるパタ
ーンユング後、Ｗ膜５６及びＳ１膜５５をＣＦ４と０□
の混合ガスによるドライエツチングで加工し、ゲート電
極を形成した。ここで、Ｓｉ膜５５の膜厚は３０００人
、Ｗ膜５６の膜厚は１０００人である。Ｗ膜５６を被着
し、Ｓｉ膜５５の膜厚を３０００人としたのは、ゲート
抵抗の低減を目的とするものであり、必ずしも必要でな
く、Ｓｉ膜５５の膜厚はゲート電極としての役割を果た
すために最低５０人あればよい。
また、Ｓｉｎ、膜５３除去からＳｉ膜５５被着までの間
に通常の工程では、ｎ型５１の表面を空気中あるいは水
中の酸素にさらすことが普通である。このため９層５１
表面に自然酸化膜が】Ｏ入程度形成される。このため、
１層５１とＳｉ膜５５との界面には、界面準位層５４が
形成される。
に通常の工程では、ｎ型５１の表面を空気中あるいは水
中の酸素にさらすことが普通である。このため９層５１
表面に自然酸化膜が】Ｏ入程度形成される。このため、
１層５１とＳｉ膜５５との界面には、界面準位層５４が
形成される。
また、Ｓｉ膜５５とＧａＡｓとの格子定数の不整合によ
って、より一層界面準位は導入されやすくなる。
って、より一層界面準位は導入されやすくなる。
本実施例によるＳｉ膜５５は、基板温度２００℃。
Ｂ、Ｈ，とＳｉｎ、の流量比４対１００．高周波電力１
００Ｗ、圧力Ｌ Ｔｏｒｒで形成した。この基板温度に
よれば、形成されたＳｉ膜５５はアモルファス状態であ
る。また、このＢ２Ｈ，とＳｉｎ、の流量比によれば、
後の高温熱処理工程で、活性化するホウ素はｌ Ｑ”ａ
ｎ−”以上となる。
００Ｗ、圧力Ｌ Ｔｏｒｒで形成した。この基板温度に
よれば、形成されたＳｉ膜５５はアモルファス状態であ
る。また、このＢ２Ｈ，とＳｉｎ、の流量比によれば、
後の高温熱処理工程で、活性化するホウ素はｌ Ｑ”ａ
ｎ−”以上となる。
第４図（ｃ）：ＳｉＯ，膜５７を２０００人被着した後
、再び、８００℃、２０分間の熱処理をＨ。
、再び、８００℃、２０分間の熱処理をＨ。
雰囲気中で行った。この高温熱処理により、Ｓｉ膜５５
は多結晶へ転換し、膜中に含有されたホウ素は電気的に
活性化する。この結果、Ｓｉ膜５５はＰ型の導電性を有
する多結晶膜となり、電気的に活性なホウ素濃度は１０
２０■−３となった。
は多結晶へ転換し、膜中に含有されたホウ素は電気的に
活性化する。この結果、Ｓｉ膜５５はＰ型の導電性を有
する多結晶膜となり、電気的に活性なホウ素濃度は１０
２０■−３となった。
ｎ型の導電性を実現するために１本実施例ではホウ素を
添加したが、ガリウムやアルミニウムを添加してもＰ型
溝電性を実現できることは言うまでもない。ホウ素は、
ｐ−ＣＶＤ法で、ガリウムやアルミニウムはＭＢＥ法で
添加するのが容易である。
添加したが、ガリウムやアルミニウムを添加してもＰ型
溝電性を実現できることは言うまでもない。ホウ素は、
ｐ−ＣＶＤ法で、ガリウムやアルミニウムはＭＢＥ法で
添加するのが容易である。
第４図（ｄ）：ホト−ジス１−により７シ極パターンを
形成した後、パターン部のＳｉＯ□膜を除去し、ＡｕＧ
ｅ／ Ｎ ｉ ／ Ａ ｕを全面に被着し、不要な金属
をホトレジストとともに取り除き（リフトオフ法）、ソ
ース・ドレイン電極５８．５９を形成した。金属の被着
膜厚は、ＡｕＧｅ ６００人、Ｎｉ１００人、Ａｕ８０
０人である。その後４００℃。
形成した後、パターン部のＳｉＯ□膜を除去し、ＡｕＧ
ｅ／ Ｎ ｉ ／ Ａ ｕを全面に被着し、不要な金属
をホトレジストとともに取り除き（リフトオフ法）、ソ
ース・ドレイン電極５８．５９を形成した。金属の被着
膜厚は、ＡｕＧｅ ６００人、Ｎｉ１００人、Ａｕ８０
０人である。その後４００℃。
３分間、■（２雰囲気中で熱処理を行った。この時、ｎ
０層５２へのオーミック接触がＡ現する。
０層５２へのオーミック接触がＡ現する。
本実施例によれば、多結晶ｐ −Ｓ ｉ層とｎ−ＧａＡ
ｓ層の界面に電子の蓄積層がグー１−電圧０．８ｖ以上
で容易に形成され、従来のＭＩＳＦＥＴに比べ、同じゲ
ート電圧で；３倍以−ヒの電流を流すことができ、相互
コンダクタンスｇ ｍ ＝ ４００ ｍ Ｓ ／ ｍが
得ら九だ、また、界面１ｖ！位の充放１８時１１）１が
短く、相互コンダクタンスや容量の周波数依存性が小さ
くなるという改善効果も同時に確認された。
ｓ層の界面に電子の蓄積層がグー１−電圧０．８ｖ以上
で容易に形成され、従来のＭＩＳＦＥＴに比べ、同じゲ
ート電圧で；３倍以−ヒの電流を流すことができ、相互
コンダクタンスｇ ｍ ＝ ４００ ｍ Ｓ ／ ｍが
得ら九だ、また、界面１ｖ！位の充放１８時１１）１が
短く、相互コンダクタンスや容量の周波数依存性が小さ
くなるという改善効果も同時に確認された。
本実施例では、縮退したＳ１層がｎ型、ｍ−ｖ族半導体
がｎ型、ゲートとソースあるいはドレインの間の半導体
もｎ型であったが、これらの導電性が逆の場合、すなわ
ち縮退したＳｉ層がｒｌ型であり、ｍ−ｖ族半導体及び
ゲートとソースあるいはドレインの間の半導体が共にｎ
型である場合にも、同様に正孔の替積層が形成されて、
大電流を流すことができた。
がｎ型、ゲートとソースあるいはドレインの間の半導体
もｎ型であったが、これらの導電性が逆の場合、すなわ
ち縮退したＳｉ層がｒｌ型であり、ｍ−ｖ族半導体及び
ゲートとソースあるいはドレインの間の半導体が共にｎ
型である場合にも、同様に正孔の替積層が形成されて、
大電流を流すことができた。
また１本実施例では、ゲート電極として縮退したＳｉ層
を用いたが、この他に以下に列挙する半導体を用いるこ
ともできる。すなわち。
を用いたが、この他に以下に列挙する半導体を用いるこ
ともできる。すなわち。
ＢＰ、ＡＱＰ、ＡＲＡｓ、ＡＱＳｂ、ＧａＮ、ＧａＰ。
ＧａＡｓ、 ＧａＳｂ、 Ｉ ｎ Ｎ ｖ Ｉ ｎ Ｐ
＋へＱ、Ｉｎ、−、Ｐ（０＜Ｘ＜１） 、 ＡＱ、Ｇ
ａ１−、Ａｓ （０＜ｘ＜１） 。
＋へＱ、Ｉｎ、−、Ｐ（０＜Ｘ＜１） 、 ＡＱ、Ｇ
ａ１−、Ａｓ （０＜ｘ＜１） 。
Ａ Ｑ 、Ｉｎ、−、Ａｓ （０，２≦ ｘ ＜
１ ） ＊ Ａ Ｑ −Ｇａ１−．５ｂ（０＜ｘ
＜ １） 、ＡＱ−Ｉｎｔ−５ｂ （０，４≦ｘ＜１）
。
１ ） ＊ Ａ Ｑ −Ｇａ１−．５ｂ（０＜ｘ
＜ １） 、ＡＱ−Ｉｎｔ−５ｂ （０，４≦ｘ＜１）
。
Ｇａ、Ｉｎ、−、Ｐ （０＜Ｘ＜ １） ｒ ＧａＪｎ
、−、Ａｓ （０，４≦ｘ＜ １） 、 ＧａＰ、Ａｓ
、−、（０＜ｘ＜ １）、ＧａＡｓ、Ｓｂ、−。
、−、Ａｓ （０，４≦ｘ＜ １） 、 ＧａＰ、Ａｓ
、−、（０＜ｘ＜ １）、ＧａＡｓ、Ｓｂ、−。
（０，８≦ｘ ＜ １ ） ＝ ＩｎＰ−Ａｓｌ−＋＋
（０−４≦ｘ＜１）。
（０−４≦ｘ＜１）。
ＡＱ、Ｇａ、−、ＰｙＡｓｔ−ｙ （０＜ｘ＜１． Ｏ
＜ｙ＜１） ＩＡＱ、Ｇａｔ−、＋ＡｓｙＳｂｔ−ｙ
（０＜ｘ＜１． Ｏ＜ｙ＜１） 。
＜ｙ＜１） ＩＡＱ、Ｇａｔ−、＋ＡｓｙＳｂｔ−ｙ
（０＜ｘ＜１． Ｏ＜ｙ＜１） 。
Ｇａ、Ｉｎｔ−ｗＰｙＡｓｔ−ｙ （０−４≦ｘ ＜
１ 、０ 、４≦ｙ＜１）。
１ 、０ 、４≦ｙ＜１）。
Ｇａ、Ｉｎ、−、Ａｓ、Ｓｂ、−、（０、７≦ｘ ＜
１ 、０ 、７≦ｙ ＜ ｉ ） ｖ（ＡＱ、Ｇａ１−
、）ｙＩｎｘ−ｙＰ （０＜ｘ＜１ 、 Ｏ＜ｙ＜１）
。
１ 、０ 、７≦ｙ ＜ ｉ ） ｖ（ＡＱ、Ｇａ１−
、）ｙＩｎｘ−ｙＰ （０＜ｘ＜１ 、 Ｏ＜ｙ＜１）
。
（Ａ ＱｍＧａｌ−、＋）ｙＩＪ−ｙＡＳ（０＜ ｘ
＜ １ 、０ 、５ ＜ ｙ ＜ Ｉ Ｌ（Ａ Ｑ 、
Ｇａ、−、）、Ｉｎ５−ｙｓｂ（０，５≦ｘ ＜ １か
−）０．５≦ｙ〈１あるいは、０．４≦ｘ ＜ ０ 、
５かつ０．６≦ｙ ＜ １あるいは、０．３≦ｘ ＜
０ 、４かつ０．７≦ｙ ＜ １あるいは、０．２≦ｘ
＜ ０ 、３かつ０．８≦ｙく１）Ｉｎ （Ｐ、Ａｓ
、、）、５ｂ１−、 （０、６≦ｘく１）からひとつを
選ぶことができる。これらの半導体のエネルギーギャッ
プＥＩＩは、ＧａＡｓ （エネルギーギャップＥ、’
＝ １．４ ｅ Ｖ）に対して、前述の関係式Ｅ１≧−
Ｅ 、 ｌ を満足する。
＜ １ 、０ 、５ ＜ ｙ ＜ Ｉ Ｌ（Ａ Ｑ 、
Ｇａ、−、）、Ｉｎ５−ｙｓｂ（０，５≦ｘ ＜ １か
−）０．５≦ｙ〈１あるいは、０．４≦ｘ ＜ ０ 、
５かつ０．６≦ｙ ＜ １あるいは、０．３≦ｘ ＜
０ 、４かつ０．７≦ｙ ＜ １あるいは、０．２≦ｘ
＜ ０ 、３かつ０．８≦ｙく１）Ｉｎ （Ｐ、Ａｓ
、、）、５ｂ１−、 （０、６≦ｘく１）からひとつを
選ぶことができる。これらの半導体のエネルギーギャッ
プＥＩＩは、ＧａＡｓ （エネルギーギャップＥ、’
＝ １．４ ｅ Ｖ）に対して、前述の関係式Ｅ１≧−
Ｅ 、 ｌ を満足する。
また、本実施例では■−■族半導体としてＧａＡｓを用
いたが、この他に、Ｉ ｎ Ｐ 、 Ａ Ｑ ＧａＡｓ
、 ＩｎＧａＡｓｗ■口ＧａＡｓＰ等の■−Ｖ族半専体
を用いることもできる。特に、ＩｎＰに対しては、この
エネルギーギャップが１．３ｅＶのため、前に列挙した
半導体をゲート電極にすべて適」できる。また、■−■
族半導体に限らず、Ｓ ｌ ｙ （ｒ Ｏを用いても良
いことば３うまでもない。
いたが、この他に、Ｉ ｎ Ｐ 、 Ａ Ｑ ＧａＡｓ
、 ＩｎＧａＡｓｗ■口ＧａＡｓＰ等の■−Ｖ族半専体
を用いることもできる。特に、ＩｎＰに対しては、この
エネルギーギャップが１．３ｅＶのため、前に列挙した
半導体をゲート電極にすべて適」できる。また、■−■
族半導体に限らず、Ｓ ｌ ｙ （ｒ Ｏを用いても良
いことば３うまでもない。
実施例２
第５図（ａ）〜（ｄ）に主要工程を示す。本実施例では
、ゲート１′ａ極として用いるＳｉ膜をマスクとして、
自己整合的にｎ３層を形成する工程に特徴がある６ 第５図（ａ）二手絶縁性ＧａＡｓｔ扱５０に、２１ Ｓ
Ｌ ｂの選択イオン打込み法によって０層５１を形成
し。
、ゲート１′ａ極として用いるＳｉ膜をマスクとして、
自己整合的にｎ３層を形成する工程に特徴がある６ 第５図（ａ）二手絶縁性ＧａＡｓｔ扱５０に、２１ Ｓ
Ｌ ｂの選択イオン打込み法によって０層５１を形成
し。
その後Ｓ ｉ Ｏ，膜５；３を表面に被着した状態で、
高温熱処理を行い活性化した。２１１Ｓｉｌｉの打込み
条件は、打込みエネルギー７５ ｋ ｅ Ｖ 、ドーズ
量３ Ｘ １０”ａｍ−”である。Ｓ ｉ Ｏ２［５３
の厚さは２０００人であり、ＣＶＤ法で被着した。高温
熱処理は、８００℃、２０分間、Ｈ２雰囲気中で行った
。
高温熱処理を行い活性化した。２１１Ｓｉｌｉの打込み
条件は、打込みエネルギー７５ ｋ ｅ Ｖ 、ドーズ
量３ Ｘ １０”ａｍ−”である。Ｓ ｉ Ｏ２［５３
の厚さは２０００人であり、ＣＶＤ法で被着した。高温
熱処理は、８００℃、２０分間、Ｈ２雰囲気中で行った
。
第４図（ｂ）：ＳｉＯ□膜５３を除去後、プラズマ（，
■Ｄ法により、ホウ素を不純物としてドーピングしたＳ
ｘ膵５５を被着し、続いてスパッタ法によりＷ膜５６’
！ｌｉｄ被着した。その後、ホトレジス１−によるパタ
ーンユング後、Ｗ膜５６及びＳｉ膜５５をＣＦ４と０２
の混合ガスによるドライエツチングで加工し、グー１−
電極を形成した。ここで、 Ｓｌ膜５５の膜厚は３００
０人、Ｗ膜５６の膜厚は１０００人としたが、この二層
膜を合わせた膜厚は、後のｎ“層形成に用いる”Ｓｉ膜
のイオン打込みエネルギーに応じて決定される。また、
Ｓｉ膜５５の膜厚はゲート電極どしての役割を果たすた
めに最低５０人あればよい。
■Ｄ法により、ホウ素を不純物としてドーピングしたＳ
ｘ膵５５を被着し、続いてスパッタ法によりＷ膜５６’
！ｌｉｄ被着した。その後、ホトレジス１−によるパタ
ーンユング後、Ｗ膜５６及びＳｉ膜５５をＣＦ４と０２
の混合ガスによるドライエツチングで加工し、グー１−
電極を形成した。ここで、 Ｓｌ膜５５の膜厚は３００
０人、Ｗ膜５６の膜厚は１０００人としたが、この二層
膜を合わせた膜厚は、後のｎ“層形成に用いる”Ｓｉ膜
のイオン打込みエネルギーに応じて決定される。また、
Ｓｉ膜５５の膜厚はゲート電極どしての役割を果たすた
めに最低５０人あればよい。
実施例１で説明したように、０層５１−の表面には自然
酸化膜が１−０人界度形成される。このため、０層５１
とＳｉ膜５５との界面には、界面準位層５４が形成され
る。また、５ｉｌ１９５５の製造条件は、実施例１と同
様である。
酸化膜が１−０人界度形成される。このため、０層５１
とＳｉ膜５５との界面には、界面準位層５４が形成され
る。また、５ｉｌ１９５５の製造条件は、実施例１と同
様である。
第５図（ｃ）：Ｓｉ膜５５とＷ膜５６の二層膜をマスク
とし、”Ｓｉ膜を選択的にイオン打込みし、ゲー１へに
隣接する領域をｎ″′−ＧｉＡｓＭ５２とした。この時
、二層！Ｉ９のｉｔｔ下のにｒｒｈ・、には２４ Ｓ
３． ＋は打込ま肛ない。その後、再び２００（１人の
Ｓ１０よ膜５７を被着した状痙で高温ガ、処理を行いｎ
″層５２を活性化した。２″’Ｓ；、ゝの打込ゐ条件ば
、打込みエネルギー１５０ｋｅＶ、ドーズｔｌＸ１０１
３ｃｌＱ−２であり、高温の熱処理は８００℃。
とし、”Ｓｉ膜を選択的にイオン打込みし、ゲー１へに
隣接する領域をｎ″′−ＧｉＡｓＭ５２とした。この時
、二層！Ｉ９のｉｔｔ下のにｒｒｈ・、には２４ Ｓ
３． ＋は打込ま肛ない。その後、再び２００（１人の
Ｓ１０よ膜５７を被着した状痙で高温ガ、処理を行いｎ
″層５２を活性化した。２″’Ｓ；、ゝの打込ゐ条件ば
、打込みエネルギー１５０ｋｅＶ、ドーズｔｌＸ１０１
３ｃｌＱ−２であり、高温の熱処理は８００℃。
２０分間、Ｈ１雰囲気中で行った。この高温熱処理によ
り、Ｓｉ膜５５は多幇晶へ転換し、膵中に含有されたホ
ウ素は電気的に活性化する。この結果、Ｓｉ膜５５は、
ｐ型の導電性を有する多結晶膜となり、電気的に活性な
ホウ素濃度は１０”ｌ″′となった、 第５図（ｄ）：ホトレジストにより、電接パターンを形
成した後、パターン部のＳ １０ ｉ膜５７を除去し、
ＡｕＧｅ／ Ｎ ｉ ／ Ａ １．Ｊを全面に被着し
、不要な金属をホトレジストとともに取り除き（リフ］
−オフ法）、ソース・ドレイン電極５８．５９を形成し
た。金属の被着ｖ厚ばＡｕＧｃ６００Ａ、Ｎｉ１００人
、Ａｕ８００人である。その後、４００℃。
り、Ｓｉ膜５５は多幇晶へ転換し、膵中に含有されたホ
ウ素は電気的に活性化する。この結果、Ｓｉ膜５５は、
ｐ型の導電性を有する多結晶膜となり、電気的に活性な
ホウ素濃度は１０”ｌ″′となった、 第５図（ｄ）：ホトレジストにより、電接パターンを形
成した後、パターン部のＳ １０ ｉ膜５７を除去し、
ＡｕＧｅ／ Ｎ ｉ ／ Ａ １．Ｊを全面に被着し
、不要な金属をホトレジストとともに取り除き（リフ］
−オフ法）、ソース・ドレイン電極５８．５９を形成し
た。金属の被着ｖ厚ばＡｕＧｃ６００Ａ、Ｎｉ１００人
、Ａｕ８００人である。その後、４００℃。
３分間Ｈ□雰囲中で熱処理を行った。このとき。
ソース・ドレインのｎ０層５２へのオーミック接触がと
れる。
れる。
本実施例のゲート構造は実施例１と同一であるが、特に
本実施例によれば、ゲートとソース及びトレインの間の
ｎ″″層をＩ Ｘ １０１３ａｍ−”の高ドーズで形成
したために、寄生抵抗が低下し、従来のＭＩＳＦＥＴに
比べ４倍以上の電流を流すことができた。
本実施例によれば、ゲートとソース及びトレインの間の
ｎ″″層をＩ Ｘ １０１３ａｍ−”の高ドーズで形成
したために、寄生抵抗が低下し、従来のＭＩＳＦＥＴに
比べ４倍以上の電流を流すことができた。
また、相互コンダクタンス５４０ ｍ Ｓ ／ ｒｍが
得られた。
得られた。
本実施例においても、実施例１に列挙した如き、半導体
をゲート電極として用いることは可能である。
をゲート電極として用いることは可能である。
ゲート電極に■−■族半導体を用いる場合、実施例１の
如く、ｎ“層５２をゲートに自己整合して設けることを
しない素子では、第４図（ｅ）の高温熱処理工程は省略
できる。なぜなら、たとえば人αＧａ＾３をゲートｆａ
極として用いる場合には。
如く、ｎ“層５２をゲートに自己整合して設けることを
しない素子では、第４図（ｅ）の高温熱処理工程は省略
できる。なぜなら、たとえば人αＧａ＾３をゲートｆａ
極として用いる場合には。
通常ＭＯＣＶＤ法やＭＢＥ法によって成長することが可
能であり、これらの方法によれば膜はすでに成長時に、
多結晶あるいは単結晶となるからである。
能であり、これらの方法によれば膜はすでに成長時に、
多結晶あるいは単結晶となるからである。
しかし、本実施例の如く、ｎ０層５２をゲートに自己整
合して設ける素子においては、その高温熱処理工程を省
略できない（第５図（ｃ））、すなわち、ゲート電極に
Ａ Ｑ’ＧａＡｓ等の■−■族半導体を用いた場合、ゲ
ート電極をＰ型の導電性を持たせるためにドーピングす
る不純物は、ＧａＡｓに対してアクセプタとなりうる。
合して設ける素子においては、その高温熱処理工程を省
略できない（第５図（ｃ））、すなわち、ゲート電極に
Ａ Ｑ’ＧａＡｓ等の■−■族半導体を用いた場合、ゲ
ート電極をＰ型の導電性を持たせるためにドーピングす
る不純物は、ＧａＡｓに対してアクセプタとなりうる。
そのため、第５図（ｃ）の工程に含まれるｎ０層を活性
化する高温熱処理により、ゲートｔＩ＆極中の不純物が
ＧａＡｓ側に拡散し、ｎ−ＧａＡｓ層５１のキャリア濃
度を変動させる要因となる。このような、変動は、一般
にギヤリア濃度制御をＭ’／ｌに実現することが重要な
高集積回路の製作には致命的である。
化する高温熱処理により、ゲートｔＩ＆極中の不純物が
ＧａＡｓ側に拡散し、ｎ−ＧａＡｓ層５１のキャリア濃
度を変動させる要因となる。このような、変動は、一般
にギヤリア濃度制御をＭ’／ｌに実現することが重要な
高集積回路の製作には致命的である。
ところが、本実施例の如く、Ｓｉ膜をゲー（−電極に用
いた場合、５ｉｌｌｉにドーピングされる不純物はホウ
素やガリウム等の■族の元素であり、ＧａＡｓ中におい
ては、アクセプタあるいはドナーとならない、このため
、高温熱処理を施してもキーＸ７リア濃度の変動要因と
ならない、したがって、本実施例の如＜ｔＯ−Ｖ族の半
導体基板を用い、高温熱処理工程を終る素子においては
、特にＳｉ膜が有用である。
いた場合、５ｉｌｌｉにドーピングされる不純物はホウ
素やガリウム等の■族の元素であり、ＧａＡｓ中におい
ては、アクセプタあるいはドナーとならない、このため
、高温熱処理を施してもキーＸ７リア濃度の変動要因と
ならない、したがって、本実施例の如＜ｔＯ−Ｖ族の半
導体基板を用い、高温熱処理工程を終る素子においては
、特にＳｉ膜が有用である。
実施例３
第６図（ａ）〜・（ｄ）に主要工程を示す。
第６図（ａ）：半絶歎性ＧａＡｓ基板２０上に、”Ｓｉ
”の選択イオン打込み法によってｎ ）ｆｌ ２１とｎ
”１２２を形成し、その後Ｓ ｉＯｚ ｌｌｉ ２３を
表面に被着した状態で高温熱処理（８００℃。
”の選択イオン打込み法によってｎ ）ｆｌ ２１とｎ
”１２２を形成し、その後Ｓ ｉＯｚ ｌｌｉ ２３を
表面に被着した状態で高温熱処理（８００℃。
２０分）を行い活性化した ２＃Ｓｉ＋の打込み条件は
、ｎ 層２１については打込みエネルギー７５ｋｓＶ、
ドー・ズ量３ Ｘ ｉ Ｏ”ａｍ−２であり、ｎ０
層２２については打込みエネルギー１５０ｋｅＶ。
、ｎ 層２１については打込みエネルギー７５ｋｓＶ、
ドー・ズ量３ Ｘ ｉ Ｏ”ａｍ−２であり、ｎ０
層２２については打込みエネルギー１５０ｋｅＶ。
ドーズ瀘’ ＸＩＱｉａ、−、である、５ｉｎ２膜２３
の厚さは２０００人であり、 ＣＶＤ （Ｃｈｅ＋ｍ１
ｃａ−ｉ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で被着
した。高温熱処理は、８００℃。
の厚さは２０００人であり、 ＣＶＤ （Ｃｈｅ＋ｍ１
ｃａ−ｉ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で被着
した。高温熱処理は、８００℃。
２０分間、Ｈ２雰囲気中で行った。
第６図（ｂ）：高温熱処理に用いたＳｉｎ、膜２３のゲ
ート部をエツチングにより除去した。その後空気中に長
時間さらし、 ＧａＡｓの自然酸化膜による界面準位層
２４を１０人の厚さでつくった後、除去した領域だけに
ＭＯＣＶＤ （Ｍｅｔａｌ Ｏｒｇａｎｉｃｑｈｓ＋＋
＋１ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により縮退したＰ Ｇ”ｏ−１ＡＱ６，３Ａｓ層２
５を選択エピタキシャル成長したｍ ｐ−Ｇａ５．ｔＡ
Ｑｏ、３ＡＦ４層２５の不純物濃度は縮退の条件を満足
させるために１．０”〜１０２１Ｑｌｌ ” ３台とし
た。この時用いた不純物はＺｎであり。
ート部をエツチングにより除去した。その後空気中に長
時間さらし、 ＧａＡｓの自然酸化膜による界面準位層
２４を１０人の厚さでつくった後、除去した領域だけに
ＭＯＣＶＤ （Ｍｅｔａｌ Ｏｒｇａｎｉｃｑｈｓ＋＋
＋１ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により縮退したＰ Ｇ”ｏ−１ＡＱ６，３Ａｓ層２
５を選択エピタキシャル成長したｍ ｐ−Ｇａ５．ｔＡ
Ｑｏ、３ＡＦ４層２５の不純物濃度は縮退の条件を満足
させるために１．０”〜１０２１Ｑｌｌ ” ３台とし
た。この時用いた不純物はＺｎであり。
ＭＯＣＶＤ法による成長温度を、６８０℃としたのでＰ
Ｇａｓ 、ｔＡ ｎ ６ 、Ａｓ層２５直下のｎ層
はＺｎによる拡散で完全に補償されてｐ−ＧＡＡｓ層２
６となる、また、ゲート部のＳ ｉ Ｏ，膜を除去した
のち、空気中に長時間さらしてＧａＡｓ基板表面に、
ＧａＡｓ中のバンドギャップ中に準位を高密度に持つＧ
ａＡｓの自然酸化膜を１０人程度つくり、その上にｐ−
Ｇａ、、、ＡＱｌｌ、３Ａｓ層を成長させたのでＰ
Ｇａ＋＋、ｉＡ Ｑ 、 ０．Ａｓ層２５とｐ −Ｇａ
Ａｓ７ｆｌ ２ Ｆ３の界面には高密度の界面準位層２
４が形成されている。
Ｇａｓ 、ｔＡ ｎ ６ 、Ａｓ層２５直下のｎ層
はＺｎによる拡散で完全に補償されてｐ−ＧＡＡｓ層２
６となる、また、ゲート部のＳ ｉ Ｏ，膜を除去した
のち、空気中に長時間さらしてＧａＡｓ基板表面に、
ＧａＡｓ中のバンドギャップ中に準位を高密度に持つＧ
ａＡｓの自然酸化膜を１０人程度つくり、その上にｐ−
Ｇａ、、、ＡＱｌｌ、３Ａｓ層を成長させたのでＰ
Ｇａ＋＋、ｉＡ Ｑ 、 ０．Ａｓ層２５とｐ −Ｇａ
Ａｓ７ｆｌ ２ Ｆ３の界面には高密度の界面準位層２
４が形成されている。
第６図（ｃ）：ＡｕＧａ／Ｎｊ／Ａｕをこの順に６００
人、１００人、８００人と被着し、イオンミリング法に
よりゲート部以外の領域の金属を除去し、ゲート電極２
７を形成した。
人、１００人、８００人と被着し、イオンミリング法に
よりゲート部以外の領域の金属を除去し、ゲート電極２
７を形成した。
第６１４（ｄ）：ホトレジストにより電極パターンを形
成した後、パターン部のＳｉＯ□膜を除去しＡｕＧｅ／
Ｎ ｉ ／ Ａ ｕを全面に被着し、不要な金属をホ
トレジストとともに取り除き（リフ１〜オフ法）ソース
・ドレイン電極２８．２９を形成した、金属の被着膜厚
は、ＡｕＧａ６００人、Ｎｉ１００人。
成した後、パターン部のＳｉＯ□膜を除去しＡｕＧｅ／
Ｎ ｉ ／ Ａ ｕを全面に被着し、不要な金属をホ
トレジストとともに取り除き（リフ１〜オフ法）ソース
・ドレイン電極２８．２９を形成した、金属の被着膜厚
は、ＡｕＧａ６００人、Ｎｉ１００人。
Ａｕ８００人である。その後４００℃、３分間。
ＩＬ２’＋’ｌＪ＃気巾で熱処理を行った。この時 、
４層２２へのオーミック接触とともに、Ｐ Ｇａ１１
．。
４層２２へのオーミック接触とともに、Ｐ Ｇａ１１
．。
Ａ Ｑ 、、、Ａｓ層２５へのオーミック接触が実現す
る。
る。
本実施例によれば、ｐ Ｇａ。、７ Ａ Ｑ ｌ、、
３ Ａｓ層とＰ−ＧａＡｓ層の界面に電子の反転層が
ゲート電圧が０．８ｖ以上で容易に形成され、従来のＭ
ＩＳＦＥＴに比べ、同じゲート電圧で３倍以上の電流を
流すことができ相互コンダクタンスｇ−＝４００ｍ５１
０ｎが得られた。また、界面準位の充放電時間が短く、
相互コンダクタンスや容量の周波数依存が小さくなると
いう改善効果も同時に確認された。
３ Ａｓ層とＰ−ＧａＡｓ層の界面に電子の反転層が
ゲート電圧が０．８ｖ以上で容易に形成され、従来のＭ
ＩＳＦＥＴに比べ、同じゲート電圧で３倍以上の電流を
流すことができ相互コンダクタンスｇ−＝４００ｍ５１
０ｎが得られた。また、界面準位の充放電時間が短く、
相互コンダクタンスや容量の周波数依存が小さくなると
いう改善効果も同時に確認された。
本実施例では、ゲート電極となるＧａ、 、ｔＡ Ｑ
Ｏ、）Ａｓ層もＧａＡｓ層も共にＤ型であり、ゲートと
ソースあるいはドレインの間の半導体はＤ型であったが
、これらの導電性が逆の場合、すなわちゲート電極とな
るＧａ、ｌ、、Ａ Ｑ 、 、３Ａｓ層もＧａＡｓ層も
共にＤ型であり、ゲートとソースあるいはトレインの間
の半導体はＰ型である場合にも同様に正孔の反転層が形
成されて、大電流を流すことができた。
Ｏ、）Ａｓ層もＧａＡｓ層も共にＤ型であり、ゲートと
ソースあるいはドレインの間の半導体はＤ型であったが
、これらの導電性が逆の場合、すなわちゲート電極とな
るＧａ、ｌ、、Ａ Ｑ 、 、３Ａｓ層もＧａＡｓ層も
共にＤ型であり、ゲートとソースあるいはトレインの間
の半導体はＰ型である場合にも同様に正孔の反転層が形
成されて、大電流を流すことができた。
また１本実施例では、ゲート電極として縮退したＧａｇ
、７Ａ Ｑ ｇ 、３人９層を用いたが、この他にＳ
ｉ層、あるいは、実施例Ｊ−で列挙した半導体を用いる
二とも可能である。また、基板に用いたＧａＡｓの代り
に、Ｉ ｎ Ｐ 、 Ａ Ｑ ＧａＡｓ 、 ＩｎＧａ
ＡｓＰ ＩｎＧａＡｓＰ等のＩＩＩ −Ｖ族半導体ある
いはＳｉ、Ｇｅを用いることができることは言うまでも
ない。
、７Ａ Ｑ ｇ 、３人９層を用いたが、この他にＳ
ｉ層、あるいは、実施例Ｊ−で列挙した半導体を用いる
二とも可能である。また、基板に用いたＧａＡｓの代り
に、Ｉ ｎ Ｐ 、 Ａ Ｑ ＧａＡｓ 、 ＩｎＧａ
ＡｓＰ ＩｎＧａＡｓＰ等のＩＩＩ −Ｖ族半導体ある
いはＳｉ、Ｇｅを用いることができることは言うまでも
ない。
以上述べたように、本発明によれば縮退した半導体と半
導体の界面に反転層あるいは蓄積層が容易ｉ′：形成さ
れ、従来のＭＩＳＦＥＴに比べ、同じグー１−電圧で３
倍以上の電流を流すことができ、ＦＥ”Ｉ”を高速化で
きる効果がある。
導体の界面に反転層あるいは蓄積層が容易ｉ′：形成さ
れ、従来のＭＩＳＦＥＴに比べ、同じグー１−電圧で３
倍以上の電流を流すことができ、ＦＥ”Ｉ”を高速化で
きる効果がある。
第１図（ａ）はＭＩＳＦＥＴの構造断面図、同図（ｂ）
はＡ−Ａ’腺折断面バンド構造図である。第２図（ａ）
は本発明によるＦＥＴの構造断面図、同図（ｂ）はＢ−
Ｂ’’断面のバンド構造図である。 第３図（ａ）は本発明によるＦＥＴの構造断面図。 同図（ｂ）はＢ−Ｂ’’断面のバンド構造図である。第
４図〜第６図は、本発明によるＦＥＴの一実施例として
の製造プロセスに従かう装置断面図である。 ９・・・半絶縁性半導体基板、１ｏ・・・ｎ型半導体層
、１１・・・ｐ型■−■族半導体層、１２・・・界面準
位層。 １３・・・縮退したＰ型Ｓｉ層（ゲート）、１４・・・
ソース電極、１５・・・ドレイン電極、４０・・・半絶
縁性半導体基板、４１・・・高濃度ｎ型半導体層、４２
・・・ｎ型ｍ−ｖ族半導体層、４３・・・界面準位層、
４４・・縮退したｐ型Ｓｉ層（ゲート）、４５・・・ソ
ース第 ／ｌｌ （し〕 ｖｙｓ＞。 早 ２ 口 （ａ−〕 （ｂ） し９ｓ＞Ｏ 第３国 （α） （ｂ） Ｖお〉０ 第 ４ 口 第 ！５ 口 （ｄ）
はＡ−Ａ’腺折断面バンド構造図である。第２図（ａ）
は本発明によるＦＥＴの構造断面図、同図（ｂ）はＢ−
Ｂ’’断面のバンド構造図である。 第３図（ａ）は本発明によるＦＥＴの構造断面図。 同図（ｂ）はＢ−Ｂ’’断面のバンド構造図である。第
４図〜第６図は、本発明によるＦＥＴの一実施例として
の製造プロセスに従かう装置断面図である。 ９・・・半絶縁性半導体基板、１ｏ・・・ｎ型半導体層
、１１・・・ｐ型■−■族半導体層、１２・・・界面準
位層。 １３・・・縮退したＰ型Ｓｉ層（ゲート）、１４・・・
ソース電極、１５・・・ドレイン電極、４０・・・半絶
縁性半導体基板、４１・・・高濃度ｎ型半導体層、４２
・・・ｎ型ｍ−ｖ族半導体層、４３・・・界面準位層、
４４・・縮退したｐ型Ｓｉ層（ゲート）、４５・・・ソ
ース第 ／ｌｌ （し〕 ｖｙｓ＞。 早 ２ 口 （ａ−〕 （ｂ） し９ｓ＞Ｏ 第３国 （α） （ｂ） Ｖお〉０ 第 ４ 口 第 ！５ 口 （ｄ）
Claims (1)
- 【特許請求の範囲】 １、第１の導電性を有するIII−Ｖ族の第１の半導体領
域上に界面準位層とこの界面準位層上に単結晶又は多結
晶Ｓｉよりなる第２の半導体層とを少なくとも有する制
御手段と、該制御手段をはさんで設けられたキャリアの
送受手段とを少なくとも有し、前記界面準位層は前記第
２の半導体層が有するフェルミ・レベルを当該界面準位
層のフェルミ・レベルにピンニングせしめて成ることを
特徴とする半導体装置。 ２、前記界面準位層は前記第１の半導体層のエネルギー
・ギャップに当たる位置に１０＾１＾２／ｃｍ＾２／ｅ
Ｖ以上の界面準位を持つことを特徴とする特許請求の範
囲第１項記載の半導体装置。 ３、前記界面準位層の厚さは３０Å以下になることを特
徴とする特許請求の範囲第１項又は第２項記載の半導体
装置。 ４、前記第２の半導体層は縮退した半導体より成ること
を特徴とする特許請求の範囲第１項〜第３項のいずれか
に記載の半導体装置。 ５、エネルギー・バンド・ギャップの大きさが前記第１
の半導体層の少数キャリアの存在する界面におけるエネ
ルギー・バンドの端と前記第２の半導体層の多数キャリ
アの存在するエネルギー・バンドの端との差よりも大き
く、且前記第１の半導体層と同一の導電性を有し、前記
制御手段と前記キャリアの送受手段との間の半導体層の
導電性は前記第１の半導体層の導電性とは逆なることを
特徴とする特許請求の範囲第１項〜第４項のいずれかに
記載の半導体装置。 ６、エネルギー・バンド・ギャップの大きさが前記第１
の半導体層の多数キャリアの存在する界面におけるエネ
ルギー・バンドの端と前記第２の半導体層の多数キャリ
アの存在するエネルギー・バンドの端との差よりも大き
く、且前記第１の半導体層と逆の導電性を有し、前記制
御手段と前記キャリアの送受手段との間の半導体層の導
電性は前記第５項と同一であることを特徴とする特許請
求の範囲第１項〜第４項のいずれかに記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19940685A JPS6261363A (ja) | 1985-09-11 | 1985-09-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19940685A JPS6261363A (ja) | 1985-09-11 | 1985-09-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6261363A true JPS6261363A (ja) | 1987-03-18 |
Family
ID=16407262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19940685A Pending JPS6261363A (ja) | 1985-09-11 | 1985-09-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6261363A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
-
1985
- 1985-09-11 JP JP19940685A patent/JPS6261363A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US10950707B2 (en) | 2002-08-12 | 2021-03-16 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11018237B2 (en) | 2002-08-12 | 2021-05-25 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11056569B2 (en) | 2002-08-12 | 2021-07-06 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11355613B2 (en) | 2002-08-12 | 2022-06-07 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11610974B2 (en) | 2011-11-23 | 2023-03-21 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11804533B2 (en) | 2011-11-23 | 2023-10-31 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US11843040B2 (en) | 2016-06-17 | 2023-12-12 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US11462643B2 (en) | 2016-11-18 | 2022-10-04 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
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