WO2023182099A1 - 電界効果トランジスタおよびスイッチ素子 - Google Patents

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nanowire
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克広 冨岡
浩憲 蒲生
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to field effect transistors and switch elements.
  • CMOS complementary MOSFETs
  • Switch elements the basic elements of integrated circuits.
  • Silicon which is a group IV semiconductor, is mainly used as the material for the semiconductor substrate.
  • TFET tunnel FET
  • III-V compound semiconductor nanowires have been reported (see, for example, Patent Document 1).
  • An object of the present invention is to provide a field effect transistor that exhibits a plurality of switching characteristics with one element structure, and a switch element including the field effect transistor.
  • a field effect transistor includes a substrate made of a group IV semiconductor having a (111) plane and doped to a first conductivity type, and a substrate connected to the (111) plane of the substrate and having a first conductivity type.
  • a core-shell nanowire including a shell layer, a first electrode electrically connected to the shell layer, a second electrode electrically connected to the substrate, a bonding interface between the substrate and the core nanowire, and and a gate electrode that applies an electric field to the shell layer.
  • a switch element according to the present invention includes the above field effect transistor.
  • the present invention it is possible to provide a field effect transistor that exhibits a plurality of switching characteristics with one element structure, and a switch element including the field effect transistor.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of an FET according to Embodiment 1 of the present invention.
  • 2A to 2C are diagrams showing how the FET according to the first embodiment operates as an nTFET.
  • 3A to 3C are diagrams showing how the FET according to the first embodiment operates as a pFET.
  • FIG. 4 is a schematic cross-sectional view showing the configuration of an FET according to Embodiment 2 of the present invention.
  • FIG. 5 is a scanning electron micrograph of a silicon substrate on which core-shell nanowires are periodically arranged.
  • FIG. 6A is a graph showing the relationship between gate voltage and drain current when the TFET of the example operates as an nTFET.
  • FIG. 6B is a graph showing the relationship between drain voltage and drain current when the TFET of the example operates as an nTFET.
  • FIG. 7A is a graph showing the relationship between gate voltage and drain current when the TFET of the example operates as a pFET.
  • FIG. 7B is a graph showing the relationship between drain voltage and drain current when the TFET of the example operates as a pFET.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a field effect transistor (FET) 100 according to Embodiment 1 of the present invention.
  • the FET 100 according to the present embodiment includes a substrate 110, an insulating film 120, a core-shell nanowire 130, a first electrode 140, a second electrode 150, a gate dielectric film 160, a gate electrode 170, and an insulation protection film. It has a membrane 180. Each component will be explained below.
  • the substrate 110 is made of a group IV semiconductor such as silicon or germanium and has a (111) plane.
  • the substrate 110 is doped to a first conductivity type (n-type or p-type).
  • the substrate is an n-type silicon (111) substrate or a p-type silicon (111) substrate.
  • the insulating film 120 covers the (111) plane of the substrate 110 and has one or more openings.
  • the insulating film 120 functions as a mask pattern when growing the core nanowires 131 from the (111) plane of the substrate 110.
  • the material of the insulating film 120 is not particularly limited as long as it can inhibit the growth of the core nanowire and is an insulator. Examples of materials for the insulating film 120 include silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), and the like.
  • the insulating film 120 may be one layer or may be composed of two or more layers.
  • the thickness of the insulating film 120 is not particularly limited as long as it can appropriately exhibit insulation performance.
  • the insulating film 120 is a silicon oxide film with a thickness of 10 to 100 nm.
  • the opening of the insulating film 120 penetrates to the (111) plane of the substrate 110, and the (111) plane of the substrate 110 is exposed within the opening.
  • the opening defines the growth position, thickness, and shape of the core nanowire 131 when manufacturing the FET 100 according to this embodiment.
  • the shape of the opening is not particularly limited and can be arbitrarily determined. Examples of opening shapes include triangular, square, hexagonal and circular.
  • the diameter of the circumscribed circle of the opening may be approximately 2 to 500 nm. When the number of openings is two or more, the distance between the centers of the openings may be about several tens of nanometers to several micrometers.
  • the core-shell nanowire 130 is a core-shell structure made of a III-V compound semiconductor and having a diameter of about 7.6 nm to 1 ⁇ m and a length of about 100 nm to 100 ⁇ m.
  • the core-shell nanowires 130 are arranged on the (111) plane of the substrate 110 exposed in the opening of the insulating film 120 and the insulating film 120 around it, with their long axes perpendicular to the (111) plane of the substrate. There is.
  • the core nanowire 131 of the core-shell nanowire 130 is arranged on the (111) plane of the substrate 110 exposed in the opening of the insulating film 120, and the shell layer 134 covering the surface of the core nanowire 131 is , are arranged on the insulating film 120 around the opening.
  • the core nanowires 131 can be arranged perpendicular to the (111) plane.
  • the core-shell nanowire 130 includes a core nanowire 131 and a shell layer 134 covering the surface of the core nanowire 131.
  • the shell layer 134 covers the side surface and the end surface of the core nanowire 131 on the first electrode 140 side, but does not cover the end surface of the core nanowire 131 on the substrate 110 side.
  • the "side surface of the core nanowire 131” means a surface along the central axis (long axis) of the core nanowire 131
  • the "end surface of the core nanowire 131” means a surface that intersects with the central axis of the core nanowire 131. do.
  • the core nanowire 131 is made of a III-V compound semiconductor doped with a second conductivity type (p type or n type) different from the conductivity type (first conductivity type) of the substrate 110, and is formed from the (111) plane of the substrate 110. It extends upward through the opening of the insulating film 120.
  • the III-V compound semiconductor constituting the core nanowire 131 may be a binary compound semiconductor, a ternary compound semiconductor, a quaternary compound semiconductor, or a semiconductor made of more than one element. Examples of binary compound semiconductors include InAs, InP, GaAs, GaN, InSb, GaSb and AlSb.
  • ternary compound semiconductors include AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb and AlInSb.
  • quaternary compound semiconductors include InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb and AlInGaPSb.
  • the thickness of the core nanowire 131 (the diameter of the circumscribed circle of the cross section perpendicular to the axial direction) may be about 2 to 500 nm. Further, the length of the core nanowire 131 may be about 100 nm to 100 ⁇ m. For example, the core nanowire 131 is an In 0.7 Ga 0.3 As nanowire with a thickness of 80 nm.
  • the core nanowire 131 may be divided into a first region 132 connected to the (111) plane of the substrate 110 and a second region 133 not connected to the (111) plane, or may not be divided. Good too.
  • core nanowire 131 includes a first region 132 and a second region 133. Both the first region 132 and the second region 133 are doped with a second conductivity type (p type or n type), but the impurity density of the first region 132 is different from the impurity density of the second region 133.
  • the first region 132 is made of lightly n-doped InGaAs nanowires
  • the second region 133 is made of highly n-doped InGaAs nanowires.
  • the first region 132 is made of lightly p-doped InGaAs nanowires
  • the second region 133 is made of highly p-doped InGaAs nanowires.
  • the impurity density of the first region 132 is not particularly limited as long as the first region 132 is of the second conductivity type, and is, for example, within the range of 10 15 to 10 20 cm ⁇ 3 .
  • the impurity density of the second region 133 is not particularly limited as long as the second region 133 is of the second conductivity type, and is, for example, within the range of 10 16 to 10 20 cm ⁇ 3 .
  • the impurity density of the core nanowire 131 when it is not divided into the first region 132 and the second region 133 is not particularly limited as long as the core nanowire 131 is of the second conductivity type, and is, for example, 10 15 to 10 20 cm ⁇ 3 is within the range of
  • the second region 133 is electrically connected to the first electrode 140 via the shell layer 134.
  • the first region 132 of the core nanowire 131 and the (111) plane of the substrate 110 basically form a dislocation-free and defect-free bonding interface.
  • the bonding interface between the (111) plane of the substrate 110 made of a group IV semiconductor and the core nanowire 131 made of a group III-V compound semiconductor is preferably free of dislocations and defects. , may contain a small number of dislocations or defects.
  • the period of misfit dislocations at the bonding interface is the period of misfit dislocations calculated from the lattice mismatch between the group IV semiconductor forming the substrate 110 and the group III-V compound semiconductor forming the core nanowire 131. It should be larger than .
  • the density of threading dislocations at the bonding interface may be within the range of 0 to 10 10 pieces/cm 2 .
  • Shell layer 134 covers the surface of core nanowire 131.
  • Shell layer 134 is in contact with insulating film 120 but not in contact with substrate 110.
  • the shell layer 134 is made of a III-V compound semiconductor doped with a first conductivity type (n-type or p-type) that is different from the conductivity type (second conductivity type) of the core nanowire 131.
  • the III-V compound semiconductor constituting the shell layer 134 is not particularly limited as long as it satisfies these conditions.
  • the example of the III-V compound semiconductor forming the shell layer 134 is the same as the example of the III-V group compound semiconductor forming the core nanowire 131 described above.
  • the impurity density of the shell layer 134 is not particularly limited as long as the shell layer 134 is of the first conductivity type, and is, for example, within the range of 10 15 to 10 20 cm -3 .
  • the thickness of the shell layer 134 is not particularly limited, and may be, for example, about 1 to 200 nm. From the viewpoint of increasing the drain current when the FET 100 operates as a first conductivity type FET, it is preferable that the shell layer 134 has a large thickness. On the other hand, from the viewpoint of increasing the effective gate electric field strength when the FET 100 operates as a second conductivity type TFET, it is preferable that the thickness of the shell layer 134 is small. For example, if the core nanowire 131 is an n-type doped InGaAs nanowire, the shell layer 134 is a 45 nm thick p-type highly doped GaSb layer.
  • the first electrode 140 is electrically connected to the core-shell nanowire 130. More specifically, the first electrode 140 is electrically connected to the shell layer 134 of the core-shell nanowire 130.
  • the second electrode 150 is electrically connected to the substrate 110.
  • the first electrode 140 functions as one of a source electrode and a drain electrode, and the second electrode 150 functions as the other of a source electrode and a drain electrode.
  • the first electrode 140 may function as a drain electrode, and the second electrode 150 may function as a source electrode. In this case, the second electrode 150 may be grounded.
  • the first electrode 140 may function as a source electrode, and the second electrode 150 may function as a drain electrode. In this case, the first electrode 140 may be grounded.
  • the type of first electrode 140 is not particularly limited, but a metal film, an alloy film, or a metal multilayer film that can make ohmic contact with the shell layer 134 is preferable.
  • metal films that can make ohmic contact with the shell layer 134 include Mo.
  • metal multilayer films that can make ohmic contact with the shell layer 134 include Ti/Au multilayer film, Ni/Ge/Au multilayer film, Ge/Au/Ni/Au multilayer film, Ti/Pt/Au multilayer film, and Ti/Pd multilayer film. /Au multilayer film is included.
  • the type of the second electrode 150 is not particularly limited, but a metal film, an alloy film, a metal multilayer film, or a silicide metal film that can make ohmic contact with the substrate 110 is preferable.
  • metal multilayers that can make ohmic contact with substrate 110 include Ti/Au multilayers and Ni/Au multilayers.
  • silicide metal films that can make ohmic contact with the substrate 110 include NiSi films and TiSi films.
  • the first electrode 140 is a Ti/Au multilayer film or a Ge/Au/Ni/Au multilayer film disposed on the core-shell nanowire 130 and the insulating protective film 180
  • the second electrode 150 is a This is a Ti/Au multilayer film formed on 110.
  • Gate dielectric film 160 covers at least a portion of the sides of core-shell nanowire 130. In this embodiment, the gate dielectric film 160 covers a portion of the side surface of the core-shell nanowire 130 on the substrate 110 side and the insulating film 120 .
  • the material of the gate dielectric film 160 is not particularly limited, but is preferably a high dielectric material. Examples of materials for gate dielectric film 160 include hafnium aluminate (HfAlO x ), zirconium oxide (ZrO 2 ), and lanthanum oxide (La 2 O 3 ).
  • the gate dielectric film 160 is a 10 nm thick hafnium aluminate film.
  • the gate electrode 170 is arranged on the gate dielectric film 160 so as to cover at least a portion of the core-shell nanowire 130. More specifically, the gate electrode 170 is formed on the gate dielectric film 160 so as to apply an electric field to the bonding interface between the substrate 110 and the core nanowire 131 and to the portion of the shell layer 134 directly below the gate electrode 170. It is located. In this embodiment, gate electrode 170 is arranged so as to surround the end of core-shell nanowire 130 on the substrate 110 side. That is, FET 100 according to this embodiment is a gate all-around (GAA) FET.
  • GAA gate all-around
  • gate electrode 170 is not particularly limited as long as it has conductivity, and is, for example, a metal film, a metal multilayer film, a metal compound film, or other conductive film.
  • metals constituting the metal film include W, Ti, Pt, Au, and Mo.
  • metal multilayer films include Ti/Au multilayer films.
  • metal compound films include tantalum nitride (TaN) films and tungsten nitride (WN) films.
  • gate electrode 170 is a Ti/Au multilayer film formed on gate dielectric film 160.
  • the insulating protective film 180 is a film made of insulating resin that covers the core-shell nanowires 130, the gate dielectric film 160, and the gate electrode 170.
  • the type of insulating resin is not particularly limited, but is, for example, BCB resin.
  • the gate electrode 170 applies an electric field to modulate the tunnel current at the junction interface between the substrate 110 and the core nanowire 131.
  • the transistor operates as a second conductivity type tunnel field effect transistor (TFET).
  • TFET tunnel field effect transistor
  • the gate electrode 170 modulates the thermal diffusion current in the shell layer 134 by applying an electric field. It operates as a conductivity type field effect transistor (FET).
  • the FET 100 sets the polarity of the gate voltage to positive (V By setting G > 0), it operates as an n-type TFET (nTFET), and by setting the polarity of the gate voltage to negative (V G ⁇ 0), it operates as a p-type FET (pFET).
  • the FET 100 has a negative gate voltage polarity (V G ⁇ 0). By setting this, it operates as a p-type TFET (pTFET), and by setting the polarity of the gate voltage to positive (V G >0), it operates as an n-type FET (nFET).
  • pTFET p-type TFET
  • nFET n-type FET
  • FIG. 2A to 2C show how the FET 100 operates as an n-type TFET when the substrate 110 and shell layer 134 are p-type (first conductivity type) and the core nanowire 131 is n-type (second conductivity type).
  • FIG. FIG. 2A is a cross-sectional schematic diagram of the FET 100 showing the flow of current
  • FIG. 2B is a band diagram in a thermal equilibrium state
  • FIG. 2C is a diagram with the drain-source voltage polarity positive (V DS >0) and the gate It is a band diagram when the polarity of voltage is set to positive (V G >0). Note that in FIG. 2A, the aspect ratio has been changed from FIG. 1 to make it easier to see the flow of current.
  • the substrate 110 and Band-to-band tunneling occurs at the bonding interface with the core nanowire 131, and current flows from the first electrode 140 to the second electrode 150. That is, the FET 100 operates as an nTFET.
  • FIG. 3A to 3C show that when the substrate 110 and shell layer 134 are p-type (first conductivity type) and the core nanowire 131 is n-type (second conductivity type), FET 100 is used as a p-type FET (MOSFET).
  • FIG. 3 is a diagram showing how it works.
  • FIG. 3A is a cross-sectional schematic diagram of the FET 100 showing the flow of current
  • FIG. 3B is a band diagram in a thermal equilibrium state
  • FIG. 3C is a diagram showing the polarity of the drain-source voltage being negative (V DS ⁇ 0) and the gate
  • FIG. 3 is a band diagram when the voltage polarity is negative (V G ⁇ 0). Note that in FIG. 3A, the aspect ratio has been changed from FIG. 1 to make it easier to see the flow of current.
  • the core nanowire 131 becomes smaller in the shell layer 134 that is in contact with the second electrode 150, and current flows from the second electrode 150 to the first electrode 140. That is, the FET 100 operates as a pFET (pMOSFET).
  • the FET 100 can be operated as an n-type field effect transistor (nFET) or a p-type field effect transistor (pFET) by switching the polarity of the gate voltage. . Therefore, since the configurations of the nFET and pFET are the same, it is possible to manufacture the nFET and pFET simultaneously and easily.
  • nFET n-type field effect transistor
  • pFET p-type field effect transistor
  • the FET 100 according to this embodiment As a switch element, the power consumption of a semiconductor device can be reduced. As a result, it is possible to save energy and reduce environmental impact.
  • the method for manufacturing FET 100 according to this embodiment is not particularly limited. Many components of the FET 100 (components other than the shell layer 134) can be manufactured using, for example, the method described in Patent Document 1 (International Publication No. 2011/040012).
  • an FET 100 in which the substrate 110 and shell layer 134 are p-type (first conductivity type) and the core nanowire 131 is n-type (second conductivity type) can be manufactured by the following procedure.
  • a substrate 110 of a group IV semiconductor heavily doped with p-type is prepared.
  • An insulating film 120 is formed on (plane 111) of this substrate 110 by a thermal oxidation method or the like.
  • an opening of a predetermined size (for example, 80 nm in diameter) is formed in the insulating film 120 on the substrate 110 using a photolithography method or the like.
  • MOVPE method metal organic chemical vapor phase epitaxy method
  • MBE method molecular beam epitaxy method
  • III is removed from the (111) plane of the substrate 110 exposed through the opening.
  • a core nanowire 131 made of a group V compound semiconductor is grown.
  • the core nanowire 131 is n-type doped.
  • the core nanowire 131 can be doped with an n-type dopant by supplying a doping gas or a doping organic metal while forming the core nanowire 131 using the MOVPE method.
  • the first region 132 lightly doped to n-type and the second region 133 highly doped to n-type may be formed by changing the concentration of the doping gas or the doping organic metal midway through.
  • the first region 132 and the second region 132 are lightly doped to n-type.
  • a second region 133 highly doped with n-type may be formed.
  • a shell layer 134 is formed on the surface of the core nanowire 131.
  • the shell layer 134 is formed by, for example, the MOVPE method or the MBE method. From the viewpoint of reducing the number of work steps, the method for forming the shell layer 134 is preferably the same as the method for manufacturing the core nanowires 131.
  • GaSb (shell layer 134) is grown at 580° C. by supplying a source gas containing gallium and a source gas containing antimony. That's fine.
  • the shell layer 134 is doped to the same first conductivity type (p-type or n-type) as the substrate 110.
  • the p-type shell layer 134 can be formed by simultaneously supplying a gas or organic metal material containing group VI atoms and the material of the shell layer 134 using the MOVPE method.
  • the n-type shell layer 134 can be formed by simultaneously supplying a gas or organic metal material containing group IV atoms and the material of the shell layer 134 using the MOVPE method.
  • the type of doping gas and doping organic metal is not particularly limited as long as it contains C, Zn, or Te for p-type doping, and C, Si, Ge, Sn, O, It is not particularly limited as long as it contains S, Se or Te.
  • FET 100 according to this embodiment can be manufactured.
  • the field effect transistor 100 according to the first embodiment can be used as an n-type field effect transistor (nFET) or a p-type field effect transistor (pFET) by switching the polarity of the gate voltage and the polarity of the drain voltage. It is also possible to operate Therefore, according to the present invention, it is possible to simultaneously and easily manufacture nFETs and pFETs.
  • nFET n-type field effect transistor
  • pFET p-type field effect transistor
  • FIG. 4 is a schematic cross-sectional view showing the configuration of a field effect transistor (FET) 200 according to Embodiment 2 of the present invention.
  • the FET 200 according to the present embodiment includes a substrate 110, an insulating film 120, a core-shell nanowire 130, a first electrode 140, a second electrode 150, a third electrode 210, a gate dielectric film 220, a gate It has an electrode 230 and an insulating protective film 180.
  • FET 200 according to this embodiment differs from field effect transistor 100 according to Embodiment 1 in that it includes a third electrode 210.
  • the same components as those of the field effect transistor 100 according to the first embodiment will be denoted by the same reference numerals, and the description thereof will be omitted.
  • the third electrode 210 is electrically connected to the shell layer 134 of the core-shell nanowire 130.
  • the third electrode 210 is placed on the insulating film 120.
  • the third electrode 210 functions as one of a source electrode and a drain electrode for the FET of the first conductivity type, in which the gate electrode 230 modulates the thermal diffusion current in the shell layer 134 by applying an electric field.
  • the second electrode 150 functions as one of the source electrode and the drain electrode for the second conductivity type TFET, which modulates the tunnel current at the junction interface by applying an electric field to the gate electrode 230. do.
  • the first electrode 140 functions as the other of the source electrode and drain electrode for both the second conductivity type TFET and the first conductivity type FET.
  • the first electrode 140 functions as a drain electrode for both a second conductivity type TFET and a first conductivity type FET
  • the second electrode 150 functions as a source electrode for a second conductivity type TFET
  • the third electrode 210 may function as a source electrode for the FET of the first conductivity type. In this case, the second electrode 150 and the third electrode 210 may be grounded.
  • the first electrode 140 functions as a source electrode for both the second conductivity type TFET and the first conductivity type FET
  • the second electrode 150 functions as a drain electrode for the second conductivity type TFET.
  • the third electrode 210 may function as a drain electrode for the FET of the first conductivity type. In this case, the first electrode 140 may be grounded.
  • the type of the third electrode 210 is not particularly limited, but a metal film, an alloy film, or a metal multilayer film that can make ohmic contact with the shell layer 134 is preferable.
  • the example of the third electrode 210 is the same as the example of the first electrode 140.
  • the gate dielectric film 220 covers at least a portion of the side surfaces of the core-shell nanowires 130. In this embodiment, the gate dielectric film 220 covers the lower half of the side surface of the core-shell nanowire 130 and the third electrode 210. Other aspects of gate dielectric film 220 are the same as gate dielectric film 160 of FET 100 in the first embodiment.
  • the gate electrode 230 is arranged on the gate dielectric film 220 so as to cover at least a portion of the core-shell nanowire 130. More specifically, the gate electrode 230 is a region between the bonding interface between the substrate 110 and the core nanowire 131 and the connection portion of the shell layer 134 with the first electrode 140 and the third electrode 210.
  • the gate dielectric film 220 is disposed on the gate dielectric film 220 so that an electric field is applied to the gate dielectric film 220 .
  • Other aspects of gate electrode 230 are the same as gate electrode 170 of FET 100 in the first embodiment.
  • FET 200 according to Embodiment 2 is configured such that when the polarity of the gate voltage is set to either positive or negative, the gate electrode 230 applies an electric field to the substrate 110 and the core. It operates as a second conductivity type tunnel field effect transistor (TFET) that modulates the tunnel current at the junction interface with the nanowire 131. Further, in the FET 200 according to the second embodiment, when the polarity of the gate voltage is set to one of the positive and negative polarities, the gate electrode 230 modulates the thermal diffusion current in the shell layer 134 by applying an electric field. It operates as a conductivity type field effect transistor (FET).
  • FET conductivity type field effect transistor
  • the FET 200 sets the polarity of the gate voltage to positive (V By setting G > 0), it operates as an n-type TFET (nTFET), and by setting the polarity of the gate voltage to negative (V G ⁇ 0), it operates as a p-type FET (pFET).
  • nTFET n-type TFET
  • pFET p-type FET
  • the FET 200 has a negative gate voltage polarity (V G ⁇ 0). By setting this, it operates as a p-type TFET (pTFET), and by setting the polarity of the gate voltage to positive (V G >0), it operates as an n-type FET (nFET).
  • pTFET p-type TFET
  • nFET n-type FET
  • the first electrode 140 for example, functions as a drain electrode
  • the third electrode 210 for example, functions as a source electrode.
  • the current flowing between the substrate 110 and the core nanowire 131 passes only through the shell layer 134 without passing through the heterointerface between the substrate 110 and the core nanowire 131 and the heterointerface between the core nanowire 131 and the shell layer 134. Therefore, in addition to the same effect as FET 100 according to Embodiment 1, FET 200 according to Embodiment 2 can increase drain current when operated as a first conductivity type FET.
  • a p-type silicon (111) substrate (carrier concentration: 7 ⁇ 10 18 cm ⁇ 3 ) was thermally oxidized to form a silicon oxide film with a thickness of 20 nm on the surface. Openings were periodically formed in the silicon oxide film by electron beam lithography and wet chemical etching to expose the surface of the silicon substrate. The shape of the opening was hexagonal, and the size of the opening (diameter of the circumscribed circle) was 80 nm.
  • the substrate with the opening formed therein was set in a reduced pressure horizontal MOVPE device (HR2339; Taiyo Nippon Sanso Corporation). By raising the temperature of the silicon substrate to 925° C. and maintaining it for 5 minutes, the natural oxide film formed on the surface of the opening of the silicon substrate was removed. Next, the temperature of the silicon substrate was lowered from 925°C to 400°C. Arsenic hydride was supplied together with hydrogen gas (carrier gas). The partial pressure of arsenic hydride was set to 1.3 ⁇ 10 ⁇ 4 atm.
  • an InGaAs thin film was formed in the opening of the silicon substrate by an alternating raw material supply modulation method. Specifically, one cycle consisted of a combination of supplying trimethylindium and trimethylgallium for 1 second, hydrogen gas interval for 2 seconds, arsenic hydride supply for 1 second, and hydrogen gas interval for 2 seconds. Repeated 20 times.
  • the partial pressure of trimethylindium was 4.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of trimethylgallium was 5.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of arsenic hydride was 1.3 ⁇ 10 ⁇ 4 atm.
  • n-type In 0.7 Ga 0.3 As nanowires core nanowires with a thickness (diameter of circumscribed circle) of 80 nm and a length of 1.2 ⁇ m were formed using the MOVPE method. Made it grow. Specifically, after raising the temperature of the silicon substrate from 400°C to 670°C, trimethylindium, trimethylgallium, arsenic hydride, and monosilane are supplied together with hydrogen gas to form an n-type In 0.7 with a length of 100nm. Ga 0.3 As nanowires (first region) were grown.
  • the partial pressure of trimethylindium is 5.0 ⁇ 10 ⁇ 7 atm
  • the partial pressure of trimethylgallium is 1.0 ⁇ 10 ⁇ 6 atm
  • the partial pressure of arsenic hydride is 2.5 ⁇ 10 ⁇ 4 atm
  • the partial pressure of monosilane is 1.0 ⁇ 10 ⁇ 6 atm.
  • the partial pressure was set to 1.3 ⁇ 10 ⁇ 7 atm.
  • the concentration of dopant (Si) in the first region was 5 ⁇ 10 18 cm ⁇ 3 .
  • trimethylindium, trimethylgallium, arsenic hydride, and monosilane were supplied together with hydrogen gas to grow n-type In 0.7 Ga 0.3 As nanowires (second region) with a length of 1.1 ⁇ m. .
  • the partial pressure of trimethylindium is 4.9 ⁇ 10 ⁇ 7 atm
  • the partial pressure of trimethylgallium is 5.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of arsenic hydride is 1.3 ⁇ 10 ⁇ 4 atm
  • the partial pressure of monosilane is 5.7 ⁇ 10 ⁇ 7 atm.
  • the partial pressure was set to 7.0 ⁇ 10 ⁇ 8 atm.
  • the concentration of dopant (Si) in the second region was 5 ⁇ 10 18 cm ⁇ 3 .
  • a p-type GaSb layer (shell layer) was formed around the In 0.7 Ga 0.3 As nanowire (core nanowire).
  • the temperature of the silicon substrate was set at 580°C, and trimethylgallium, tridimethylaminoantimony, and dimethylzinc were supplied together with hydrogen gas to form a film on the side surfaces of In 0.7 Ga 0.3 As nanowires (core nanowires).
  • a GaSb layer (shell layer) with a thickness of 45 nm was formed.
  • the partial pressure of trimethylgallium was 1.0 ⁇ 10 ⁇ 6 atm
  • the partial pressure of tridimethylaminoantimony was 5.0 ⁇ 10 ⁇ 5 atm
  • the partial pressure of dimethylzinc was 4.0 ⁇ 10 ⁇ 7 atm.
  • the concentration of dopant (Zn) in the GaSb layer (shell layer) was 1 ⁇ 10 19 cm ⁇ 3 .
  • FIG. 5 is a scanning electron micrograph (perspective image) of a silicon substrate on which core-shell nanowires are periodically arranged. As shown in Figure 5, the long axis of the core-shell nanowires was perpendicular to the surface of the silicon substrate.
  • a gate dielectric film was formed on the sides of the core-shell nanowire, and a gate electrode was further formed on top of the gate dielectric film. Specifically, a 10 nm thick Hf 0.8 Al 0.2 O film (gate dielectric film) was formed by ALD. Thereafter, a W film (gate electrode) with a thickness of 100 nm was formed on the silicon substrate side portion of the core-shell nanowire by high-frequency sputtering. The length of the gate electrode along the long axis direction of the core-shell nanowire was 200 nm.
  • an insulating resin (BCB resin) film was formed on the silicon substrate, and core-shell nanowires and the like on the silicon substrate were embedded in the insulating resin.
  • a portion of the upper side of the insulating resin was removed by reactive ion etching to expose the tips of the core-shell nanowires.
  • a Ti (20 nm)/Pd (20 nm)/Au (100 nm) multilayer film with a film thickness of 120 nm was formed as a first electrode (drain electrode) on the surface where the core-shell nanowires were exposed. Further, a Ti (20 nm)/Au (30 nm) multilayer film with a film thickness of 50 nm was formed as a second electrode (source electrode) on the silicon substrate.
  • the FET according to the present invention is useful as a switching element formed in, for example, semiconductor microprocessors and highly integrated circuits.

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Abstract

電界効果トランジスタは、（１１１）面を有し、第１導電型にドープされたIV族半導体からなる基板と、前記基板の前記（１１１）面に接続され、前記第１導電型と異なる第２導電型にドープされたIII－Ｖ族化合物半導体からなるコアナノワイヤと、前記コアナノワイヤを被覆するように配置され、前記第１導電型にドープされたIII－Ｖ族化合物半導体からなるシェル層とを含むコアシェルナノワイヤと、前記シェル層に電気的に接続された第１電極と、前記基板に電気的に接続された第２電極と、前記基板と前記コアナノワイヤとの接合界面、および前記シェル層に電界を作用させるゲート電極と、を有する。

Description

電界効果トランジスタおよびスイッチ素子
　本発明は、電界効果トランジスタおよびスイッチ素子に関する。
　半導体マイクロプロセッサおよび高集積回路は、金属－酸化膜－半導体（以下「ＭＯＳ」ともいう）電界効果トランジスタ（以下「ＦＥＴ」ともいう）などの素子を半導体基板上に集積して製造される。一般的には、相補型ＭＯＳＦＥＴ（以下「ＣＭＯＳ」ともいう）が集積回路の基本素子（スイッチ素子）となる。半導体基板の材料には、IV族半導体であるシリコンが主として使用される。ＣＭＯＳを構成するトランジスタを小型化することで、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。ＣＭＯＳを小型化する際の課題の一つは、電力消費量の増大である。電力消費量の増大の主な原因としては、１つのマイクロチップに搭載可能なＣＭＯＳの数が増加すること、および短チャネル効果によるリーク電流が増大することの２つが挙げられる。
　一般的なＭＯＳＦＥＴよりも小さなサブスレッショルド係数で動作するスイッチ素子として、トンネルＦＥＴ（以下「ＴＦＥＴ」ともいう）が知られている。ＴＦＥＴは、短チャネル効果がなく、かつ高いＯＮ／ＯＦＦ比を低電圧で実現できるため、次世代スイッチ素子の有力な候補と考えられている。近年、III－Ｖ族化合物半導体ナノワイヤを用いたＴＦＥＴが報告されている（例えば、特許文献１参照）。
国際公開第２０１１／０４００１２号
　従来のＦＥＴでは、異なるスイッチング特性を実現するためには、異なる素子構造を作製することが必要であった。たとえば、Ｓｉ－ＭＯＳＦＥＴにより構成されたＣＭＯＳでは、ｎ－ｐ－ｎ構造およびｐ－ｎ－ｐ構造を別々に作製することが必要であった。
　本発明の目的は、１つの素子構造で複数のスイッチング特性を示す電界効果トランジスタおよび前記電界効果トランジスタを含むスイッチ素子を提供することである。
　本発明に係る電界効果トランジスタは、（１１１）面を有し、第１導電型にドープされたIV族半導体からなる基板と、前記基板の前記（１１１）面に接続され、前記第１導電型と異なる第２導電型にドープされたIII－Ｖ族化合物半導体からなるコアナノワイヤと、前記コアナノワイヤを被覆するように配置され、前記第１導電型にドープされたIII－Ｖ族化合物半導体からなるシェル層とを含むコアシェルナノワイヤと、前記シェル層に電気的に接続された第１電極と、前記基板に電気的に接続された第２電極と、前記基板と前記コアナノワイヤとの接合界面、および前記シェル層に電界を作用させるゲート電極と、を有する。
　本発明に係るスイッチ素子は、上記電界効果トランジスタを含む。
　本発明によれば、１つの素子構造で複数のスイッチング特性を示す電界効果トランジスタおよび前記電界効果トランジスタを含むスイッチ素子を提供することができる。
図１は、本発明の実施の形態１に係るＦＥＴの構成を示す断面模式図である。 図２Ａ～Ｃは、実施の形態１に係るＦＥＴがｎＴＦＥＴとして動作する様子を示す図である。 図３Ａ～Ｃは、実施の形態１に係るＦＥＴがｐＦＥＴとして動作する様子を示す図である。 図４は、本発明の実施の形態２に係るＦＥＴの構成を示す断面模式図である。 図５は、コアシェルナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡写真である。 図６Ａは、実施例のＴＦＥＴがｎＴＦＥＴとして動作するときのゲート電圧とドレイン電流との関係を示すグラフである。図６Ｂは、実施例のＴＦＥＴがｎＴＦＥＴとして動作するときのドレイン電圧とドレイン電流との関係を示すグラフである。 図７Ａは、実施例のＴＦＥＴがｐＦＥＴとして動作するときのゲート電圧とドレイン電流との関係を示すグラフである。図７Ｂは、実施例のＴＦＥＴがｐＦＥＴとして動作するときのドレイン電圧とドレイン電流との関係を示すグラフである。
　以下、本発明の実施の形態について、図面を参照して詳細に説明する。
　［実施の形態１］
　（電界効果トランジスタの構成）
　図１は、本発明の実施の形態１に係る電界効果トランジスタ（ＦＥＴ）１００の構成を示す断面模式図である。図１に示されるように、本実施の形態に係るＦＥＴ１００は、基板１１０、絶縁膜１２０、コアシェルナノワイヤ１３０、第１電極１４０、第２電極１５０、ゲート誘電体膜１６０、ゲート電極１７０および絶縁保護膜１８０を有する。以下、各構成要素について説明する。
　基板１１０は、シリコンやゲルマニウムなどのIV族半導体からなり、（１１１）面を有する。基板１１０は、第１導電型（ｎ型またはｐ型）にドープされている。たとえば、基板は、ｎ型シリコン（１１１）基板またはｐ型シリコン（１１１）基板である。
　絶縁膜１２０は、基板１１０の（１１１）面を被覆しており、１または２以上の開口部を有している。絶縁膜１２０は、コアナノワイヤ１３１を基板１１０の（１１１）面から成長させる際にマスクパタンとして機能する。絶縁膜１２０の材料は、コアナノワイヤの成長を阻害することができ、かつ絶縁体であれば特に限定されない。絶縁膜１２０の材料の例には、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）などが含まれる。絶縁膜１２０は、１層であってもよいし、２層以上からなっていてもよい。絶縁膜１２０の膜厚は、絶縁性能を適切に発揮しうる限り特に限定されない。たとえば、絶縁膜１２０は、膜厚１０～１００ｎｍの酸化シリコン膜である。
　絶縁膜１２０の開口部は、基板１１０の（１１１）面まで貫通しており、開口部内では基板１１０の（１１１）面が露出している。開口部は、本実施の形態に係るＦＥＴ１００を製造する際に、コアナノワイヤ１３１の成長位置、太さおよび形状を規定する。開口部の形状は、特に限定されず、任意に決定することができる。開口部の形状の例には、三角形、四角形、六角形および円形が含まれる。開口部の外接円の直径は、２～５００ｎｍ程度であればよい。開口部の数が２以上の場合、開口部の中心間距離は、数十ｎｍ～数μｍ程度であればよい。
　コアシェルナノワイヤ１３０は、III－Ｖ族化合物半導体からなる、直径７.６ｎｍ～１μｍ程度、長さ１００ｎｍ～１００μｍ程度のコアシェル構造の構造体である。コアシェルナノワイヤ１３０は、絶縁膜１２０の開口部内に露出した基板１１０の（１１１）面およびその周囲の絶縁膜１２０上に、その長軸が基板の（１１１）面に垂直になるように配置されている。より具体的には、コアシェルナノワイヤ１３０のコアナノワイヤ１３１は、絶縁膜１２０の開口部内に露出した基板１１０の（１１１）面上に配置されており、コアナノワイヤ１３１の表面を被覆するシェル層１３４は、開口部の周囲の絶縁膜１２０上に配置されている。このように、基板１１０の（１１１）面上にコアナノワイヤ１３１を形成することで、コアナノワイヤ１３１を（１１１）面に垂直になるように配置することができる。
　図１に示されるように、コアシェルナノワイヤ１３０は、コアナノワイヤ１３１と、コアナノワイヤ１３１の表面を被覆するシェル層１３４とを有する。シェル層１３４は、コアナノワイヤ１３１の側面および第１電極１４０側の端面を被覆しているが、コアナノワイヤ１３１の基板１１０側の端面を被覆していない。ここで「コアナノワイヤ１３１の側面」とは、コアナノワイヤ１３１の中心軸（長軸）に沿う面を意味し、「コアナノワイヤ１３１の端面」とは、コアナノワイヤ１３１の中心軸と交わる面を意味する。
　コアナノワイヤ１３１は、基板１１０の導電型（第１導電型）と異なる第２導電型（ｐ型またはｎ型）にドープされたIII－Ｖ族化合物半導体からなり、基板１１０の（１１１）面から絶縁膜１２０の開口部を通って上方に延伸している。コアナノワイヤ１３１を構成するIII－Ｖ族化合物半導体は、２元化合物半導体、３元化合物半導体、４元化合物半導体、それ以上の元素からなる半導体のいずれでもよい。２元化合物半導体の例には、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ，ＩｎＳｂ、ＧａＳｂおよびＡｌＳｂが含まれる。３元化合物半導体の例には、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂおよびＡｌＩｎＳｂが含まれる。４元化合物半導体の例には、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂおよびＡｌＩｎＧａＰＳｂが含まれる。コアナノワイヤ１３１の太さ（軸方向に直交する断面の外接円の直径）は、２～５００ｎｍ程度であればよい。また、コアナノワイヤ１３１の長さは、１００ｎｍ～１００μｍ程度であればよい。たとえば、コアナノワイヤ１３１は、太さ８０ｎｍのＩｎ０.７Ｇａ０.３Ａｓナノワイヤである。
　コアナノワイヤ１３１は、基板１１０の（１１１）面に接続された第１領域１３２と、（１１１）面に接続されていない第２領域１３３とに分けられていてもよいし、分けられていなくてもよい。本実施の形態では、コアナノワイヤ１３１は、第１領域１３２と第２領域１３３とを含む。第１領域１３２および第２領域１３３は、いずれも第２導電型（ｐ型またはｎ型）にドープされているが、第１領域１３２の不純物密度は、第２領域１３３の不純物密度と異なる。たとえば、基板１１０がｐ型シリコン（１１１）基板である場合、第１領域１３２は、ｎ型に低ドープされたＩｎＧａＡｓナノワイヤからなり、第２領域１３３は、ｎ型に高ドープされたＩｎＧａＡｓナノワイヤからなる。また、基板１１０がｎ型シリコン（１１１）基板である場合、第１領域１３２は、ｐ型に低ドープされたＩｎＧａＡｓナノワイヤからなり、第２領域１３３は、ｐ型に高ドープされたＩｎＧａＡｓナノワイヤからなる。第１領域１３２の不純物密度は、第１領域１３２が第２導電型となれば特に限定されず、例えば１０１５～１０２０ｃｍ－３の範囲内である。第２領域１３３の不純物密度は、第２領域１３３が第２導電型となれば特に限定されず、例えば１０１６～１０２０ｃｍ－３の範囲内である。第１領域１３２と第２領域１３３とに分けられていない場合のコアナノワイヤ１３１の不純物密度は、コアナノワイヤ１３１が第２導電型となれば特に限定されず、例えば１０１５～１０２０ｃｍ－３の範囲内である。第２領域１３３は、シェル層１３４を介して第１電極１４０に電気的に接続されている。コアナノワイヤ１３１の第１領域１３２と基板１１０の（１１１）面とは、基本的に無転位かつ無欠陥の接合界面を形成する。
　本実施の形態に係るＦＥＴ１００では、IV族半導体からなる基板１１０の（１１１）面とIII－Ｖ族化合物半導体からなるコアナノワイヤ１３１との接合界面は、無転位かつ無欠陥であることが好ましいが、少数の転位または欠陥を含んでいてもよい。具体的には、接合界面におけるミスフィット転位の周期は、基板１１０を構成するIV族半導体とコアナノワイヤ１３１を構成するIII－Ｖ族化合物半導体との格子不整合から計算されるミスフィット転位の周期よりも大きければよい。また、接合界面における貫通転位の密度は、０～１０１０個／ｃｍ２の範囲内であればよい。後述する製造方法でコアナノワイヤ１３１を形成することで、基本的に無転位かつ無欠陥の接合界面を有する本実施の形態のＦＥＴ１００を製造することができる。
　シェル層１３４は、コアナノワイヤ１３１の表面を被覆している。シェル層１３４は、絶縁膜１２０に接触しているが、基板１１０には接触していない。シェル層１３４は、コアナノワイヤ１３１の導電型（第２導電型）と異なる第１導電型（ｎ型またはｐ型）にドープされたIII－Ｖ族化合物半導体からなる。シェル層１３４を構成するIII－Ｖ族化合物半導体は、これらの条件を満たせば特に限定されない。シェル層１３４を構成するIII－Ｖ族化合物半導体の例は、前述のコアナノワイヤ１３１を構成するIII－Ｖ族化合物半導体の例と同じである。シェル層１３４の不純物密度は、シェル層１３４が第１導電型となれば特に限定されず、例えば１０１５～１０２０ｃｍ－３の範囲内である。シェル層１３４の膜厚は、特に限定されず、例えば１～２００ｎｍ程度であればよい。ＦＥＴ１００が第１導電型のＦＥＴとして動作するときのドレイン電流を増大させる観点からは、シェル層１３４の膜厚が大きいことが好ましい。一方、ＦＥＴ１００が第２導電型のＴＦＥＴとして動作するときの実効的なゲート電界強度を大きくする観点からは、シェル層１３４の膜厚が小さいことが好ましい。たとえば、コアナノワイヤ１３１がｎ型にドープされたＩｎＧａＡｓナノワイヤである場合、シェル層１３４は、膜厚４５ｎｍのｐ型に高ドープされたＧａＳｂ層である。
　第１電極１４０は、コアシェルナノワイヤ１３０に電気的に接続される。より具体的には、第１電極１４０は、コアシェルナノワイヤ１３０のシェル層１３４に電気的に接続される。第２電極１５０は、基板１１０に電気的に接続される。第１電極１４０は、ソース電極およびドレイン電極の一方として機能し、第２電極１５０は、ソース電極およびドレイン電極の他方として機能する。たとえば、第１電極１４０は、ドレイン電極として機能し、第２電極１５０は、ソース電極として機能してもよい。この場合、第２電極１５０は、接地されていてもよい。また、第１電極１４０は、ソース電極として機能し、第２電極１５０は、ドレイン電極として機能してもよい。この場合、第１電極１４０は、接地されていてもよい。
　第１電極１４０の種類は、特に限定されないが、シェル層１３４にオーミック接触できる金属膜、合金膜または金属多層膜が好ましい。シェル層１３４にオーミック接触できる金属膜の例には、Ｍｏが含まれる。シェル層１３４にオーミック接触できる金属多層膜の例には、Ｔｉ／Ａｕ多層膜、Ｎｉ／Ｇｅ／Ａｕ多層膜、Ｇｅ／Ａｕ／Ｎｉ／Ａｕ多層膜、Ｔｉ／Ｐｔ／Ａｕ多層膜およびＴｉ／Ｐｄ／Ａｕ多層膜が含まれる。第２電極１５０の種類は、特に限定されないが、基板１１０にオーミック接触できる金属膜、合金膜、金属多層膜またはシリサイド金属膜が好ましい。基板１１０にオーミック接触できる金属多層膜の例には、Ｔｉ／Ａｕ多層膜およびＮｉ／Ａｕ多層膜が含まれる。基板１１０にオーミック接触できるシリサイド金属膜の例には、ＮｉＳｉ膜およびＴｉＳｉ膜が含まれる。本実施の形態では、第１電極１４０は、コアシェルナノワイヤ１３０および絶縁保護膜１８０上に配置されたＴｉ／Ａｕ多層膜またはＧｅ／Ａｕ／Ｎｉ／Ａｕ多層膜であり、第２電極１５０は、基板１１０上に形成されたＴｉ／Ａｕ多層膜である。
　ゲート誘電体膜１６０は、コアシェルナノワイヤ１３０の側面の少なくとも一部を被覆している。本実施の形態では、ゲート誘電体膜１６０は、コアシェルナノワイヤ１３０の側面の基板１１０側の一部と、絶縁膜１２０を被覆している。ゲート誘電体膜１６０の材料は、特に限定されないが、高誘電体であることが好ましい。ゲート誘電体膜１６０の材料の例には、ハフニウムアルミネート（ＨｆＡｌＯｘ）、酸化ジルコニウム（ＺｒＯ２）および酸化ランタン（Ｌａ２Ｏ３）が含まれる。たとえば、ゲート誘電体膜１６０は、膜厚１０ｎｍのハフニウムアルミネート膜である。
　ゲート電極１７０は、コアシェルナノワイヤ１３０の少なくとも一部の周囲を覆うようにゲート誘電体膜１６０上に配置されている。より具体的には、ゲート電極１７０は、基板１１０とコアナノワイヤ１３１との接合界面と、シェル層１３４のゲート電極１７０の直下の部分とに電界を作用させるように、ゲート誘電体膜１６０上に配置されている。本実施の形態では、ゲート電極１７０は、コアシェルナノワイヤ１３０の基板１１０側の端部を取り囲むように配置されている。すなわち、本実施の形態に係るＦＥＴ１００は、ゲートオールアラウンド（ＧＡＡ）ＦＥＴである。
　ゲート電極１７０の種類は、導電性を有していれば特に限定されず、例えば金属膜、金属多層膜、金属化合物膜またはそれ以外の導電性膜である。金属膜を構成する金属の例には、Ｗ、Ｔｉ、Ｐｔ、ＡｕおよびＭｏが含まれる。金属多層膜の例には、Ｔｉ／Ａｕ多層膜が含まれる。金属化合物膜の例には、窒化タンタル（ＴａＮ）膜および窒化タングステン（ＷＮ）膜が含まれる。本実施の形態では、ゲート電極１７０は、ゲート誘電体膜１６０上に形成されたＴｉ／Ａｕ多層膜である。
　絶縁保護膜１８０は、コアシェルナノワイヤ１３０、ゲート誘電体膜１６０およびゲート電極１７０を被覆する、絶縁樹脂からなる膜である。絶縁樹脂の種類は、特に限定されないが、例えばＢＣＢ樹脂である。
　（電界効果トランジスタの動作）
　本実施の形態に係るＦＥＴ１００は、ゲート電圧の極性をプラスおよびマイナスの一方としたときは、ゲート電極１７０が電界を作用させることで、基板１１０とコアナノワイヤ１３１との接合界面におけるトンネル電流を変調させる、第２導電型のトンネル電界効果トランジスタ（ＴＦＥＴ）として動作する。また、本実施の形態に係るＦＥＴ１００は、ゲート電圧の極性をプラスおよびマイナスの他方としたときは、ゲート電極１７０が電界を作用させることでシェル層１３４中の熱拡散電流を変調させる、第１導電型の電界効果トランジスタ（ＦＥＴ）として動作する。
　より具体的には、基板１１０およびシェル層１３４がｐ型（第１導電型）で、コアナノワイヤ１３１がｎ型（第２導電型）である場合、ＦＥＴ１００は、ゲート電圧の極性をプラス（ＶＧ＞０）とすることでｎ型のＴＦＥＴ（ｎＴＦＥＴ）として動作し、ゲート電圧の極性をマイナス（ＶＧ＜０）とすることでｐ型のＦＥＴ（ｐＦＥＴ）として動作する。
　また、基板１１０およびシェル層１３４がｎ型（第１導電型）で、コアナノワイヤ１３１がｐ型（第２導電型）である場合、ＦＥＴ１００は、ゲート電圧の極性をマイナス（ＶＧ＜０）とすることでｐ型のＴＦＥＴ（ｐＴＦＥＴ）として動作し、ゲート電圧の極性をプラス（ＶＧ＞０）とすることでｎ型のＦＥＴ（ｎＦＥＴ）として動作する。
　図２Ａ～Ｃは、基板１１０およびシェル層１３４がｐ型（第１導電型）で、コアナノワイヤ１３１がｎ型（第２導電型）である場合に、ＦＥＴ１００がｎ型のＴＦＥＴとして動作する様子を示す図である。図２Ａは、電流の流れを示すＦＥＴ１００の断面模式図であり、図２Ｂは、熱平衡状態におけるバンド図であり、図２Ｃは、ドレイン－ソース電圧の極性をプラス（ＶＤＳ＞０）、かつゲート電圧の極性をプラス（ＶＧ＞０）としたときのバンド図である。なお、図２Ａでは、電流の流れを見やすくするために縦横比を図１から変更している。
　図２Ａ～Ｃに示されるように、ドレイン－ソース電圧の極性をプラス（ＶＤＳ＞０）、かつゲート電圧の極性をプラス（ＶＧ＞０）として十分なゲート電圧を印加すると、基板１１０とコアナノワイヤ１３１との接合界面においてバンド間トンネリングが生じて、第１電極１４０から第２電極１５０に電流が流れる。すなわち、ＦＥＴ１００がｎＴＦＥＴとして動作する。
　図３Ａ～Ｃは、基板１１０およびシェル層１３４がｐ型（第１導電型）で、コアナノワイヤ１３１がｎ型（第２導電型）である場合に、ＦＥＴ１００がｐ型のＦＥＴ（ＭＯＳＦＥＴ）として動作する様子を示す図である。図３Ａは、電流の流れを示すＦＥＴ１００の断面模式図であり、図３Ｂは、熱平衡状態におけるバンド図であり、図３Ｃは、ドレイン－ソース電圧の極性をマイナス（ＶＤＳ＜０）、かつゲート電圧の極性をマイナス（ＶＧ＜０）としたときのバンド図である。なお、図３Ａでは、電流の流れを見やすくするために縦横比を図１から変更している。
　図３Ａ～Ｃに示されるように、ドレイン－ソース電圧の極性をマイナス（ＶＤＳ＜０）、かつゲート電圧の極性をマイナス（ＶＧ＜０）として十分なゲート電圧を印加すると、コアナノワイヤ１３１に接しているシェル層１３４において価電子帯障壁が小さくなり、第２電極１５０から第１電極１４０に電流が流れる。すなわち、ＦＥＴ１００がｐＦＥＴ（ｐＭＯＳＦＥＴ）として動作する。
　以上のように、本実施の形態に係るＦＥＴ１００は、ゲート電圧の極性を切り替えることで、ｎ型電界効果トランジスタ（ｎＦＥＴ）としてもｐ型電界効果トランジスタ（ｐＦＥＴ）としても動作させることが可能である。したがって、ｎＦＥＴおよびｐＦＥＴの構成が同一であるため、ｎＦＥＴおよびｐＦＥＴを同時かつ容易に製造することが可能である。
　本実施の形態に係るＦＥＴ１００をスイッチ素子として利用することで、半導体デバイスの消費電力を削減することができる。その結果、省エネルギーおよび環境負荷低減も実現することができる。
　（電界効果トランジスタの製造方法）
　本実施の形態に係るＦＥＴ１００の製造方法は、特に限定されない。ＦＥＴ１００の多くの構成要素（シェル層１３４以外の構成要素）は、例えば特許文献１（国際公開第２０１１／０４００１２号）に記載の方法を用いて作製することができる。
　たとえば、基板１１０およびシェル層１３４がｐ型（第１導電型）で、コアナノワイヤ１３１がｎ型（第２導電型）であるＦＥＴ１００は、以下の手順で製造することができる。
　まず、ｐ型に高ドープされているIV族半導体の基板１１０を準備する。この基板１１０の（１１１面）上には、熱酸化法などにより絶縁膜１２０が形成されている。次いで、基板１１０上の絶縁膜１２０に、フォトリソグラフィー法などを用いて所定の大きさ（例えば直径８０ｎｍ）の開口部を形成する。
　次いで、有機金属化学気相エピタキシ法（以下「ＭＯＶＰＥ法」ともいう）や、分子線エピタキシ法（以下「ＭＢＥ法」ともいう）などにより、開口部を通して露出した基板１１０の（１１１）面からIII－Ｖ族化合物半導体からなるコアナノワイヤ１３１を成長させる。このとき、コアナノワイヤ１３１を成長させる前に、交互原料供給変調法により基板１１０の（１１１）面にIII－Ｖ族化合物半導体の薄膜を形成することが好ましい（特許文献１参照）。
　コアナノワイヤ１３１は、ｎ型にドープされる。たとえば、ＭＯＶＰＥ法でコアナノワイヤ１３１を形成している間にドーピングガスまたはドーピング有機金属を供給することで、コアナノワイヤ１３１にｎ型ドーパントをドープすることができる。このとき、ドーピングガスまたはドーピング有機金属の濃度を途中で変更することで、ｎ型に低ドープされた第１領域１３２およびｎ型に高ドープされた第２領域１３３を形成してもよい。また、コアナノワイヤ１３１の第１領域１３２となる部分および第２領域１３３となる部分にIV族原子からなるイオンをイオン注入法でそれぞれ打ち込むことで、ｎ型に低ドープされた第１領域１３２およびｎ型に高ドープされた第２領域１３３を形成してもよい。
　次いで、コアナノワイヤ１３１の表面にシェル層１３４を形成する。シェル層１３４の形成は、例えばＭＯＶＰＥ法やＭＢＥ法などにより行われる。作業工程を減らす観点からは、シェル層１３４の形成方法は、コアナノワイヤ１３１の製造方法と同じであることが好ましい。たとえば、ＩｎＧａＡｓからなるコアナノワイヤ１３１の表面にＧａＳｂからなるシェル層１３４を形成するには、ガリウムを含む原料ガスおよびアンチモンを含む原料ガスを供給して５８０℃でＧａＳｂ（シェル層１３４）を成長させればよい。
　シェル層１３４は、基板１１０と同じ第１の導電型（ｐ型またはｎ型）にドープされる。たとえば、ＭＯＶＰＥ法でVI族原子を含むガスまたは有機金属材料とシェル層１３４の材料とを同時に供給することで、ｐ型のシェル層１３４を形成することができる。同様に、ＭＯＶＰＥ法でIV族原子を含むガスまたは有機金属材料とシェル層１３４の材料とを同時に供給することで、ｎ型のシェル層１３４を形成することができる。ドーピングガスおよびドーピング有機金属の種類は、ｐ型にドープする場合はＣ、ＺｎまたはＴｅを含むものであれば特に限定されず、ｎ型にドープする場合はＣ、Ｓｉ、Ｇｅ、Ｓｎ、Ｏ、Ｓ、ＳｅまたはＴｅを含むものであれば特に限定されない。
　以上の手順により、本実施の形態に係るＦＥＴ１００を製造することができる。
　（効果）
　以上のように、実施の形態１に係る電界効果トランジスタ１００は、ゲート電圧の極性およびドレイン電圧の極性を切り替えることで、ｎ型電界効果トランジスタ（ｎＦＥＴ）としてもｐ型電界効果トランジスタ（ｐＦＥＴ）としても動作させることが可能である。したがって、本発明によれば、ｎＦＥＴおよびｐＦＥＴを同時かつ容易に製造することが可能である。
　［実施の形態２］
　（電界効果トランジスタの構成）
　図４は、本発明の実施の形態２に係る電界効果トランジスタ（ＦＥＴ）２００の構成を示す断面模式図である。図４に示されるように、本実施の形態に係るＦＥＴ２００は、基板１１０、絶縁膜１２０、コアシェルナノワイヤ１３０、第１電極１４０、第２電極１５０、第３電極２１０、ゲート誘電体膜２２０、ゲート電極２３０および絶縁保護膜１８０を有する。
　本実施の形態に係るＦＥＴ２００は、第３電極２１０を有する点において実施の形態１に係る電界効果トランジスタ１００と異なる。以下、実施の形態１に係る電界効果トランジスタ１００と同じ構成要素については同じ符号を付して説明を省略する。
　第３電極２１０は、コアシェルナノワイヤ１３０のシェル層１３４に電気的に接続される。本実施の形態では、第３電極２１０は、絶縁膜１２０の上に配置されている。第３電極２１０は、ゲート電極２３０が電界を作用させることでシェル層１３４中の熱拡散電流を変調させる、第１導電型のＦＥＴについてのソース電極およびドレイン電極の一方として機能する。また、本実施の形態では、第２電極１５０は、ゲート電極２３０が電界を作用させることで接合界面におけるトンネル電流を変調させる、第２導電型のＴＦＥＴについてのソース電極およびドレイン電極の一方として機能する。第１電極１４０は、前記第２導電型のＴＦＥＴおよび前記第１導電型のＦＥＴの両方についてのソース電極およびドレイン電極の他方として機能する。
　たとえば、第１電極１４０は、第２導電型のＴＦＥＴおよび第１導電型のＦＥＴの両方についてのドレイン電極として機能し、第２電極１５０は、第２導電型のＴＦＥＴについてのソース電極として機能し、第３電極２１０は、第１導電型のＦＥＴについてのソース電極として機能してもよい。この場合、第２電極１５０および第３電極２１０は、接地されていてもよい。また、第１電極１４０は、第２導電型のＴＦＥＴおよび第１導電型のＦＥＴの両方についてのソース電極として機能し、第２電極１５０は、第２導電型のＴＦＥＴについてのドレイン電極として機能し、第３電極２１０は、第１導電型のＦＥＴについてのドレイン電極として機能してもよい。この場合、第１電極１４０は、接地されていてもよい。
　第３電極２１０の種類は、特に限定されないが、シェル層１３４にオーミック接触できる金属膜、合金膜または金属多層膜が好ましい。第３電極２１０の例は、第１電極１４０の例と同じである。
　ゲート誘電体膜２２０は、コアシェルナノワイヤ１３０の側面の少なくとも一部を被覆している。本実施の形態では、ゲート誘電体膜２２０は、コアシェルナノワイヤ１３０の側面の下半分と、第３電極２１０を被覆している。ゲート誘電体膜２２０のその他の点については、実施の形態１におけるＦＥＴ１００のゲート誘電体膜１６０と同じである。
　ゲート電極２３０は、コアシェルナノワイヤ１３０の少なくとも一部の周囲を覆うようにゲート誘電体膜２２０上に配置されている。より具体的には、ゲート電極２３０は、基板１１０とコアナノワイヤ１３１との接合界面と、シェル層１３４の第１電極１４０との接続部と第３電極２１０との接続部との間の領域とに電界を作用させるように、ゲート誘電体膜２２０上に配置されている。ゲート電極２３０のその他の点については、実施の形態１におけるＦＥＴ１００のゲート電極１７０と同じである。
　（電界効果トランジスタの動作）
　実施の形態１に係るＦＥＴ１００と同様に、実施の形態２に係るＦＥＴ２００は、ゲート電圧の極性をプラスおよびマイナスの一方としたときは、ゲート電極２３０が電界を作用させることで、基板１１０とコアナノワイヤ１３１との接合界面におけるトンネル電流を変調させる、第２導電型のトンネル電界効果トランジスタ（ＴＦＥＴ）として動作する。また、実施の形態２に係るＦＥＴ２００は、ゲート電圧の極性をプラスおよびマイナスの他方としたときは、ゲート電極２３０が電界を作用させることでシェル層１３４中の熱拡散電流を変調させる、第１導電型の電界効果トランジスタ（ＦＥＴ）として動作する。
　より具体的には、基板１１０およびシェル層１３４がｐ型（第１導電型）で、コアナノワイヤ１３１がｎ型（第２導電型）である場合、ＦＥＴ２００は、ゲート電圧の極性をプラス（ＶＧ＞０）とすることでｎ型のＴＦＥＴ（ｎＴＦＥＴ）として動作し、ゲート電圧の極性をマイナス（ＶＧ＜０）とすることでｐ型のＦＥＴ（ｐＦＥＴ）として動作する。ＦＥＴ２００がｎＴＦＥＴとして動作する場合は、第１電極１４０と第２電極１５０との間を電流が流れる。一方、ＦＥＴ２００がｐＦＥＴとして動作する場合は、第１電極１４０と第３電極２１０との間を電流が流れる。
　また、基板１１０およびシェル層１３４がｎ型（第１導電型）で、コアナノワイヤ１３１がｐ型（第２導電型）である場合、ＦＥＴ２００は、ゲート電圧の極性をマイナス（ＶＧ＜０）とすることでｐ型のＴＦＥＴ（ｐＴＦＥＴ）として動作し、ゲート電圧の極性をプラス（ＶＧ＞０）とすることでｎ型のＦＥＴ（ｎＦＥＴ）として動作する。ＦＥＴ２００がｐＴＦＥＴとして動作する場合は、第１電極１４０と第２電極１５０との間を電流が流れる。一方、ＦＥＴ２００がｎＦＥＴとして動作する場合は、第１電極１４０と第３電極２１０との間を電流が流れる。
　（効果）
　以上のように、実施の形態２に係るＦＥＴ２００では、第１導電型のＦＥＴとして動作させた場合に、第１電極１４０（例えばドレイン電極として機能）と第３電極２１０（例えばソース電極として機能）との間を流れる電流は、基板１１０とコアナノワイヤ１３１との間のヘテロ界面およびコアナノワイヤ１３１とシェル層１３４との間のヘテロ界面を通らずにシェル層１３４のみを通る。したがって、実施の形態２に係るＦＥＴ２００は、実施の形態１に係るＦＥＴ１００と同様の効果に加えて、第１導電型のＦＥＴとして動作させたときにドレイン電流を増大させることができる。
　以下、本発明について実施例を参照して詳細に説明するが、本発明はこれらの実施例により限定されない。
　１．電界効果トランジスタの作製
　ｐ型シリコン（１１１）基板（キャリア濃度：７×１０１８ｃｍ－３）を、熱酸化処理して、表面に膜厚２０ｎｍの酸化シリコン膜を形成した。電子線ビームリソグラフィーおよびウェットケミカルエッチングにより酸化シリコン膜に周期的に開口部を形成して、シリコン基板の表面を露出させた。開口部の形状は六角形とし、開口部の大きさ（外接円の直径）は８０ｎｍとした。
　開口部を形成した基板を減圧横型ＭＯＶＰＥ装置（ＨＲ２３３９；大陽日酸株式会社）にセットした。シリコン基板の温度を９２５℃に上昇させて５分間維持することで、シリコン基板の開口部表面に形成された自然酸化膜を除去した。次いで、シリコン基板の温度を９２５℃から４００℃に低下させた。水素化ヒ素を水素ガス（キャリアガス）とともに供給した。水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。
　次に、交互原料供給変調法によりシリコン基板の開口部にＩｎＧａＡｓの薄膜を形成した。具体的には、トリメチルインジウムおよびトリメチルガリウムの供給を１秒間、水素ガスによるインターバルを２秒間、水素化ヒ素の供給を１秒間、水素ガスによるインターバルを２秒間の組合せを１サイクルとして、２分間かけて２０回繰り返した。トリメチルインジウムの分圧は４.７×１０－７ａｔｍとし、トリメチルガリウムの分圧は５.７×１０－７ａｔｍとし、水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。
　次に、シリコン基板の温度を上昇させた後、ＭＯＶＰＥ法により、太さ（外接円の直径）８０ｎｍ、長さ１.２μｍのｎ型Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（コアナノワイヤ）を成長させた。具体的には、シリコン基板の温度を４００℃から６７０℃に上昇させた後、トリメチルインジウム、トリメチルガリウム、水素化ヒ素およびモノシランを水素ガスとともに供給して、長さ１００ｎｍのｎ型Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（第１の領域）を成長させた。トリメチルインジウムの分圧は５.０×１０－７ａｔｍとし、トリメチルガリウムの分圧は１.０×１０－６ａｔｍとし、水素化ヒ素の分圧は２.５×１０－４ａｔｍとし、モノシランの分圧は１.３×１０－７ａｔｍとした。第１の領域におけるドーパント（Ｓｉ）の濃度は５×１０１８ｃｍ－３であった。続いて、トリメチルインジウム、トリメチルガリウム、水素化ヒ素およびモノシランを水素ガスとともに供給して、長さ１.１μｍのｎ型Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（第２の領域）を成長させた。トリメチルインジウムの分圧は４.９×１０－７ａｔｍとし、トリメチルガリウムの分圧は５.７×１０－７ａｔｍとし、水素化ヒ素の分圧は１.３×１０－４ａｔｍとし、モノシランの分圧は７.０×１０－８ａｔｍとした。第２の領域におけるドーパント（Ｓｉ）の濃度は５×１０１８ｃｍ－３であった。
　次に、Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（コアナノワイヤ）の周囲にｐ型ＧａＳｂ層（シェル層）を形成した。具体的には、シリコン基板の温度を５８０℃として、トリメチルガリウム、トリジメチルアミノアンチモンおよびジメチル亜鉛を水素ガスとともに供給して、Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（コアナノワイヤ）の側面に膜厚４５ｎｍのＧａＳｂ層（シェル層）を形成した。トリメチルガリウムの分圧は１.０×１０－６ａｔｍとし、トリジメチルアミノアンチモンの分圧は５.０×１０－５ａｔｍとし、ジメチル亜鉛の分圧は４.０×１０－７ａｔｍとした。ＧａＳｂ層（シェル層）におけるドーパント（Ｚｎ）の濃度は、１×１０１９ｃｍ－３であった。
　これらの工程により、太さ（外接円の直径）１７０ｎｍ、長さ１.２μｍのコアシェルナノワイヤがシリコン基板表面に形成された。図５は、コアシェルナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡写真（斜視像）である。図５に示されるように、コアシェルナノワイヤの長軸は、シリコン基板の表面に対して垂直であった。
　コアシェルナノワイヤの側面にゲート誘電体膜を形成し、さらにその上にゲート電極を形成した。具体的には、ＡＬＤ法により、膜厚１０ｎｍのＨｆ０.８Ａｌ０.２Ｏ膜（ゲート誘電体膜）を形成した。その後、高周波スパッタリング法により、コアシェルナノワイヤのシリコン基板側の部分に膜厚１００ｎｍのＷ膜（ゲート電極）を形成した。コアシェルナノワイヤの長軸方向に沿ったゲート電極の長さは、２００ｎｍであった。
　次に、シリコン基板上に絶縁樹脂（ＢＣＢ樹脂）膜を形成して、シリコン基板上のコアシェルナノワイヤなどを絶縁樹脂中に包埋した。次いで、反応性イオンエッチングにより絶縁樹脂の上側の一部を除去して、コアシェルナノワイヤの先端を露出させた。
　次に、コアシェルナノワイヤが露出した面に第１電極（ドレイン電極）として膜厚１２０ｎｍのＴｉ（２０ｎｍ）／Ｐｄ（２０ｎｍ）／Ａｕ（１００ｎｍ）多層膜を形成した。また、シリコン基板上に第２電極（ソース電極）として膜厚５０ｎｍのＴｉ（２０ｎｍ）／Ａｕ（３０ｎｍ）多層膜を形成した。
　以上の手順により、本発明の実施の形態１に係るＦＥＴを作製した（図１参照）。
　２．電気特性の評価
　上記工程により作製されたＦＥＴの電気特性を測定した。
　図６Ａは、ＦＥＴがｎＴＦＥＴとして動作するときのゲート電圧（ＶＧ）とドレイン電流（ＩＤＳ）との関係（伝達特性）を示すグラフである（ＶＤＳ＝０.０１Ｖ、０.０５Ｖ、０.１０Ｖ、０.２５Ｖ、０.５０Ｖ、０.７５Ｖ、１.００Ｖ）。図６Ｂは、ＦＥＴがｎＴＦＥＴとして動作するときのドレイン電圧（ＶＤＳ）とドレイン電流（ＩＤＳ）との関係（出力特性）を示すグラフである（ＶＧ＝０Ｖ～１.０Ｖ、０.１０Ｖ刻み）。
　図６Ａおよび図６Ｂに示されるように、ドレイン－ソース電圧の極性をプラス（ＶＤＳ＞０）、かつゲート電圧の極性をプラス（ＶＧ＞０）としたとき、ドレイン電流がゲートバイアスで変調される。このことから、ＦＥＴがｎＦＥＴとして動作することがわかる。なお、ＯＮ／ＯＦＦ比は～１０３であり、最小サブスレッショルド係数は、１０５ｍＶ／桁であった。
　図７Ａは、ＦＥＴがｐＦＥＴとして動作するときのゲート電圧（ＶＧ）とドレイン電流（ＩＤＳ）との関係（伝達特性）を示すグラフである（ＶＤＳ＝－１.５０Ｖ、－１.２５Ｖ、－１.００Ｖ、－０.７５Ｖ、－０.５０Ｖ）。図７Ｂは、ＦＥＴがｐＦＥＴとして動作するときのドレイン電圧（ＶＤＳ）とドレイン電流（ＩＤＳ）との関係（出力特性）を示すグラフである（ＶＧ＝－１.０Ｖ～０Ｖ、０.１０Ｖ刻み）。
　図７Ａおよび図７Ｂに示されるように、ドレイン－ソース電圧の極性をマイナス（ＶＤＳ＜０）、かつゲート電圧の極性をマイナス（ＶＧ＜０）としたとき、ドレイン電流がゲートバイアスで変調される。このことから、ＦＥＴがｐＦＥＴとして動作することがわかる。なお、ＯＮ／ＯＦＦ比は～１０２であり、最小サブスレッショルド係数は、１１５ｍＶ／桁であった。
　本出願は、２０２２年３月２４日出願の特願２０２２－０４８５６７に基づく優先権を主張する。当該出願明細書および図面に記載された内容は、すべて本願明細書に援用される。
　本発明に係るＦＥＴは、例えば半導体マイクロプロセッサおよび高集積回路に形成されるスイッチ素子として有用である。
　１００、２００　電界効果トランジスタ
　１１０　基板
　１２０　絶縁膜
　１３０　コアシェルナノワイヤ
　１３１　コアナノワイヤ
　１３２　第１領域
　１３３　第２領域
　１３４　シェル層
　１４０　第１電極
　１５０　第２電極
　１６０、２２０　ゲート誘電体膜
　１７０、２３０　ゲート電極
　１８０　絶縁保護膜
　２１０　第３電極
 

 

Claims (7)

  1. 　（１１１）面を有し、第１導電型にドープされたIV族半導体からなる基板と、
    　前記基板の前記（１１１）面に接続され、前記第１導電型と異なる第２導電型にドープされたIII－Ｖ族化合物半導体からなるコアナノワイヤと、前記コアナノワイヤを被覆するように配置され、前記第１導電型にドープされたIII－Ｖ族化合物半導体からなるシェル層と、を含むコアシェルナノワイヤと、
    　前記シェル層に電気的に接続された第１電極と、
    　前記基板に電気的に接続された第２電極と、
    　前記基板と前記コアナノワイヤとの接合界面、および前記シェル層に電界を作用させるゲート電極と、
    　を有する、電界効果トランジスタ。
  2. 　前記コアナノワイヤは、前記（１１１）面に接続された第１領域と、第２領域と、を含み、
    　前記第１領域の不純物密度は、前記第２領域の不純物密度と異なる、
    　請求項１に記載の電界効果トランジスタ。
  3. 　前記基板の前記（１１１）面を被覆した、開口部を有する絶縁膜をさらに有し、
    　前記コアナノワイヤは、前記開口部内に露出した前記（１１１）面に接続され、
    　前記シェル層は、前記開口部の周囲の前記絶縁膜上に配置されている、
    　請求項１または請求項２に記載の電界効果トランジスタ。
  4. 　前記コアシェルナノワイヤの側面に配置されたゲート誘電体膜をさらに有し、
    　前記ゲート電極は、前記ゲート誘電体膜上に配置されている、
    　請求項１～３のいずれか一項に記載の電界効果トランジスタ。
  5. 　前記シェル層に電気的に接続された、第３電極をさらに有し、
    　前記ゲート電極は、前記基板と前記コアナノワイヤとの接合界面、および前記シェル層の、前記第１電極との接続部と前記第３電極との接続部との間の領域に電界を作用させるように配置されている、
    　請求項１～４のいずれか一項に記載の電界効果トランジスタ。
  6. 　前記電界効果トランジスタは、
    　ゲート電圧の極性をプラスおよびマイナスの一方としたときは、前記ゲート電極が電界を作用させることで前記接合界面におけるトンネル電流を変調させる、前記第２導電型のトンネル電界効果トランジスタとして動作し、
    　ゲート電圧の極性をプラスおよびマイナスの他方としたときは、前記ゲート電極が電界を作用させることで前記シェル層中の電流を変調させる、前記第１導電型の電界効果トランジスタとして動作する、
    　請求項１～５のいずれか一項に記載の電界効果トランジスタ。
  7. 　請求項１～６のいずれか一項に記載の電界効果トランジスタを含むスイッチ素子。
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