WO2020138168A1 - 相補型スイッチ素子 - Google Patents

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克広 冨岡
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    • BPERFORMING OPERATIONS; TRANSPORTING
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    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Definitions

  • the present invention relates to a complementary switch element.
  • MOS metal-oxide film-semiconductor
  • FET field effect transistors
  • CMOS complementary MOSFET
  • Silicon which is a group IV semiconductor, is mainly used as the material of the semiconductor substrate.
  • a sub-threshold (mV/digit) is used as an index showing the switch characteristics of CMOS.
  • the sub-threshold value corresponds to the minimum drive voltage for turning on the MOSFET.
  • the switch characteristics of the conventional MOSFET are based on the diffusion phenomenon of electrons and holes (carriers). Therefore, in the conventional MOSFET, the theoretical minimum value of the sub-threshold slope is 60 mV/digit, and the switch characteristic showing the sub-threshold smaller than this cannot be realized.
  • TFET tunnel FET
  • Bhuwalka, KK, Schulze, J. and Eisele I., "Scaling the vertical tunnel FET with tunnel bandgap modulation and gate workfunction engineering", IEEEtransactions on electrondevices, Vol.52, No.5, Maypp(May) .909-917. Bhuwalka, KK, Schulze, J. and Eisele, I., A simulation approach to optimize the electrical parameters of a vertical tunnel FET”, IEEEtransactions on electrondevices, Vol.52, No.7, Julypp .1541-1547.
  • TFET complementary switching device
  • MOSFET complementary switching device
  • the TFET is not easy to integrate like a MOSFET in which the structure of the source region and the drain region is symmetrical.
  • An object of the present invention is to provide a complementary switch element including a TFET that can be easily integrated.
  • a first complementary switching element of the present invention includes a first tunnel field effect transistor having a channel of a first conductivity type and a second tunnel field effect transistor having a channel of a second conductivity type different from the first conductivity type. And the first tunnel field effect transistor and the second tunnel field effect transistor each have a (111) plane, and the group IV semiconductor is doped to the first conductivity type.
  • a III-V compound semiconductor nanowire comprising a substrate, a first region arranged on the (111) plane and connected to the (111) plane, and a second region doped with the second conductivity type.
  • the second electrode is a source electrode
  • the first electrode is a drain electrode
  • the second tunnel field effect transistor the first electrode is a source electrode.
  • the second electrode is a drain electrode.
  • a second complementary switching element of the present invention includes a first tunnel field effect transistor having a first conductivity type channel and a second tunnel field effect transistor having a second conductivity type channel different from the first conductivity type.
  • the first tunnel field effect transistor and the second tunnel field effect transistor are respectively doped with a first region having a (111) plane and the first conductivity type.
  • a group IV semiconductor substrate including a second region; a group III-V compound semiconductor nanowire disposed on the (111) plane and undoped or doped to the second conductivity type; A first electrode connected to the group V compound semiconductor nanowire, a second electrode connected to the second region, and a gate for applying an electric field to the interface between the group III-V compound semiconductor nanowire and the (111) plane
  • a complementary switch element including a TFET that can be easily integrated. Therefore, according to the present invention, it is possible to provide a semiconductor microprocessor and a highly integrated circuit that consume less power.
  • FIG. 1 is a sectional view showing the configuration of the complementary switch element according to the first embodiment.
  • FIG. 2 is a band structure diagram of the first TFET and the second TFET of the complementary switch element according to the first embodiment.
  • FIG. 3 is a graph showing the electrical characteristics of the first TFET (p-TFET) and the second TFET (n-TFET).
  • FIG. 4A is a graph showing the electric characteristics of the second TFET (n-TFET), and
  • FIG. 4B is a graph showing the electric characteristics of the first TFET (p-TFET).
  • 5A is a perspective view showing an example of an inverter configured using the complementary switch element according to the first embodiment, and FIG. 5B is a circuit diagram of the inverter shown in FIG. 5A.
  • FIG. 6A to 6D are schematic diagrams showing an example of a method of manufacturing the complementary switch element according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the configuration of the complementary switch element according to the second embodiment.
  • FIG. 8 is a band structure diagram of the first TFET and the second TFET of the complementary switch element according to the second embodiment.
  • FIG. 9 is a sectional view showing the configuration of the complementary switch element according to the third embodiment.
  • FIG. 10 is a band structure diagram of the first TFET and the second TFET of the complementary switch element according to the third embodiment.
  • FIG. 11 is a graph showing the electrical characteristics of the first TFET (n-TFET) and the second TFET (p-TFET).
  • FIG. 12A is a perspective view showing an example of an inverter configured using the complementary switch element according to the third embodiment
  • FIG. 12B is a circuit diagram of the inverter shown in FIG. 12A
  • FIG. 13 is a graph showing the electrical characteristics of the fin-type first TFET (n-TFET) and the fin-type second TFET (p-TFET).
  • 14A to 14D are schematic diagrams showing an example of a method of manufacturing the complementary switch element according to the third embodiment.
  • FIG. 15 is a sectional view showing the structure of the complementary switch element according to the fourth embodiment.
  • FIG. 16 is a band structure diagram of the first TFET and the second TFET of the complementary switch element according to the fourth embodiment.
  • FIG. 1 is a cross-sectional view showing the configuration of the complementary switch element 100 according to the first embodiment.
  • the switch element 100 of the first embodiment includes at least one first tunnel field effect transistor (first TFET) 101 and at least one second tunnel field effect transistor (second TFET) 102.
  • first TFET first tunnel field effect transistor
  • second TFET second tunnel field effect transistor
  • the first TFET 101 is a TFET having a p-type channel (p-TFET), and the second TFET 102 is a TFET having an n-type channel (n-TFET).
  • the first TFET 101 and the second TFET 102 have substantially the same configuration, but the first TFET 101 and the second TFET 102 have a source electrode (denoted by "S” in FIG. 1) and a drain electrode (denoted by "D” in FIG. 1). The positional relationship with is opposite.
  • the first TFET 101 includes a group IV semiconductor substrate 111, an insulating film 112, a group III-V compound semiconductor nanowire 113, a gate dielectric film 114, an insulating protective film 115, a first electrode (drain electrode) 116, a second electrode (source electrode). 117 and a gate electrode 118.
  • the III-V compound semiconductor nanowire 113 is composed of an undoped first region 113a and an n-type highly doped second region 113b.
  • the first electrode 116 is a drain electrode and the second electrode 117 is a source electrode.
  • a tunnel phenomenon occurs at the junction interface between the (111) plane of the group IV semiconductor substrate 111 and the group III-V compound semiconductor nanowire 113.
  • the second TFET 102 includes a group IV semiconductor substrate 111, an insulating film 112, a group III-V compound semiconductor nanowire 123, a gate dielectric film 124, an insulating protective film 125, a first electrode (source electrode) 126, a second electrode (drain electrode). It has a 127 and a gate electrode 128.
  • the III-V compound semiconductor nanowire 123 is composed of an undoped first region 123a and an n-type highly doped second region 123b.
  • the first electrode 126 is a source electrode and the second electrode 127 is a drain electrode.
  • a tunnel phenomenon occurs at the junction interface between the (111) plane of the IV group semiconductor substrate 111 and the III-V group compound semiconductor nanowire 123.
  • the group IV semiconductor substrate 111 is a substrate made of a group IV semiconductor such as silicon or germanium, and the upper surface thereof is the (111) plane.
  • the group IV semiconductor substrate 111 is, for example, a silicon (111) substrate.
  • the group IV semiconductor substrate 111 is highly p-type doped.
  • the entire group IV semiconductor substrate 111 may be doped, or only part of the group IV semiconductor substrate 111 may be doped.
  • the group IV semiconductor substrate 111 forming the first TFET 101 and the group IV semiconductor substrate 111 forming the second TFET 102 are electrically or spatially separated.
  • the first TFET 101 is configured by disposing a structure of a conduction type different from that of the group IV semiconductor substrate 111 between the group IV semiconductor substrate 111 of the first TFET 101 and the group IV semiconductor substrate 111 of the second TFET 102.
  • the group IV semiconductor substrate 111 to be formed may be electrically separated from the group IV semiconductor substrate 111 forming the second TFET 102.
  • two silicon thin wire structures formed on the BOX layer so as not to be in contact with each other are a group IV semiconductor substrate 111 forming the first TFET 101 and a group IV semiconductor substrate 111 forming the second TFET 102, respectively.
  • the group IV semiconductor substrate 111 forming the first TFET 101 and the group IV semiconductor substrate 111 forming the second TFET 102 may be spatially separated.
  • the insulating film 112 covers at least a surface ((111) surface) on which the III-V group compound semiconductor nanowire 113 and the III-V group compound semiconductor nanowire 123 are arranged, out of the two surfaces of the IV group semiconductor substrate 111. It is an insulating film.
  • the insulating film 112 may or may not be formed on the other surface of the group IV semiconductor substrate 111 (the surface on which the group III-V compound semiconductor nanowire 113 and the group III-V compound semiconductor nanowire 123 are not arranged). It does not have to be.
  • the insulating film 112 does not exist between the group IV semiconductor substrate 111 and the group III-V compound semiconductor nanowire 113 and between the group IV semiconductor substrate 111 and the first electrode (drain electrode) 116.
  • the insulating film 112 does not exist between the group IV semiconductor substrate 111 and the group III-V compound semiconductor nanowire 123 and between the group IV semiconductor substrate 111 and the first electrode (source electrode) 126.
  • the insulating film 112 include a silicon oxide film and a silicon nitride film.
  • the insulating film 112 is a silicon oxide film having a film thickness of 20 nm.
  • the III-V compound semiconductor nanowires 113 and 123 are structures made of III-V compound semiconductor and having a diameter of 2 to 100 nm and a length of 50 nm to 10 ⁇ m.
  • the III-V group compound semiconductor nanowires 113 and 123 are arranged on the (111) plane of the IV group semiconductor substrate 111 such that their major axes are perpendicular to the (111) plane.
  • the III-V group compound semiconductor may be a semiconductor composed of two elements, a semiconductor composed of three elements, a semiconductor composed of four elements, or a semiconductor composed of more elements. Examples of III-V compound semiconductors composed of two elements include InAs, InP, GaAs, GaN, InSb, GaSb and AlSb.
  • III-V group compound semiconductors composed of three elements include AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb and AlInSb.
  • III-V group compound semiconductors composed of four or more elements include InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb and AlInGaPSb.
  • the III-V compound semiconductor nanowires 113 and 123 are formed from the undoped first regions 113a and 123a (intrinsic semiconductor) and the n-type highly doped second regions 113b and 123b (n-type semiconductor). Become.
  • the first regions 113a and 123a are connected to the (111) plane of the group IV semiconductor substrate 111.
  • the second regions 113b and 123b are connected to the second electrodes 117 and 127.
  • the first regions 113a and 123a of the III-V compound semiconductor nanowires 113 and 123 and the (111) plane of the IV semiconductor substrate 111 form a dislocation-free and defect-free junction interface.
  • the gate dielectric films 114 and 124 are insulating films that cover at least part of the side surfaces of the III-V compound semiconductor nanowires 113 and 123. In this embodiment, the gate dielectric films 114 and 124 cover the entire side surfaces of the III-V compound semiconductor nanowires 113 and 123 and one surface (more accurately, the insulating film 112) of the IV semiconductor substrate 111. doing.
  • the gate dielectric films 114 and 124 are high dielectric films such as hafnium aluminate (HfAlO x ) films.
  • the insulating protective films 115 and 125 are films made of an insulating resin that cover the III-V group compound semiconductor nanowires 113 and 123, the gate dielectric films 114 and 124, and the gate electrodes 118 and 128.
  • the type of insulating resin is not particularly limited, but is BCB resin, for example.
  • the first electrodes 116 and 126 are arranged on the group IV semiconductor substrate 111 and are connected to the group IV semiconductor substrate 111 (p-type semiconductor).
  • the first electrodes 116 and 126 are, for example, Ti/Au alloy films.
  • the first electrodes 116 and 126 may be arranged on the surface of the group IV semiconductor substrate 111 on which the group III-V compound semiconductor nanowires 113 and 123 are arranged, or on the group IV semiconductor substrate 111. It may be arranged on the other surface (the surface on which the III-V compound semiconductor nanowires 113 and 123 are not arranged).
  • the first electrode 116 functions as a drain electrode.
  • the first electrode 126 functions as a source electrode.
  • the second electrodes 117 and 127 are disposed on the III-V compound semiconductor nanowires 113 and 123 and the insulating protective films 115 and 125, and the second regions 113b and 123b of the III-V compound semiconductor nanowires 113 and 123 ( n-type semiconductor).
  • the second electrodes 117 and 127 are, for example, Ti/Au alloy film or Ge/Au/Ni/Au alloy film.
  • the second electrode 117 functions as a source electrode.
  • the second electrode 127 functions as a drain electrode.
  • the gate electrodes 118 and 128 are arranged so that an electric field can be applied to the junction interface between the group IV semiconductor substrate 111 and the first regions 113a and 123a of the group III-V compound semiconductor nanowires 113 and 123.
  • the gate electrodes 118 and 128 are arranged on the gate dielectric films 114 and 124 so as to cover the periphery of the first regions 113a and 123a of the III-V compound semiconductor nanowires 113 and 123.
  • the gate electrodes 118 and 128 are, for example, Ti/Au alloy films.
  • the junction interface between the (111) plane of the IV group semiconductor substrate 111 and the first regions 113a and 123a of the III-V group compound semiconductor nanowires 113 and 123 functions as a tunnel layer.
  • the first TFET 101 and the second TFET 102 have substantially the same configuration, but the first TFET 101 and the second TFET 102 have a source electrode (denoted by “S” in FIG. 1) and a drain electrode (denoted by “D” in FIG. 1). (Indicated by “”) is the opposite of the positional relationship.
  • the present inventor simply replaces the positions of the electrodes in this way, and as shown in FIG.
  • the first TFET 101 operates as a TFET (p-TFET) having a p-type channel
  • the second TFET 102 operates as an n-type. It has been found that it operates as a TFET (n-TFET) having a channel of.
  • FIG. 3 is a graph showing the electrical characteristics of the first TFET 101 (p-TFET) and the second TFET 102 (n-TFET). As shown in this graph, the sub-thresholds of the first TFET 101 and the second TFET 102 were both 40 mV/digit or less.
  • FIG. 4A is a graph showing the relationship between the gate voltage V G and the drain current I D or the gate current I G in the second TFET 102 (n-TFET) at room temperature for each potential V DS of the drain electrode with respect to the source electrode.
  • FIG. 4B is a graph showing the relationship between the gate voltage V G and the drain current I D in the first TFET 101 (p-TFET) at room temperature for each potential V DS of the drain electrode with respect to the source electrode.
  • the sub-thresholds of the first TFET 101 and the second TFET 102 are 21 mV/digit in the minimum in the second TFET 102 and 40 mV/digit in average or less, and the first TFET101 It can be seen that the minimum is 6 mV/digit and the average is 40 mV/digit. It is also understood that the complementary switching operation can be performed with the same structure by exchanging the source electrode and the drain electrode.
  • the switch element 100 can function as various complementary switch elements by appropriately connecting one or more first TFETs 101 and one or more second TFETs 102.
  • FIG. 5A is a perspective view showing an example of an inverter configured using the complementary switch element 100
  • FIG. 5B is a circuit diagram of the inverter shown in FIG. 5A.
  • FIG. 5A shows an example in which the complementary switch element 100 is formed on the BOX layer, and the insulating film 112, the gate dielectric films 114 and 124, and the insulating protective films 115 and 125 are omitted.
  • FIG. 5A shows an example in which the complementary switch element 100 is formed on the BOX layer, and the insulating film 112, the gate dielectric films 114 and 124, and the insulating protective films 115 and 125 are omitted.
  • two silicon thin wire structures formed on the BOX layer so as not to be in contact with each other are respectively used as a group IV semiconductor substrate 111 forming the first TFET 101 and a group IV semiconductor substrate 111 forming the second TFET 102. There is.
  • the method of manufacturing switch element 100 according to the present embodiment is not particularly limited.
  • the first TFET 101 and the second TFET 102 can be manufactured, for example, by the method described in WO2011/040012.
  • FIGS. 6A to 6D are schematic diagrams showing an example of a method of manufacturing the switch element 100. Since the first TFET 101 and the second TFET 102 are manufactured at the same time by the same procedure, only the first TFET 101 is shown in FIGS. 6A to 6D. Hereinafter, a method of manufacturing the switch element 100 will be described with reference to FIGS. 6A to 6D.
  • a group IV semiconductor substrate 111 that is highly p-type doped is prepared.
  • An insulating film 112 is formed on the (111 surface) of the group IV semiconductor substrate 111 by a thermal oxidation method or the like.
  • an opening having a predetermined size for example, a diameter of 20 nm
  • a III-V group compound semiconductor nanowire 113 is grown from the (111) plane of the IV group semiconductor substrate 111 exposed through the opening by MOVPE method.
  • the III-V group compound semiconductor nanowire 113 Before growing the III-V group compound semiconductor nanowire 113, it is preferable to form a thin film of the III-V group compound semiconductor on the (111) plane of the IV group semiconductor substrate 111 by the alternating raw material supply modulation method. Publication No. 2011/040012).
  • the second region 113b of the III-V compound semiconductor nanowire 113 was doped to be highly doped to the undoped first region 113a and n-type.
  • the second region 113b is formed.
  • a gate dielectric film 114, an insulating protective film 115, a first electrode 116, a second electrode 117 and a gate electrode 118 are formed.
  • the switch element 100 In the switch element 100 according to this embodiment, the first TFET 101 (p-TFET) and the second TFET 102 (n-TFET) have substantially the same configuration. Therefore, the switch element 100 according to the present embodiment can be easily integrated even though it is a complementary switch element including a TFET.
  • Embodiment 2 shows an example of the complementary switch element according to the present invention, in which a group III-V compound semiconductor nanowire extends vertically from the surface of an n-type heavily doped group IV semiconductor substrate.
  • FIG. 7 is a cross-sectional view showing the configuration of the complementary switch element 200 according to the second embodiment.
  • the same components as those of the TFET of the first embodiment are designated by the same reference numerals, and the description of the overlapping portions will be omitted.
  • the switch element 200 includes at least one first tunnel field effect transistor (first TFET) 201 and at least one second tunnel field effect transistor (second TFET) 202.
  • first TFET first tunnel field effect transistor
  • second TFET second tunnel field effect transistor
  • the first TFET 201 is a TFET (n-TFET) having an n-type channel
  • the second TFET 202 is a TFET (p-TFET) having a p-type channel.
  • the first TFET 201 and the second TFET 202 have substantially the same configuration, but in the first TFET 201 and the second TFET 202, the source electrode (indicated by “S” in FIG. 7) and the drain electrode (indicated by “D” in FIG. 7). The positional relationship with is opposite.
  • the first TFET 201 includes a group IV semiconductor substrate 211, an insulating film 112, a III-V group compound semiconductor nanowire 213, a gate dielectric film 114, an insulating protective film 115, a first electrode (drain electrode) 116, a second electrode (source electrode). 117 and a gate electrode 118.
  • the III-V compound semiconductor nanowire 213 is composed of an undoped first region 213a and a p-type highly doped second region 213b.
  • the first electrode 116 is a drain electrode and the second electrode 117 is a source electrode.
  • a tunnel phenomenon occurs at the junction interface between the (111) plane of the IV semiconductor substrate 211 and the III-V compound semiconductor nanowire 213.
  • the second TFET 202 includes a group IV semiconductor substrate 211, an insulating film 112, a III-V compound semiconductor nanowire 223, a gate dielectric film 124, an insulating protective film 125, a first electrode (source electrode) 126, a second electrode (drain electrode). It has a 127 and a gate electrode 128.
  • the III-V compound semiconductor nanowire 223 is composed of an undoped first region 223a and a p-type highly doped second region 223b.
  • the first electrode 126 is a source electrode and the second electrode 127 is a drain electrode.
  • a tunnel phenomenon occurs at the junction interface between the (111) plane of the IV semiconductor substrate 211 and the III-V compound semiconductor nanowire 223.
  • the group IV semiconductor substrate 211 is a substrate made of a group IV semiconductor such as silicon or germanium, and the upper surface thereof is the (111) plane.
  • the group IV semiconductor substrate 211 is, for example, a silicon (111) substrate.
  • the group IV semiconductor substrate 211 is highly n-type doped.
  • the entire group IV semiconductor substrate 211 may be doped, or only part of the group IV semiconductor substrate 211 may be doped.
  • the group IV semiconductor substrate 211 that constitutes the first TFET 201 and the group IV semiconductor substrate 211 that constitutes the second TFET 202 are electrically or spatially separated.
  • the first TFET 201 is configured by disposing a structure having a conduction type different from that of the group IV semiconductor substrate 211 between the group IV semiconductor substrate 211 forming the first TFET 201 and the group IV semiconductor substrate 211 forming the second TFET 202.
  • the group IV semiconductor substrate 211 that operates and the group IV semiconductor substrate 211 that forms the second TFET 202 may be electrically separated.
  • two silicon thin wire structures formed on the BOX layer so as not to be in contact with each other are a group IV semiconductor substrate 211 forming the first TFET 201 and a group IV semiconductor substrate 211 forming the second TFET 202.
  • the group IV semiconductor substrate 211 forming the first TFET 201 and the group IV semiconductor substrate 211 forming the second TFET 202 may be spatially separated.
  • the III-V compound semiconductor nanowires 213 and 223 are structures made of III-V compound semiconductor and having a diameter of 2 to 100 nm and a length of 50 nm to 10 ⁇ m.
  • the III-V group compound semiconductor nanowires 213 and 223 are arranged on the (111) plane of the IV group semiconductor substrate 211 such that their major axes are perpendicular to the (111) plane.
  • the III-V group compound semiconductor may be a semiconductor composed of two elements, a semiconductor composed of three elements, a semiconductor composed of four elements, or a semiconductor composed of more elements.
  • the III-V group compound semiconductor nanowires 213, 223 are composed of undoped first regions 213a, 223a (intrinsic semiconductor) and p-type highly doped second regions 213b, 223b (p-type semiconductor).
  • the first regions 213a and 223a are connected to the (111) plane of the IV group semiconductor substrate 211.
  • the second regions 213b and 223b are connected to the second electrodes 117 and 127.
  • the first regions 213a and 223a of the III-V compound semiconductor nanowires 213 and 223 and the (111) plane of the IV semiconductor substrate 211 basically form a dislocation-free and defect-free junction interface.
  • the junction interface between the (111) plane of the IV group semiconductor substrate 211 and the first regions 213a and 223a of the III-V group compound semiconductor nanowires 213 and 223 functions as a tunnel layer.
  • the first TFET 201 and the second TFET 202 have substantially the same configuration, but the first TFET 201 and the second TFET 202 have a source electrode (indicated by “S” in FIG. 7) and a drain electrode (in FIG. 7, “D”). (Indicated by “”) is the opposite of the positional relationship.
  • the first TFET 201 operates as a TFET (n-TFET) having an n-type channel
  • the second TFET 202 is a p-type. It has been found that it operates as a TFET (p-TFET) having a channel of. Therefore, by appropriately connecting one or more first TFETs 201 and one or more second TFETs 202, it is possible to function as various complementary switch elements.
  • the manufacturing method of the switch element 200 according to the present embodiment is not particularly limited.
  • the switch element 200 of the second embodiment can be manufactured by the same procedure as the switch element 100 of the first embodiment.
  • the switch element 200 (effect)
  • the first TFET 201 n-TFET
  • the second TFET 202 p-TFET
  • the switch element 200 according to the present embodiment can be easily integrated even though it is a complementary switch element including a TFET.
  • the third embodiment shows an example of the complementary switch element according to the present invention, in which the III-V compound semiconductor nanowires extend obliquely from the surface of the p-type low-doped group IV semiconductor substrate. ..
  • FIG. 9 is a sectional view showing the configuration of the complementary switch element 300 according to the third embodiment.
  • the switch element 300 of the third embodiment includes at least one first tunnel field effect transistor (first TFET) 301 and at least one second tunnel field effect transistor (second TFET) 302.
  • first TFET first tunnel field effect transistor
  • second TFET second tunnel field effect transistor
  • the first TFET 301 is a TFET (n-TFET) having an n-type channel
  • the second TFET 302 is a TFET (p-TFET) having a p-type channel.
  • the first TFET 301 and the second TFET 302 have substantially the same configuration, but in the first TFET 301 and the second TFET 302, the source electrode (indicated by “S” in FIG. 9) and the drain electrode (indicated by “D” in FIG. 9) are used. The positional relationship with is opposite.
  • the first TFET 301 includes a group IV semiconductor substrate 311, a group III-V compound semiconductor nanowire 312, an insulating film (gate dielectric film) 313, a first electrode (source electrode) 314, a second electrode (drain electrode) 315, and a gate electrode 316. Have. Part of the insulating film 313 also functions as a gate dielectric film.
  • the group IV semiconductor substrate 311 includes an undoped first region 311a and an n-type highly doped second region 311b.
  • the first electrode 314 is a source electrode and the second electrode 315 is a drain electrode.
  • a tunnel phenomenon occurs at the junction interface between the (111) face 311c of the IV group semiconductor substrate 311 and the III-V group compound semiconductor nanowire 312.
  • the second TFET 302 includes a group IV semiconductor substrate 311, a group III-V compound semiconductor nanowire 322, an insulating film (gate dielectric film) 323, a first electrode (drain electrode) 324, a second electrode (source electrode) 325, and a gate electrode 326. Have. Part of the region of the insulating film 323 also functions as a gate dielectric film.
  • the group IV semiconductor substrate 311 includes an undoped first region 321a and an n-type highly doped second region 321b.
  • the first electrode 324 is a drain electrode and the second electrode 325 is a source electrode.
  • a tunnel phenomenon occurs at the junction interface between the (111) plane 321c of the IV semiconductor substrate 311 and the III-V compound semiconductor nanowire 322.
  • the group IV semiconductor substrate 311 is a substrate made of a group IV semiconductor such as silicon or germanium, and the upper surface thereof is the (100) plane.
  • the group IV semiconductor substrate 311 is, for example, a silicon (100) substrate.
  • the group IV semiconductor substrate 311 is p-type lightly doped.
  • the undoped first region 311a (intrinsic semiconductor) and n-type highly-doped one of the two surfaces of the group IV semiconductor substrate 311 on which the group III-V compound semiconductor nanowires 312 are arranged.
  • the formed second regions 311b are formed adjacent to each other.
  • the first region 311a has not only the (100) plane but also the (111) plane 311c.
  • the undoped first region 321a (intrinsic semiconductor) and the n-type are formed on the surface of the group IV semiconductor substrate 311 on which the group III-V compound semiconductor nanowires 322 are arranged.
  • Highly doped second regions 321b (n-type semiconductors) are formed adjacent to each other.
  • the first region 321a has not only the (100) plane but also the (111) plane 321c.
  • the III-V compound semiconductor nanowires 312 and 322 are structures made of a III-V compound semiconductor and having a diameter of 2 to 100 nm and a length of 50 nm to 10 ⁇ m.
  • the III-V group compound semiconductor nanowires 312 and 322 are arranged on the (111) planes 311c and 321c of the IV group semiconductor substrate 311, with their major axes perpendicular to the (111) planes 311c and 321c.
  • the III-V group compound semiconductor may be a semiconductor composed of two elements, a semiconductor composed of three elements, a semiconductor composed of four elements, or a semiconductor composed of more elements.
  • III-V compound semiconductors composed of two elements include InAs, InP, GaAs, GaN, InSb, GaSb and AlSb.
  • III-V group compound semiconductors composed of three elements include AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb and AlInSb.
  • III-V group compound semiconductors composed of four or more elements include InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb and AlInGaPSb.
  • the III-V compound semiconductor nanowires 312 and 322 are either undoped or lightly p-type doped. In the present embodiment, the III-V compound semiconductor nanowires 312 and 322 are p-type lightly doped.
  • the III-V compound semiconductor nanowires 312 and 322 and the (111) faces 311c and 321c of the IV semiconductor substrate 311 basically form a dislocation-free and defect-free bonding interface.
  • the insulating films 313 and 323 cover at least the entire surfaces ((100) plane) of the first regions 311a and 321a of the group IV semiconductor substrate 311, and a part of the surfaces ((100) plane) of the second regions 311b and 321b. It is an insulating film. As described above, some regions of the insulating films 313 and 323 function as a gate dielectric film. In the present embodiment, the insulating films 313 and 323 are formed on the entire surfaces of the first regions 311a and 321a, a part of the surfaces of the second regions 311b and 321b, and the first electrodes 314 and 324 of the group IV semiconductor substrate 311. It covers the lower part.
  • the insulating films 313 and 323 are high dielectric films such as hafnium aluminate (HfAlO x ) films.
  • the first electrodes 314 and 324 are arranged on the group IV semiconductor substrate 311 via the insulating films 313 and 323, and are connected to the group III-V compound semiconductor nanowires 312 and 322 (p-type semiconductor).
  • the first electrodes 314 and 324 are, for example, Ti/Au alloy films.
  • the first electrode 314 functions as a source electrode.
  • the first electrode 324 functions as a drain electrode.
  • the second electrodes 315 and 325 are arranged on the second regions 311b and 321b of the group IV semiconductor substrate 311, and are connected to the second regions 311b and 321b (n-type semiconductor).
  • the second electrodes 315 and 325 are, for example, Ti/Au alloy film or Ge/Au/Ni/Au alloy film.
  • the second electrode 315 functions as a drain electrode.
  • the second electrode 325 functions as a source electrode.
  • the gate electrodes 316 and 326 are arranged so that an electric field can be applied to the junction interface between the first regions 311a and 321a of the group IV semiconductor substrate 311 and the group III-V compound semiconductor nanowires 312 and 322.
  • the gate electrodes 316 and 326 are arranged on the insulating films (gate dielectric films) 313 and 323 on the first regions 311a and 321a.
  • the gate electrodes 316 and 326 are, for example, Ti/Au alloy films.
  • the junction interface between the (111) planes 311c and 321c of the IV group semiconductor substrate 311 and the III-V group compound semiconductor nanowires 312 and 322 functions as a tunnel layer.
  • the first TFET 301 and the second TFET 302 have substantially the same configuration, but the first TFET 301 and the second TFET 302 have a source electrode (denoted by “S” in FIG. 9) and a drain electrode (“D” in FIG. 9). (Indicated by “”) is the opposite of the positional relationship.
  • S source electrode
  • D drain electrode
  • the first TFET 301 operates as a TFET having an n-type channel (n-TFET), and the second TFET 302 is a p-type. It has been found that it operates as a TFET (p-TFET) having a channel of.
  • FIG. 11 is a graph showing the electrical characteristics of the first TFET 301 (n-TFET) and the second TFET 302 (p-TFET). As shown in this graph, the sub-thresholds of the first TFET 301 and the second TFET 302 were both minimum 50 mV/digit.
  • the switch element 300 can function as various complementary switch elements by appropriately connecting one or more first TFETs 301 and one or more second TFETs 302.
  • FIG. 12A is a perspective view showing an example of an inverter configured using the complementary switch element 300
  • FIG. 12B is a circuit diagram of the inverter shown in FIG. 12A.
  • FIG. 12A shows an example in which the complementary switch element 300 is formed by forming the fin-type first TFET 301 and the fin-type second TFET 302 on the BOX layer, and a part of the group IV semiconductor substrate 311 is omitted. ing.
  • FIG. 12A shows an example in which the complementary switch element 300 is formed by forming the fin-type first TFET 301 and the fin-type second TFET 302 on the BOX layer, and a part of the group IV semiconductor substrate 311 is omitted. ing.
  • FIG. 13 is a graph showing electrical characteristics of the fin-type first TFET 301 (n-TFET) and the fin-type second TFET 302 (p-TFET). As shown in this graph, the sub-thresholds of the first TFET 301 and the second TFET 302 were both 40 mV/digit or less.
  • the method of manufacturing switch element 300 according to the present embodiment is not particularly limited.
  • the first TFET 301 and the second TFET 302 can be manufactured, for example, by the method described in WO2011/040012.
  • FIGS. 14A to 14D are schematic views showing an example of a method of manufacturing the switch element 300. Since the first TFET 301 and the second TFET 302 are simultaneously manufactured in the same procedure, FIGS. 14A to 14D show only the first TFET 301. Hereinafter, a method of manufacturing the switch element 300 will be described with reference to FIGS. 14A to 14D.
  • a group IV semiconductor substrate 311 is prepared. On the group IV semiconductor substrate 311, an undoped first region 311a and an n-type highly doped second region 311b are formed. Next, as shown in FIG. 14B, anisotropic etching is performed on the first region 311a of the group IV semiconductor substrate 311 to expose the (111) plane 311c. Further, the insulating film 313 is formed on the surface of the group IV semiconductor substrate 311 by a thermal oxidation method or the like. An opening is formed in the insulating film 313 so that the (111) surface 311c of the first region 311a of the group IV semiconductor substrate 311 is exposed. Next, as shown in FIG.
  • a III-V compound semiconductor nanowire 312 is grown from the (111) plane 311c of the first region 311a through the opening by MOVPE method. At this time, it is preferable to form a thin film of a III-V compound semiconductor on the (111) plane 311c of the first region 311a by the alternating raw material supply modulation method before growing the III-V compound semiconductor nanowires 312 (International Publication No. 2011/040012). Finally, as shown in FIG. 14D, the first electrode 314, the second electrode 315, and the gate electrode 316 are formed.
  • the switch element 300 according to the present embodiment the first TFET 301 (n-TFET) and the second TFET 302 (p-TFET) have substantially the same configuration. Therefore, the switch element 300 according to the present embodiment can be easily integrated even though it is a complementary switch element including a TFET.
  • the fourth embodiment shows an example of the complementary switch element according to the present invention, in which the group III-V compound semiconductor nanowires extend obliquely from the surface of the n-type low-doped group IV semiconductor substrate. ..
  • FIG. 15 is a sectional view showing the configuration of the complementary switch element 400 according to the fourth embodiment.
  • the same components as those of the TFET of the third embodiment are designated by the same reference numerals, and the description of the overlapping portions will be omitted.
  • the switch element 400 has at least one first tunnel field effect transistor (first TFET) 401 and at least one second tunnel field effect transistor (second TFET) 402.
  • first TFET first tunnel field effect transistor
  • second TFET second tunnel field effect transistor
  • the first TFET 401 is a TFET having a p-type channel (p-TFET), and the second TFET 402 is a TFET having an n-type channel (n-TFET).
  • the first TFET 401 and the second TFET 402 have substantially the same configuration, but the first TFET 401 and the second TFET 402 have a source electrode (indicated by “S” in FIG. 15) and a drain electrode (indicated by “D” in FIG. 15). The positional relationship with is opposite.
  • the first TFET 401 includes a group IV semiconductor substrate 411, a group III-V compound semiconductor nanowire 412, an insulating film (gate dielectric film) 313, a first electrode (source electrode) 314, a second electrode (drain electrode) 315, and a gate electrode 316. Have. Part of the insulating film 313 also functions as a gate dielectric film.
  • the group IV semiconductor substrate 411 includes an undoped first region 411a and a p-type highly doped second region 411b.
  • the first electrode 314 is a source electrode and the second electrode 315 is a drain electrode.
  • a tunnel phenomenon occurs at the junction interface between the (111) plane 411c of the IV group semiconductor substrate 411 and the III-V group compound semiconductor nanowire 412.
  • the second TFET 402 includes a group IV semiconductor substrate 411, a group III-V compound semiconductor nanowire 422, an insulating film (gate dielectric film) 323, a first electrode (drain electrode) 324, a second electrode (source electrode) 325, and a gate electrode 326. Have. Part of the region of the insulating film 323 also functions as a gate dielectric film.
  • the group IV semiconductor substrate 411 includes an undoped first region 421a and a p-type highly doped second region 421b.
  • the first electrode 324 is a drain electrode and the second electrode 325 is a source electrode.
  • a tunnel phenomenon occurs at the junction interface between the (111) plane 421c of the IV group semiconductor substrate 411 and the III-V group compound semiconductor nanowire 422.
  • the group IV semiconductor substrate 411 is made of a group IV semiconductor such as silicon or germanium, and has a (100) surface on its upper surface.
  • the group IV semiconductor substrate 411 is, for example, a silicon (100) substrate.
  • the group IV semiconductor substrate 411 is n-type lightly doped.
  • the surface on which the III-V group compound semiconductor nanowires 412 are arranged is the undoped first region 411a (intrinsic semiconductor) and p-type highly doped.
  • the formed second regions 411b (p-type semiconductor) are formed so as to be adjacent to each other.
  • the first region 411a has not only the (100) plane but also the (111) plane 411c.
  • the undoped first region 421a (intrinsic semiconductor) and the p-type region are formed on the surface of the group IV semiconductor substrate 411 on which the group III-V compound semiconductor nanowire 422 is arranged.
  • Highly doped second regions 421b (n-type semiconductors) are formed adjacent to each other.
  • the first region 421a has not only the (100) plane but also the (111) plane 421c.
  • the III-V group compound semiconductor nanowires 412 and 422 are structures made of a III-V group compound semiconductor and having a diameter of 2 to 100 nm and a length of 50 nm to 10 ⁇ m.
  • the III-V group compound semiconductor nanowires 412 and 422 are arranged on the (111) planes 411c and 421c of the IV group semiconductor substrate 411 such that their major axes are perpendicular to the (111) planes 411c and 421c.
  • the III-V group compound semiconductor may be a semiconductor composed of two elements, a semiconductor composed of three elements, a semiconductor composed of four elements, or a semiconductor composed of more elements.
  • the III-V compound semiconductor nanowires 412 and 422 are either undoped or lightly n-doped. In the present embodiment, the III-V compound semiconductor nanowires 412 and 422 are p-type lightly doped. The III-V compound semiconductor nanowires 412 and 422 and the (111) planes 411c and 421c of the IV semiconductor substrate 411 form a dislocation-free and defect-free bonding interface.
  • the junction interface between the (111) planes 411c and 421c of the group IV semiconductor substrate 411 and the group III-V compound semiconductor nanowires 412 and 422 functions as a tunnel layer.
  • the first TFET 401 and the second TFET 402 have substantially the same configuration, but the first TFET 401 and the second TFET 402 have a source electrode (denoted by “S” in FIG. 15) and a drain electrode (“D” in FIG. 15). (Indicated by “”) is the opposite of the positional relationship.
  • S source electrode
  • D drain electrode
  • the first TFET 401 operates as a TFET (p-TFET) having a p-type channel
  • the second TFET 402 operates as an n-type. It has been found that it operates as a TFET (n-TFET) having a channel of. Therefore, by appropriately connecting one or more first TFETs 401 and one or more second TFETs 402, it is possible to function as various complementary switch elements.
  • the method for manufacturing switch element 400 according to the present embodiment is not particularly limited.
  • the switch element 400 of the fourth embodiment can be manufactured by the same procedure as the switch element 300 of the third embodiment.
  • first TFET 401 p-TFET
  • second TFET 402 n-TFET
  • each TFET has a plurality of TFETs for one channel. It may have a multi-gate TFET in which a gate electrode is arranged.
  • the complementary switch element of the present invention is useful as a switch element formed in, for example, a semiconductor microprocessor or a highly integrated circuit.
  • first TFET First tunnel field effect transistor
  • second TFET second tunnel field effect transistor
  • Group IV semiconductor substrate Insulating film 113, 123, 213, 223 III-V group compound semiconductor nanowires 113a, 123a, 213a, 223a First region 113b, 123b, 213b, 223b Second region 114, 124 Gate dielectric Films 115 and 125 Insulation protective films 116 and 126 First electrodes 117 and 127 Second electrodes 118 and 128 Gate electrodes 300 and 400 Complementary switching devices 301 and 401 First tunnel field effect transistor (first TFET) 302,402 second tunnel field effect transistor (second TFET) 311,411 Group IV semiconductor substrate 311a, 321a, 411a, 421a First region 311b, 321b, 411b, 421b Second region 311c, 321c, 411c, 421c (111) plane 312, 322, 412,

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Abstract

相補型スイッチ素子は、第1導電型のチャネルを有する第1TFETと、第2導電型のチャネルを有する第2TFETとを有する。第1TFETおよび第2TFETは、それぞれ、第1導電型にドープされたIV族半導体基板と、IV族半導体基板上に配置されたIII-V族化合物半導体からなるナノワイヤと、IV族半導体基板に接続された第1電極と、ナノワイヤに接続された第2電極と、IV族半導体基板とナノワイヤとの界面に電界を作用させるゲート電極と、を有する。ナノワイヤは、IV族半導体基板に接続された第1領域と、第2導電型にドープされた第2領域とを含む。第1TFETでは、第2電極がソース電極であり、第1電極がドレイン電極である。第2TFETでは、第1電極がソース電極であり、第2電極がドレイン電極である。

Description

相補型スイッチ素子
 本発明は、相補型スイッチ素子に関する。
 半導体マイクロプロセッサおよび高集積回路は、金属-酸化膜-半導体(以下「MOS」という)電界効果トランジスタ(以下「FET」という)などの素子を半導体基板上に集積して製造される。一般的には、相補型MOSFET(以下「CMOS」という)が集積回路の基本素子(スイッチ素子)となる。半導体基板の材料には、IV族半導体であるシリコンが主として使用される。CMOSを構成するトランジスタを小型化することで、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。CMOSを小型化する際の課題の一つは、電力消費量の増大である。電力消費量の増大の主な原因としては、1つのマイクロチップに搭載可能なCMOSの数が増加すること、および短チャネル効果によるリーク電流が増大することの2つが挙げられる。これらのうち、リーク電流の増大は、供給電圧の増大をもたらすことになる。したがって、各CMOSについて、リーク電流を抑制し、動作電圧を低減させる必要がある。
 CMOSのスイッチ特性を示す指標として、サブ閾値(mV/桁)が用いられる。サブ閾値は、MOSFETをON状態にするための最低駆動電圧に相当する。従来のMOSFETのスイッチ特性は、電子および正孔(キャリア)の拡散現象に基づくものである。したがって、従来のMOSFETでは、サブ閾値スロープの理論的な最小値は60mV/桁であり、これよりも小さなサブ閾値を示すスイッチ特性を実現することはできなかった。
 この物理的な理論限界を超え、より小さなサブ閾値で動作するスイッチ素子として、トンネルFET(以下「TFET」という)が報告されている(例えば、非特許文献1,2参照)。TFETは、短チャネル効果がなく、かつ高いON/OFF比を低電圧で実現できるため、次世代スイッチ素子の有力な候補と考えられている。
Bhuwalka, K.K., Schulze, J. and Eisele, I., "Scaling the vertical tunnel FET with tunnel bandgap modulation and gate workfunction engineering", IEEE transactions on electron devices, Vol.52, No.5, May (2005), pp.909-917. Bhuwalka, K.K., Schulze, J. and Eisele, I., "A simulation approach to optimize the electrical parameters of a vertical tunnel FET", IEEE transactions on electron devices, Vol.52, No.7, July (2005), pp.1541-1547.
 CMOSのような相補型スイッチ素子をTFETを用いて構成する場合、TFETをMOSFETのように集積化する必要がある。しかしながら、TFETは、ソース領域およびドレイン領域の構造が非対称であるため、ソース領域およびドレイン領域の構造が対称であるMOSFETのように集積化するのは容易ではない。
 本発明の目的は、容易に集積化することができる、TFETを含む相補型スイッチ素子を提供することである。
 本発明の第1の相補型スイッチ素子は、第1導電型のチャネルを有する第1トンネル電界効果トランジスタと、前記第1導電型と異なる第2導電型のチャネルを有する第2トンネル電界効果トランジスタと、を有する相補型スイッチ素子であって、前記第1トンネル電界効果トランジスタおよび前記第2トンネル電界効果トランジスタは、それぞれ、(111)面を有し、前記第1導電型にドープされたIV族半導体基板と、前記(111)面上に配置され、前記(111)面に接続された第1領域と、前記第2導電型にドープされた第2領域とを含むIII-V族化合物半導体ナノワイヤと、前記IV族半導体基板に接続された第1電極と、前記第2領域に接続された第2電極と、前記(111)面と前記第1領域との界面に電界を作用させるゲート電極と、を有し、前記第1トンネル電界効果トランジスタでは、前記第2電極がソース電極であり、かつ前記第1電極がドレイン電極であり、前記第2トンネル電界効果トランジスタでは、前記第1電極がソース電極であり、かつ前記第2電極がドレイン電極である。
 本発明の第2の相補型スイッチ素子は、第1導電型のチャネルを有する第1トンネル電界効果トランジスタと、前記第1導電型と異なる第2導電型のチャネルを有する第2トンネル電界効果トランジスタと、を有する相補型スイッチ素子であって、前記第1トンネル電界効果トランジスタおよび前記第2トンネル電界効果トランジスタは、それぞれ、(111)面を有する第1領域と、前記第1導電型にドープされた第2領域とを含むIV族半導体基板と、前記(111)面上に配置され、ドープされていないか、または前記第2導電型にドープされたIII-V族化合物半導体ナノワイヤと、前記III-V族化合物半導体ナノワイヤに接続された第1電極と、前記第2領域に接続された第2電極と、前記III-V族化合物半導体ナノワイヤと前記(111)面との界面に電界を作用させるゲート電極と、を有し、前記第1トンネル電界効果トランジスタでは、前記第1電極がソース電極であり、かつ前記第2電極がドレイン電極であり、前記第2トンネル電界効果トランジスタでは、前記第2電極がソース電極であり、かつ前記第1電極がドレイン電極である。
 本発明によれば、容易に集積化することができる、TFETを含む相補型スイッチ素子を提供することができる。したがって、本発明によれば、電力消費量が少ない半導体マイクロプロセッサおよび高集積回路を提供することができる。
図1は、実施の形態1に係る相補型スイッチ素子の構成を示す断面図である。 図2は、実施の形態1に係る相補型スイッチ素子の第1TFETおよび第2TFETのバンド構造図である。 図3は、第1TFET(p-TFET)および第2TFET(n-TFET)の電気特性を示すグラフである。 図4Aは、第2TFET(n-TFET)の電気特性を示すグラフであり、図4Bは、第1TFET(p-TFET)の電気特性を示すグラフである。 図5Aは、実施の形態1に係る相補型スイッチ素子を用いて構成されたインバータの例を示す斜視図であり、図5Bは、図5Aに示されるインバータの回路図である。 図6A~Dは、実施の形態1に係る相補型スイッチ素子の製造方法の一例を示す模式図である。 図7は、実施の形態2に係る相補型スイッチ素子の構成を示す断面図である。 図8は、実施の形態2に係る相補型スイッチ素子の第1TFETおよび第2TFETのバンド構造図である。 図9は、実施の形態3に係る相補型スイッチ素子の構成を示す断面図である。 図10は、実施の形態3に係る相補型スイッチ素子の第1TFETおよび第2TFETのバンド構造図である。 図11は、第1TFET(n-TFET)および第2TFET(p-TFET)の電気特性を示すグラフである。 図12Aは、実施の形態3に係る相補型スイッチ素子を用いて構成されたインバータの例を示す斜視図であり、図12Bは、図12Aに示されるインバータの回路図である。 図13は、フィン型の第1TFET(n-TFET)およびフィン型の第2TFET(p-TFET)の電気特性を示すグラフである。 図14A~Dは、実施の形態3に係る相補型スイッチ素子の製造方法の一例を示す模式図である。 図15は、実施の形態4に係る相補型スイッチ素子の構成を示す断面図である。 図16は、実施の形態4に係る相補型スイッチ素子の第1TFETおよび第2TFETのバンド構造図である。
 以下、本発明の実施の形態について、図面を参照して詳細に説明する。
 [実施の形態1]
 実施の形態1では、p型に高ドープされたIV族半導体基板の表面から垂直方向にIII-V族化合物半導体ナノワイヤが延在している、本発明に係る相補型スイッチ素子の例を示す。
 (相補型スイッチ素子の構成)
 図1は、実施の形態1に係る相補型スイッチ素子100の構成を示す断面図である。図1に示されるように、実施の形態1のスイッチ素子100は、少なくとも1つの第1トンネル電界効果トランジスタ(第1TFET)101および少なくとも1つの第2トンネル電界効果トランジスタ(第2TFET)102を有する。
 第1TFET101は、p型のチャネルを有するTFET(p-TFET)であり、第2TFET102は、n型のチャネルを有するTFET(n-TFET)である。第1TFET101および第2TFET102は、実質的に同一の構成を有するが、第1TFET101と第2TFET102とでは、ソース電極(図1において「S」で示す)とドレイン電極(図1において「D」で示す)との位置関係が逆である。
 第1TFET101は、IV族半導体基板111、絶縁膜112、III-V族化合物半導体ナノワイヤ113、ゲート誘電体膜114、絶縁保護膜115、第1電極(ドレイン電極)116、第2電極(ソース電極)117およびゲート電極118を有する。III-V族化合物半導体ナノワイヤ113は、ドープされていない第1領域113aおよびn型に高ドープされた第2領域113bからなる。第1TFET101では、第1電極116はドレイン電極であり、第2電極117はソース電極である。第1TFET101では、IV族半導体基板111の(111)面とIII-V族化合物半導体ナノワイヤ113との接合界面においてトンネル現象が生じる。
 第2TFET102は、IV族半導体基板111、絶縁膜112、III-V族化合物半導体ナノワイヤ123、ゲート誘電体膜124、絶縁保護膜125、第1電極(ソース電極)126、第2電極(ドレイン電極)127およびゲート電極128を有する。III-V族化合物半導体ナノワイヤ123は、ドープされていない第1領域123aおよびn型に高ドープされた第2領域123bからなる。第2TFET102では、第1電極126はソース電極であり、第2電極127はドレイン電極である。第2TFET102では、IV族半導体基板111の(111)面とIII-V族化合物半導体ナノワイヤ123との接合界面においてトンネル現象が生じる。
 IV族半導体基板111は、シリコンやゲルマニウムなどのIV族半導体からなり、その上面が(111)面である基板である。IV族半導体基板111は、例えばシリコン(111)基板である。本実施の形態では、IV族半導体基板111は、p型に高ドープされている。IV族半導体基板111の全体がドープされていてもよいし、IV族半導体基板111の一部のみがドープされていてもよい。
 なお、第1TFET101を構成するIV族半導体基板111と、第2TFET102を構成するIV族半導体基板111とは、電気的または空間的に分離されている。たとえば、第1TFET101を構成するIV族半導体基板111と、第2TFET102を構成するIV族半導体基板111との間に、IV族半導体基板111と異なる伝導形の構造を配置することで、第1TFET101を構成するIV族半導体基板111と、第2TFET102を構成するIV族半導体基板111とを電気的に分離してもよい。また、BOX層の上に互いに非接触となるように形成された2つのシリコン細線構造をそれぞれ第1TFET101を構成するIV族半導体基板111と、第2TFET102を構成するIV族半導体基板111とすることで、第1TFET101を構成するIV族半導体基板111と、第2TFET102を構成するIV族半導体基板111とを空間的に分離してもよい。
 絶縁膜112は、IV族半導体基板111の2つの面のうちの少なくともIII-V族化合物半導体ナノワイヤ113およびIII-V族化合物半導体ナノワイヤ123が配置されている面((111)面)を被覆する絶縁性の膜である。IV族半導体基板111の他方の面(III-V族化合物半導体ナノワイヤ113およびIII-V族化合物半導体ナノワイヤ123が配置されていない面)には、絶縁膜112は形成されていてもよいし、形成されていなくてもよい。第1TFET101では、IV族半導体基板111とIII-V族化合物半導体ナノワイヤ113との間、およびIV族半導体基板111と第1電極(ドレイン電極)116との間には、絶縁膜112は存在しない。第2TFET102では、IV族半導体基板111とIII-V族化合物半導体ナノワイヤ123との間、およびIV族半導体基板111と第1電極(ソース電極)126との間には、絶縁膜112は存在しない。絶縁膜112の例には、酸化シリコン膜、窒化シリコン膜が含まれる。たとえば、絶縁膜112は、膜厚20nmの酸化シリコン膜である。
 III-V族化合物半導体ナノワイヤ113,123は、III-V族化合物半導体からなる、直径2~100nm、長さ50nm~10μmの構造体である。III-V族化合物半導体ナノワイヤ113,123は、IV族半導体基板111の(111)面上に、その長軸が(111)面に垂直になるように配置されている。III-V族化合物半導体は、2つの元素からなる半導体、3つの元素からなる半導体、4つの元素からなる半導体、それ以上の元素からなる半導体のいずれでもよい。2つの元素からなるIII-V族化合物半導体の例には、InAs、InP、GaAs、GaN、InSb、GaSbおよびAlSbが含まれる。3つの元素からなるIII-V族化合物半導体の例には、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSbおよびAlInSbが含まれる。4つ以上の元素からなるIII-V族化合物半導体の例には、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSbおよびAlInGaPSbが含まれる。
 前述のとおり、III-V族化合物半導体ナノワイヤ113,123は、ドープされていない第1領域113a,123a(真性半導体)およびn型に高ドープされた第2領域113b,123b(n型半導体)からなる。第1領域113a,123aは、IV族半導体基板111の(111)面に接続されている。第2領域113b,123bは、第2電極117,127に接続されている。III-V族化合物半導体ナノワイヤ113,123の第1領域113a,123aおよびIV族半導体基板111の(111)面は、基本的に無転位かつ無欠陥の接合界面を形成する。
 ゲート誘電体膜114,124は、III-V族化合物半導体ナノワイヤ113,123の側面の少なくとも一部を被覆する絶縁膜である。本実施の形態では、ゲート誘電体膜114,124は、III-V族化合物半導体ナノワイヤ113,123の側面全面および、IV族半導体基板111の一方の面(より正確には絶縁膜112)を被覆している。ゲート誘電体膜114,124は、例えばハフニウムアルミネート(HfAlO)膜などの高誘電体膜である。
 絶縁保護膜115,125は、III-V族化合物半導体ナノワイヤ113,123、ゲート誘電体膜114,124およびゲート電極118,128を被覆する、絶縁樹脂からなる膜である。絶縁樹脂の種類は、特に限定されないが、例えばBCB樹脂である。
 第1電極116,126は、IV族半導体基板111上に配置されており、IV族半導体基板111(p型半導体)に接続されている。第1電極116,126は、例えばTi/Au合金膜である。第1電極116,126は、IV族半導体基板111の2つの面のうちIII-V族化合物半導体ナノワイヤ113,123が配置されている面に配置されていてもよいし、IV族半導体基板111のもう一方の面(III-V族化合物半導体ナノワイヤ113,123が配置されていない面)に配置されていてもよい。第1TFET101では、第1電極116はドレイン電極として機能する。一方、第2TFET102では、第1電極126はソース電極として機能する。
 第2電極117,127は、III-V族化合物半導体ナノワイヤ113,123および絶縁保護膜115,125上に配置されており、III-V族化合物半導体ナノワイヤ113,123の第2領域113b,123b(n型半導体)に接続されている。第2電極117,127は、例えばTi/Au合金膜またはGe/Au/Ni/Au合金膜である。第1TFET101では、第2電極117はソース電極として機能する。一方、第2TFET102では、第2電極127はドレイン電極として機能する。
 ゲート電極118,128は、IV族半導体基板111とIII-V族化合物半導体ナノワイヤ113,123の第1領域113a,123aとの接合界面に電界を作用させることができるように配置されている。本実施の形態では、ゲート電極118,128は、III-V族化合物半導体ナノワイヤ113,123の第1領域113a,123aの周囲を覆うようにゲート誘電体膜114,124上に配置されている。ゲート電極118,128は、例えばTi/Au合金膜である。
 第1TFET101および第2TFET102では、IV族半導体基板111の(111)面とIII-V族化合物半導体ナノワイヤ113,123の第1領域113a,123aとの接合界面がトンネル層として機能する。前述のとおり、第1TFET101および第2TFET102は、実質的に同一の構成を有するが、第1TFET101と第2TFET102とでは、ソース電極(図1において「S」で示す)とドレイン電極(図1において「D」で示す)との位置関係が逆である。本発明者は、このように電極の位置を入れ替えるだけで、図2に示されるように、第1TFET101は、p型のチャネルを有するTFET(p-TFET)として動作し、第2TFET102は、n型のチャネルを有するTFET(n-TFET)として動作することを見出した。図3は、第1TFET101(p-TFET)および第2TFET102(n-TFET)の電気特性を示すグラフである。このグラフに示されるように、第1TFET101および第2TFET102のサブ閾値は、いずれも40mV/桁以下であった。
 図4Aは、室温の第2TFET102(n-TFET)における、ゲート電圧Vと、ドレイン電流Iまたはゲート電流Iとの関係を、ソース電極に対するドレイン電極の電位VDSごとに示すグラフである。また、図4Bは、室温の第1TFET101(p-TFET)における、ゲート電圧Vと、ドレイン電流Iとの関係を、ソース電極に対するドレイン電極の電位VDSごとに示すグラフである。これらのグラフから、ソース電極に対するドレイン電極の電位VDSを変化させても、第1TFET101および第2TFET102のサブ閾値は、第2TFET102では最小で21mV/桁、平均で40mV/桁以下であり、第1TFET101では最小で6mV/桁、平均で40mV/桁であることがわかる。また、ソース電極とドレイン電極を入れ替えることで同一構造で相補スイッチング動作ができることもわかる。
 本実施の形態に係るスイッチ素子100では、1または2以上の第1TFET101と、1または2以上の第2TFET102とを適切に接続することで、各種相補型スイッチ素子として機能させることができる。図5Aは、相補型スイッチ素子100を用いて構成されたインバータの例を示す斜視図であり、図5Bは、図5Aに示されるインバータの回路図である。図5Aでは、BOX層の上に相補型スイッチ素子100を形成した例を示しており、絶縁膜112、ゲート誘電体膜114,124、絶縁保護膜115,125を省略している。図5Aでは、BOX層の上に互いに非接触となるように形成された2つのシリコン細線構造を、それぞれ第1TFET101を構成するIV族半導体基板111と、第2TFET102を構成するIV族半導体基板111としている。
 (相補型スイッチ素子の製造方法)
 本実施の形態に係るスイッチ素子100の製造方法は、特に限定されない。第1TFET101および第2TFET102は、例えば国際公開第2011/040012号に記載の方法で製造されうる。
 図6A~Dは、スイッチ素子100の製造方法の一例を示す模式図である。第1TFET101および第2TFET102は、同じ手順で同時に作製されるため、図6A~Dでは、第1TFET101についてのみ示している。以下、図6A~Dを参照してスイッチ素子100の製造方法について説明する。
 まず、図6Aに示されるように、p型に高ドープされているIV族半導体基板111を準備する。このIV族半導体基板111の(111面)上には、熱酸化法などにより絶縁膜112が形成されている。次いで、図6Bに示されるように、IV族半導体基板111上の絶縁膜112に、フォトリソグラフィー法などを用いて所定の大きさ(例えば直径20nm)の開口部を形成する。次いで、図6Cに示されるように、MOVPE法により、開口部を通して露出したIV族半導体基板111の(111)面からIII-V族化合物半導体ナノワイヤ113を成長させる。このとき、III-V族化合物半導体ナノワイヤ113を成長させる前に、交互原料供給変調法によりIV族半導体基板111の(111)面にIII-V族化合物半導体の薄膜を形成することが好ましい(国際公開第2011/040012号参照)。また、III-V族化合物半導体ナノワイヤ113を形成した直後に、III-V族化合物半導体ナノワイヤ113の第2領域113bをドープして、ドープされていない第1領域113aおよびn型に高ドープされた第2領域113bを形成する。最後に、図6Dに示されるように、ゲート誘電体膜114、絶縁保護膜115、第1電極116、第2電極117およびゲート電極118を形成する。
 (効果)
 本実施の形態に係るスイッチ素子100では、第1TFET101(p-TFET)および第2TFET102(n-TFET)は、実質的に同一の構成を有する。したがって、本実施の形態に係るスイッチ素子100は、TFETを含む相補型スイッチ素子でありながらも容易に集積化されうる。
 [実施の形態2]
 実施の形態2では、n型に高ドープされたIV族半導体基板の表面から垂直方向にIII-V族化合物半導体ナノワイヤが延在している、本発明に係る相補型スイッチ素子の例を示す。
 (相補型スイッチ素子の構成)
 図7は、実施の形態2に係る相補型スイッチ素子200の構成を示す断面図である。実施の形態1のTFETと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
 図7に示されるように、実施の形態2のスイッチ素子200は、少なくとも1つの第1トンネル電界効果トランジスタ(第1TFET)201および少なくとも1つの第2トンネル電界効果トランジスタ(第2TFET)202を有する。
 第1TFET201は、n型のチャネルを有するTFET(n-TFET)であり、第2TFET202は、p型のチャネルを有するTFET(p-TFET)である。第1TFET201および第2TFET202は、実質的に同一の構成を有するが、第1TFET201と第2TFET202とでは、ソース電極(図7において「S」で示す)とドレイン電極(図7において「D」で示す)との位置関係が逆である。
 第1TFET201は、IV族半導体基板211、絶縁膜112、III-V族化合物半導体ナノワイヤ213、ゲート誘電体膜114、絶縁保護膜115、第1電極(ドレイン電極)116、第2電極(ソース電極)117およびゲート電極118を有する。III-V族化合物半導体ナノワイヤ213は、ドープされていない第1領域213aおよびp型に高ドープされた第2領域213bからなる。第1TFET201では、第1電極116はドレイン電極であり、第2電極117はソース電極である。第1TFET201では、IV族半導体基板211の(111)面とIII-V族化合物半導体ナノワイヤ213との接合界面においてトンネル現象が生じる。
 第2TFET202は、IV族半導体基板211、絶縁膜112、III-V族化合物半導体ナノワイヤ223、ゲート誘電体膜124、絶縁保護膜125、第1電極(ソース電極)126、第2電極(ドレイン電極)127およびゲート電極128を有する。III-V族化合物半導体ナノワイヤ223は、ドープされていない第1領域223aおよびp型に高ドープされた第2領域223bからなる。第2TFET202では、第1電極126はソース電極であり、第2電極127はドレイン電極である。第2TFET202では、IV族半導体基板211の(111)面とIII-V族化合物半導体ナノワイヤ223との接合界面においてトンネル現象が生じる。
 IV族半導体基板211は、シリコンやゲルマニウムなどのIV族半導体からなり、その上面が(111)面である基板である。IV族半導体基板211は、例えばシリコン(111)基板である。本実施の形態では、IV族半導体基板211は、n型に高ドープされている。IV族半導体基板211の全体がドープされていてもよいし、IV族半導体基板211の一部のみがドープされていてもよい。
 なお、第1TFET201を構成するIV族半導体基板211と、第2TFET202を構成するIV族半導体基板211とは、電気的または空間的に分離されている。たとえば、第1TFET201を構成するIV族半導体基板211と、第2TFET202を構成するIV族半導体基板211との間に、IV族半導体基板211と異なる伝導形の構造を配置することで、第1TFET201を構成するIV族半導体基板211と、第2TFET202を構成するIV族半導体基板211とを電気的に分離してもよい。また、BOX層の上に互いに非接触となるように形成された2つのシリコン細線構造をそれぞれ第1TFET201を構成するIV族半導体基板211と、第2TFET202を構成するIV族半導体基板211とすることで、第1TFET201を構成するIV族半導体基板211と、第2TFET202を構成するIV族半導体基板211とを空間的に分離してもよい。
 III-V族化合物半導体ナノワイヤ213,223は、III-V族化合物半導体からなる、直径2~100nm、長さ50nm~10μmの構造体である。III-V族化合物半導体ナノワイヤ213,223は、IV族半導体基板211の(111)面上に、その長軸が(111)面に垂直になるように配置されている。III-V族化合物半導体は、2つの元素からなる半導体、3つの元素からなる半導体、4つの元素からなる半導体、それ以上の元素からなる半導体のいずれでもよい。
 III-V族化合物半導体ナノワイヤ213,223は、ドープされていない第1領域213a,223a(真性半導体)およびp型に高ドープされた第2領域213b,223b(p型半導体)からなる。第1領域213a,223aは、IV族半導体基板211の(111)面に接続されている。第2領域213b,223bは、第2電極117,127に接続されている。III-V族化合物半導体ナノワイヤ213,223の第1領域213a,223aおよびIV族半導体基板211の(111)面は、基本的に無転位かつ無欠陥の接合界面を形成する。
 第1TFET201および第2TFET202では、IV族半導体基板211の(111)面とIII-V族化合物半導体ナノワイヤ213,223の第1領域213a,223aとの接合界面がトンネル層として機能する。前述のとおり、第1TFET201および第2TFET202は、実質的に同一の構成を有するが、第1TFET201と第2TFET202とでは、ソース電極(図7において「S」で示す)とドレイン電極(図7において「D」で示す)との位置関係が逆である。本発明者は、このように電極の位置を入れ替えるだけで、図8に示されるように、第1TFET201は、n型のチャネルを有するTFET(n-TFET)として動作し、第2TFET202は、p型のチャネルを有するTFET(p-TFET)として動作することを見出した。したがって、1または2以上の第1TFET201と、1または2以上の第2TFET202とを適切に接続することで、各種相補型スイッチ素子として機能させることができる。
 (相補型スイッチ素子の製造方法)
 本実施の形態に係るスイッチ素子200の製造方法は、特に限定されない。実施の形態2のスイッチ素子200は、実施の形態1のスイッチ素子100と同様の手順で作製することができる。
 (効果)
 本実施の形態に係るスイッチ素子200では、第1TFET201(n-TFET)および第2TFET202(p-TFET)は、実質的に同一の構成を有する。したがって、本実施の形態に係るスイッチ素子200は、TFETを含む相補型スイッチ素子でありながらも容易に集積化されうる。
 [実施の形態3]
 実施の形態3では、p型に低ドープされたIV族半導体基板の表面から斜めの方向にIII-V族化合物半導体ナノワイヤが延在している、本発明に係る相補型スイッチ素子の例を示す。
 (相補型スイッチ素子の構成)
 図9は、実施の形態3に係る相補型スイッチ素子300の構成を示す断面図である。図9に示されるように、実施の形態3のスイッチ素子300は、少なくとも1つの第1トンネル電界効果トランジスタ(第1TFET)301および少なくとも1つの第2トンネル電界効果トランジスタ(第2TFET)302を有する。
 第1TFET301は、n型のチャネルを有するTFET(n-TFET)であり、第2TFET302は、p型のチャネルを有するTFET(p-TFET)である。第1TFET301および第2TFET302は、実質的に同一の構成を有するが、第1TFET301と第2TFET302とでは、ソース電極(図9において「S」で示す)とドレイン電極(図9において「D」で示す)との位置関係が逆である。
 第1TFET301は、IV族半導体基板311、III-V族化合物半導体ナノワイヤ312、絶縁膜(ゲート誘電体膜)313、第1電極(ソース電極)314、第2電極(ドレイン電極)315およびゲート電極316を有する。絶縁膜313の一部の領域は、ゲート誘電体膜としても機能する。IV族半導体基板311は、ドープされていない第1領域311aおよびn型に高ドープされた第2領域311bを含む。第1TFET301では、第1電極314はソース電極であり、第2電極315はドレイン電極である。第1TFET301では、IV族半導体基板311の(111)面311cとIII-V族化合物半導体ナノワイヤ312との接合界面においてトンネル現象が生じる。
 第2TFET302は、IV族半導体基板311、III-V族化合物半導体ナノワイヤ322、絶縁膜(ゲート誘電体膜)323、第1電極(ドレイン電極)324、第2電極(ソース電極)325およびゲート電極326を有する。絶縁膜323の一部の領域は、ゲート誘電体膜としても機能する。IV族半導体基板311は、ドープされていない第1領域321aおよびn型に高ドープされた第2領域321bを含む。第2TFET302では、第1電極324はドレイン電極であり、第2電極325はソース電極である。第2TFET302では、IV族半導体基板311の(111)面321cとIII-V族化合物半導体ナノワイヤ322との接合界面においてトンネル現象が生じる。
 IV族半導体基板311は、シリコンやゲルマニウムなどのIV族半導体からなり、その上面が(100)面である基板である。IV族半導体基板311は、例えばシリコン(100)基板である。本実施の形態では、IV族半導体基板311は、p型に低ドープされている。第1TFET301では、IV族半導体基板311の2つの面のうちIII-V族化合物半導体ナノワイヤ312が配置されている面には、ドープされていない第1領域311a(真性半導体)およびn型に高ドープされた第2領域311b(n型半導体)が互いに隣接するように形成されている。第1領域311aは、(100)面だけでなく(111)面311cも有する。同様に、第2TFET302でも、IV族半導体基板311の2つの面のうちIII-V族化合物半導体ナノワイヤ322が配置されている面には、ドープされていない第1領域321a(真性半導体)およびn型に高ドープされた第2領域321b(n型半導体)が互いに隣接するように形成されている。第1領域321aは、(100)面だけでなく(111)面321cも有する。
 III-V族化合物半導体ナノワイヤ312,322は、III-V族化合物半導体からなる、直径2~100nm、長さ50nm~10μmの構造体である。III-V族化合物半導体ナノワイヤ312,322は、IV族半導体基板311の(111)面311c,321c上に、その長軸が(111)面311c,321cに垂直になるように配置されている。III-V族化合物半導体は、2つの元素からなる半導体、3つの元素からなる半導体、4つの元素からなる半導体、それ以上の元素からなる半導体のいずれでもよい。2つの元素からなるIII-V族化合物半導体の例には、InAs、InP、GaAs、GaN、InSb、GaSbおよびAlSbが含まれる。3つの元素からなるIII-V族化合物半導体の例には、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSbおよびAlInSbが含まれる。4つ以上の元素からなるIII-V族化合物半導体の例には、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSbおよびAlInGaPSbが含まれる。
 III-V族化合物半導体ナノワイヤ312,322は、ドープされていないか、またはp型に低ドープされている。本実施の形態では、III-V族化合物半導体ナノワイヤ312,322は、p型に低ドープされている。III-V族化合物半導体ナノワイヤ312,322およびIV族半導体基板311の(111)面311c,321cは、基本的に無転位かつ無欠陥の接合界面を形成する。
 絶縁膜313,323は、IV族半導体基板311の第1領域311a,321aの表面((100)面)の全部および第2領域311b,321bの表面((100)面)の一部を少なくとも被覆する絶縁性の膜である。前述の通り、絶縁膜313,323の一部の領域は、ゲート誘電体膜として機能する。本実施の形態では、絶縁膜313,323は、第1領域311a,321aの表面の全部、第2領域311b,321bの表面の一部、およびIV族半導体基板311の第1電極314,324の下に位置する部分を被覆している。絶縁膜313,323は、例えばハフニウムアルミネート(HfAlO)膜などの高誘電体膜である。
 第1電極314,324は、IV族半導体基板311上に絶縁膜313,323を介して配置されており、III-V族化合物半導体ナノワイヤ312,322(p型半導体)に接続されている。第1電極314,324は、例えばTi/Au合金膜である。第1TFET301では、第1電極314はソース電極として機能する。一方、第2TFET302では、第1電極324はドレイン電極として機能する。
 第2電極315,325は、IV族半導体基板311の第2領域311b,321b上に配置されており、第2領域311b,321b(n型半導体)に接続されている。第2電極315,325は、例えばTi/Au合金膜またはGe/Au/Ni/Au合金膜である。第1TFET301では、第2電極315はドレイン電極として機能する。一方、第2TFET302では、第2電極325はソース電極として機能する。
 ゲート電極316,326は、IV族半導体基板311の第1領域311a,321aとIII-V族化合物半導体ナノワイヤ312,322との接合界面に電界を作用させることができるように配置されている。本実施の形態では、ゲート電極316,326は、第1領域311a,321a上の絶縁膜(ゲート誘電体膜)313,323上に配置されている。ゲート電極316,326は、例えばTi/Au合金膜である。
 第1TFET301および第2TFET302では、IV族半導体基板311の(111)面311c,321cとIII-V族化合物半導体ナノワイヤ312,322との接合界面がトンネル層として機能する。前述のとおり、第1TFET301および第2TFET302は、実質的に同一の構成を有するが、第1TFET301と第2TFET302とでは、ソース電極(図9において「S」で示す)とドレイン電極(図9において「D」で示す)との位置関係が逆である。本発明者は、このように電極の位置を入れ替えるだけで、図10に示されるように、第1TFET301は、n型のチャネルを有するTFET(n-TFET)として動作し、第2TFET302は、p型のチャネルを有するTFET(p-TFET)として動作することを見出した。図11は、第1TFET301(n-TFET)および第2TFET302(p-TFET)の電気特性を示すグラフである。このグラフに示されるように、第1TFET301および第2TFET302のサブ閾値は、いずれも最小50mV/桁であった。
 本実施の形態に係るスイッチ素子300では、1または2以上の第1TFET301と、1または2以上の第2TFET302とを適切に接続することで、各種相補型スイッチ素子として機能させることができる。図12Aは、相補型スイッチ素子300を用いて構成されたインバータの例を示す斜視図であり、図12Bは、図12Aに示されるインバータの回路図である。図12Aでは、BOX層の上にフィン型の第1TFET301およびフィン型の第2TFET302を形成することで相補型スイッチ素子300を形成した例を示しており、IV族半導体基板311の一部を省略している。図13は、フィン型の第1TFET301(n-TFET)およびフィン型の第2TFET302(p-TFET)の電気特性を示すグラフである。このグラフに示されるように、第1TFET301および第2TFET302のサブ閾値は、いずれも40mV/桁以下であった。
 (相補型スイッチ素子の製造方法)
 本実施の形態に係るスイッチ素子300の製造方法は、特に限定されない。第1TFET301および第2TFET302は、例えば国際公開第2011/040012号に記載の方法で製造されうる。
 図14A~Dは、スイッチ素子300の製造方法の一例を示す模式図である。第1TFET301および第2TFET302は、同じ手順で同時に作製されるため、図14A~Dでは、第1TFET301についてのみ示している。以下、図14A~Dを参照してスイッチ素子300の製造方法について説明する。
 まず、図14Aに示されるように、IV族半導体基板311を準備する。このIV族半導体基板311には、ドープされていない第1領域311aおよびn型に高ドープされた第2領域311bが形成されている。次いで、図14Bに示されるように、IV族半導体基板311の第1領域311aに対して異方性エッチングを行い、(111)面311cを露出させる。また、IV族半導体基板311の表面に熱酸化法などにより絶縁膜313を形成する。この絶縁膜313には、IV族半導体基板311の第1領域311aの(111)面311cが露出するように開口部が形成されている。次いで、図14Cに示されるように、MOVPE法により、第1領域311aの(111)面311cから開口部を通してIII-V族化合物半導体ナノワイヤ312を成長させる。このとき、III-V族化合物半導体ナノワイヤ312を成長させる前に、交互原料供給変調法により第1領域311aの(111)面311cにIII-V族化合物半導体の薄膜を形成することが好ましい(国際公開第2011/040012号参照)。最後に、図14Dに示されるように、第1電極314、第2電極315およびゲート電極316を形成する。
 (効果)
 本実施の形態に係るスイッチ素子300では、第1TFET301(n-TFET)および第2TFET302(p-TFET)は、実質的に同一の構成を有する。したがって、本実施の形態に係るスイッチ素子300は、TFETを含む相補型スイッチ素子でありながらも容易に集積化されうる。
 [実施の形態4]
 実施の形態4では、n型に低ドープされたIV族半導体基板の表面から斜めの方向にIII-V族化合物半導体ナノワイヤが延在している、本発明に係る相補型スイッチ素子の例を示す。
 (相補型スイッチ素子の構成)
 図15は、実施の形態4に係る相補型スイッチ素子400の構成を示す断面図である。実施の形態3のTFETと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
 図15に示されるように、実施の形態4のスイッチ素子400は、少なくとも1つの第1トンネル電界効果トランジスタ(第1TFET)401および少なくとも1つの第2トンネル電界効果トランジスタ(第2TFET)402を有する。
 第1TFET401は、p型のチャネルを有するTFET(p-TFET)であり、第2TFET402は、n型のチャネルを有するTFET(n-TFET)である。第1TFET401および第2TFET402は、実質的に同一の構成を有するが、第1TFET401と第2TFET402とでは、ソース電極(図15において「S」で示す)とドレイン電極(図15において「D」で示す)との位置関係が逆である。
 第1TFET401は、IV族半導体基板411、III-V族化合物半導体ナノワイヤ412、絶縁膜(ゲート誘電体膜)313、第1電極(ソース電極)314、第2電極(ドレイン電極)315およびゲート電極316を有する。絶縁膜313の一部の領域は、ゲート誘電体膜としても機能する。IV族半導体基板411は、ドープされていない第1領域411aおよびp型に高ドープされた第2領域411bを含む。第1TFET401では、第1電極314はソース電極であり、第2電極315はドレイン電極である。第1TFET401では、IV族半導体基板411の(111)面411cとIII-V族化合物半導体ナノワイヤ412との接合界面においてトンネル現象が生じる。
 第2TFET402は、IV族半導体基板411、III-V族化合物半導体ナノワイヤ422、絶縁膜(ゲート誘電体膜)323、第1電極(ドレイン電極)324、第2電極(ソース電極)325およびゲート電極326を有する。絶縁膜323の一部の領域は、ゲート誘電体膜としても機能する。IV族半導体基板411は、ドープされていない第1領域421aおよびp型に高ドープされた第2領域421bを含む。第2TFET402では、第1電極324はドレイン電極であり、第2電極325はソース電極である。第2TFET402では、IV族半導体基板411の(111)面421cとIII-V族化合物半導体ナノワイヤ422との接合界面においてトンネル現象が生じる。
 IV族半導体基板411は、シリコンやゲルマニウムなどのIV族半導体からなり、その上面が(100)面である基板である。IV族半導体基板411は、例えばシリコン(100)基板である。本実施の形態では、IV族半導体基板411は、n型に低ドープされている。第1TFET401では、IV族半導体基板411の2つの面のうちIII-V族化合物半導体ナノワイヤ412が配置されている面には、ドープされていない第1領域411a(真性半導体)およびp型に高ドープされた第2領域411b(p型半導体)が互いに隣接するように形成されている。第1領域411aは、(100)面だけでなく(111)面411cも有する。同様に、第2TFET402でも、IV族半導体基板411の2つの面のうちIII-V族化合物半導体ナノワイヤ422が配置されている面には、ドープされていない第1領域421a(真性半導体)およびp型に高ドープされた第2領域421b(n型半導体)が互いに隣接するように形成されている。第1領域421aは、(100)面だけでなく(111)面421cも有する。
 III-V族化合物半導体ナノワイヤ412,422は、III-V族化合物半導体からなる、直径2~100nm、長さ50nm~10μmの構造体である。III-V族化合物半導体ナノワイヤ412,422は、IV族半導体基板411の(111)面411c,421c上に、その長軸が(111)面411c,421cに垂直になるように配置されている。III-V族化合物半導体は、2つの元素からなる半導体、3つの元素からなる半導体、4つの元素からなる半導体、それ以上の元素からなる半導体のいずれでもよい。
 III-V族化合物半導体ナノワイヤ412,422は、ドープされていないか、n型に低ドープされている。本実施の形態では、III-V族化合物半導体ナノワイヤ412,422は、p型に低ドープされている。III-V族化合物半導体ナノワイヤ412,422およびIV族半導体基板411の(111)面411c,421cは、基本的に無転位かつ無欠陥の接合界面を形成する。
 第1TFET401および第2TFET402では、IV族半導体基板411の(111)面411c,421cとIII-V族化合物半導体ナノワイヤ412,422との接合界面がトンネル層として機能する。前述のとおり、第1TFET401および第2TFET402は、実質的に同一の構成を有するが、第1TFET401と第2TFET402とでは、ソース電極(図15において「S」で示す)とドレイン電極(図15において「D」で示す)との位置関係が逆である。本発明者は、このように電極の位置を入れ替えるだけで、図16に示されるように、第1TFET401は、p型のチャネルを有するTFET(p-TFET)として動作し、第2TFET402は、n型のチャネルを有するTFET(n-TFET)として動作することを見出した。したがって、1または2以上の第1TFET401と、1または2以上の第2TFET402とを適切に接続することで、各種相補型スイッチ素子として機能させることができる。
 (相補型スイッチ素子の製造方法)
 本実施の形態に係るスイッチ素子400の製造方法は、特に限定されない。実施の形態4のスイッチ素子400は、実施の形態3のスイッチ素子300と同様の手順で作製することができる。
 (効果)
 本実施の形態に係るスイッチ素子400では、第1TFET401(p-TFET)および第2TFET402(n-TFET)は、実質的に同一の構成を有する。したがって、本実施の形態に係るスイッチ素子400は、TFETを含む相補型スイッチ素子でありながらも容易に集積化されうる。
 なお、本実施の形態では、1つのチャネルに対して1つのゲート電極が配置されているシングルゲート型のTFETを有するスイッチ素子について説明したが、それぞれのTFETは、1つのチャネルに対して複数のゲート電極が配置されているマルチゲート型のTFETを有していてもよい。
 本出願は、2018年12月28日出願の特願2018-247228に基づく優先権を主張する。当該出願明細書および図面に記載された内容は、すべて本願明細書に援用される。
 本発明の相補型スイッチ素子は、例えば半導体マイクロプロセッサおよび高集積回路に形成されるスイッチ素子として有用である。
 100,200 相補型スイッチ素子
 101,201 第1トンネル電界効果トランジスタ(第1TFET)
 102,202 第2トンネル電界効果トランジスタ(第2TFET)
 111,211 IV族半導体基板
 112 絶縁膜
 113,123,213,223 III-V族化合物半導体ナノワイヤ
 113a,123a,213a,223a 第1領域
 113b,123b,213b,223b 第2領域
 114,124 ゲート誘電体膜
 115,125 絶縁保護膜
 116,126 第1電極
 117,127 第2電極
 118,128 ゲート電極
 300,400 相補型スイッチ素子
 301,401 第1トンネル電界効果トランジスタ(第1TFET)
 302,402 第2トンネル電界効果トランジスタ(第2TFET)
 311,411 IV族半導体基板
 311a,321a,411a,421a 第1領域
 311b,321b,411b,421b 第2領域
 311c,321c,411c,421c (111)面
 312,322,412,422 III-V族化合物半導体ナノワイヤ
 313,323 絶縁膜(ゲート誘電体膜)
 314,324 第1電極
 315,325 第2電極
 316,326 ゲート電極

Claims (6)

  1.  第1導電型のチャネルを有する第1トンネル電界効果トランジスタと、前記第1導電型と異なる第2導電型のチャネルを有する第2トンネル電界効果トランジスタと、を有する相補型スイッチ素子であって、
     前記第1トンネル電界効果トランジスタおよび前記第2トンネル電界効果トランジスタは、それぞれ、
     (111)面を有し、前記第1導電型にドープされたIV族半導体基板と、
     前記(111)面上に配置され、前記(111)面に接続された第1領域と、前記第2導電型にドープされた第2領域とを含むIII-V族化合物半導体ナノワイヤと、
     前記IV族半導体基板に接続された第1電極と、
     前記第2領域に接続された第2電極と、
     前記(111)面と前記第1領域との界面に電界を作用させるゲート電極と、
     を有し、
     前記第1トンネル電界効果トランジスタでは、前記第2電極がソース電極であり、かつ前記第1電極がドレイン電極であり、
     前記第2トンネル電界効果トランジスタでは、前記第1電極がソース電極であり、かつ前記第2電極がドレイン電極である、
     相補型スイッチ素子。
  2.  前記IV族半導体基板を構成するIV族半導体は、シリコンまたはゲルマニウムであり、
     前記III-V族化合物半導体ナノワイヤを構成するIII-V族化合物半導体は、InAs、InP、GaAs、GaN、InSb、GaSb、AlSb、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb、AlInSb、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSbまたはAlInGaPSbであり、
     前記III-V族化合物半導体ナノワイヤの長軸は、前記(111)面に対して垂直である、
     請求項1に記載の相補型スイッチ素子。
  3.  前記第1トンネル電界効果トランジスタおよび前記第2トンネル電界効果トランジスタは、それぞれ、前記III-V族化合物半導体ナノワイヤの側面上に配置されたゲート誘電体膜をさらに有し、
     前記ゲート電極は、前記ゲート誘電体膜上に配置されている、
     請求項1または請求項2に記載の相補型スイッチ素子。
  4.  第1導電型のチャネルを有する第1トンネル電界効果トランジスタと、前記第1導電型と異なる第2導電型のチャネルを有する第2トンネル電界効果トランジスタと、を有する相補型スイッチ素子であって、
     前記第1トンネル電界効果トランジスタおよび前記第2トンネル電界効果トランジスタは、それぞれ、
     (111)面を有する第1領域と、前記第1導電型にドープされた第2領域とを含むIV族半導体基板と、
     前記(111)面上に配置され、ドープされていないか、または前記第2導電型にドープされたIII-V族化合物半導体ナノワイヤと、
     前記III-V族化合物半導体ナノワイヤに接続された第1電極と、
     前記第2領域に接続された第2電極と、
     前記III-V族化合物半導体ナノワイヤと前記(111)面との界面に電界を作用させるゲート電極と、
     を有し、
     前記第1トンネル電界効果トランジスタでは、前記第1電極がソース電極であり、かつ前記第2電極がドレイン電極であり、
     前記第2トンネル電界効果トランジスタでは、前記第2電極がソース電極であり、かつ前記第1電極がドレイン電極である、
     相補型スイッチ素子。
  5.  前記IV族半導体基板を構成するIV族半導体は、シリコンまたはゲルマニウムであり、
     前記III-V族化合物半導体ナノワイヤを構成するIII-V族化合物半導体は、InAs、InP、GaAs、GaN、InSb、GaSb、AlSb、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb、AlInSb、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSbまたはAlInGaPSbであり、
     前記III-V族化合物半導体ナノワイヤの長軸は、前記(111)面に対して垂直である、
     請求項4に記載の相補型スイッチ素子。
  6.  前記第1トンネル電界効果トランジスタおよび前記第2トンネル電界効果トランジスタは、それぞれ、前記IV族半導体基板の表面上に配置されたゲート誘電体膜をさらに有し、
     前記ゲート電極は、前記ゲート誘電体膜上に配置されている、
     請求項4または請求項5に記載の相補型スイッチ素子。
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