KR20210106558A - 상보형 스위치 소자 - Google Patents

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KR20210106558A
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카츠히로 토미오카
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국립대학법인 홋가이도 다이가쿠
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Abstract

상보형 스위치 소자는, 제1 도전형의 채널을 갖는 제1 TFET와, 제2 도전형의 채널을 갖는 제2 TFET를 갖는다. 제1 TFET 및 제2 TFET는 각각, 제1 도전형으로 도핑된 IV족 반도체 기판과, IV족 반도체 기판 상에 배치된 III-V족 화합물 반도체로 이루어지는 나노와이어와, IV족 반도체 기판에 접속된 제1 전극과, 나노와이어에 접속된 제2 전극과, IV족 반도체 기판과 나노와이어의 계면에 전계를 작용시키는 게이트 전극을 갖는다. 나노와이어는 IV족 반도체 기판에 접속된 제1 영역과 제2 도전형으로 도핑된 제2 영역을 포함한다. 제1 TFET에서는, 제2 전극이 소스 전극이며, 제1 전극이 드레인 전극이다. 제2 TFET에서는, 제1 전극이 소스 전극이며, 제2 전극이 드레인 전극이다.

Description

상보형 스위치 소자
본 발명은 상보형 스위치 소자에 관한 것이다.
반도체 마이크로 프로세서 및 고집적 회로는, 금속-산화막-반도체(이하 「MOS」라고 한다) 전계효과 트랜지스터(이하 「FET」라고 한다) 등의 소자를 반도체 기판 상에 집적하여 제조된다. 일반적으로, 상보형 MOSFET(이하 「CMOS」라고 한다)이 집적 회로의 기본 소자(스위치 소자)가 된다. 반도체 기판의 재료에는, IV족 반도체인 실리콘이 주로 사용된다. CMOS를 구성하는 트랜지스터를 소형화함으로써, 반도체 마이크로 프로세서 및 고집적 회로의 집적도 및 성능을 향상시킬 수 있다. CMOS를 소형화할 때의 문제의 하나는, 전력 소비량의 증대이다. 전력 소비량의 증대의 주된 원인으로서는, 하나의 마이크로칩에 탑재 가능한 CMOS의 수가 증가하는 것, 및 단(短)채널 효과에 의한 리크 전류가 증대되는 것의 두 가지를 들 수 있다. 이들 중 리크 전류의 증대는 공급 전압의 증대를 초래하게 된다. 따라서, 각 CMOS에 대하여 리크 전류를 억제하여 동작 전압을 저감시킬 필요가 있다.
CMOS의 스위치 특성을 나타내는 지표로서, 서브스레시홀드값(mV/dec)이 이용된다. 서브스레시홀드값은, MOSFET를 ON 상태로 하기 위한 최저 구동 전압에 상당한다. 종래의 MOSFET의 스위치 특성은, 전자 및 정공(캐리어)의 확산 현상에 근거하는 것이다. 따라서, 종래의 MOSFET에서는, 서브스레시홀드값 슬로프의 이론적인 최소값은 60mV/dec이며, 이보다 작은 서브스레시홀드값을 나타내는 스위치 특성을 실현할 수 없었다.
이 물리적인 이론 한계를 넘어, 보다 작은 서브스레시홀드값에서 동작하는 스위치 소자로서, 터널 FET(이하 「TFET」라고 한다)가 보고되어 있다(예를 들면, 비특허문헌 1, 2 참조). TFET는 단채널 효과가 없고, 또한 높은 ON/OFF비를 저전압으로 실현할 수 있기 때문에, 차세대 스위치 소자의 유력한 후보라고 생각되고 있다.
Bhuwalka, K.K., Schulze, J. and Eisele, I., "Scaling the vertical tunnel FET with tunnel bandgap modulation and gate workfunction engineering", IEEE transactions on electron devices, Vol. 52, No. 5, May(2005), pp. 909-917. Bhuwalka, K.K., Schulze, J. and Eisele, I., "A simulation approach to optimize the electrical parameters of a vertical tunnel FET", IEEE transactions on electron devices, Vol. 52, No. 7, July(2005), pp. 1541-1547.
CMOS와 같은 상보형 스위치 소자를 TFET를 이용하여 구성하는 경우, TFET를 MOSFET과 같이 집적화할 필요가 있다. 그러나, TFET는 소스 영역 및 드레인 영역의 구조가 비대칭이기 때문에, 소스 영역 및 드레인 영역의 구조가 대칭인 MOSFET과 같이 집적화하는 것은 용이하지 않다.
본 발명의 목적은, 용이하게 집적화할 수 있는 TFET를 포함하는 상보형 스위치 소자를 제공하는 것이다.
본 발명의 제1 상보형 스위치 소자는, 제1 도전형의 채널을 갖는 제1 터널 전계효과 트랜지스터와, 상기 제1 도전형과 다른 제2 도전형의 채널을 갖는 제2 터널 전계효과 트랜지스터를 갖는 상보형 스위치 소자로서, 상기 제1 터널 전계효과 트랜지스터 및 상기 제2 터널 전계효과 트랜지스터는 각각, (111)면을 갖고 상기 제1 도전형으로 도핑된 IV족 반도체 기판과, 상기 (111)면 상에 배치되며, 상기 (111)면에 접속된 제1 영역과 상기 제2 도전형으로 도핑된 제2 영역을 포함하는 III-V족 화합물 반도체 나노와이어와, 상기 IV족 반도체 기판에 접속된 제1 전극과, 상기 제2 영역에 접속된 제2 전극과, 상기 (111)면과 상기 제1 영역의 계면에 전계를 작용시키는 게이트 전극을 갖고, 상기 제1 터널 전계효과 트랜지스터에서는, 상기 제2 전극이 소스 전극이며, 또한 상기 제1 전극이 드레인 전극이고, 상기 제2 터널 전계효과 트랜지스터에서는, 상기 제1 전극이 소스 전극이며, 또한 상기 제2 전극이 드레인 전극이다.
본 발명의 제2 상보형 스위치 소자는, 제1 도전형의 채널을 갖는 제1 터널 전계효과 트랜지스터와, 상기 제1 도전형과 다른 제2 도전형의 채널을 갖는 제2 터널 전계효과 트랜지스터를 갖는 상보형 스위치 소자로서, 상기 제1 터널 전계효과 트랜지스터 및 상기 제2 터널 전계효과 트랜지스터는 각각, (111)면을 갖는 제1 영역과 상기 제1 도전형으로 도핑된 제2 영역을 포함하는 IV족 반도체 기판과, 상기 (111)면 상에 배치되며, 도핑되어 있지 않거나 또는 상기 제2 도전형으로 도핑된 III-V족 화합물 반도체 나노와이어와, 상기 III-V족 화합물 반도체 나노와이어에 접속된 제1 전극과, 상기 제2 영역에 접속된 제2 전극과, 상기 III-V족 화합물 반도체 나노와이어와 상기 (111)면의 계면에 전계를 작용시키는 게이트 전극을 갖고, 상기 제1 터널 전계효과 트랜지스터에서는, 상기 제1 전극이 소스 전극이며, 또한 상기 제2 전극이 드레인 전극이고, 상기 제2 터널 전계효과 트랜지스터에서는, 상기 제2 전극이 소스 전극이며, 또한 상기 제1 전극이 드레인 전극이다.
본 발명에 의하면, 용이하게 집적화할 수 있는 TFET를 포함하는 상보형 스위치 소자를 제공할 수 있다. 따라서, 본 발명에 의하면, 전력 소비량이 적은 반도체 마이크로 프로세서 및 고집적 회로를 제공할 수 있다.
도 1은 실시형태 1에 관한 상보형 스위치 소자의 구성을 나타내는 단면도이다.
도 2는 실시형태 1에 관한 상보형 스위치 소자의 제1 TFET 및 제2 TFET의 밴드 구조도이다.
도 3은 제1 TFET(p-TFET) 및 제2 TFET(n-TFET)의 전기 특성을 나타내는 그래프이다.
도 4의 (a)는 제2 TFET(n-TFET)의 전기 특성을 나타내는 그래프이며, (b)는 제1 TFET(p-TFET)의 전기 특성을 나타내는 그래프이다.
도 5의 (a)는 실시형태 1에 관한 상보형 스위치 소자를 이용하여 구성된 인버터의 예를 나타내는 사시도이며, (b)는 (a)에 나타낸 인버터의 회로도이다.
도 6의 (a) 내지 (d)는 실시형태 1에 관한 상보형 스위치 소자의 제조 방법의 일례를 나타내는 모식도이다.
도 7은 실시형태 2에 관한 상보형 스위치 소자의 구성을 나타내는 단면도이다.
도 8은 실시형태 2에 관한 상보형 스위치 소자의 제1 TFET 및 제2 TFET의 밴드 구조도이다.
도 9는 실시형태 3에 관한 상보형 스위치 소자의 구성을 나타내는 단면도이다.
도 10은 실시형태 3에 관한 상보형 스위치 소자의 제1 TFET 및 제2 TFET의 밴드 구조도이다.
도 11은 제1 TFET(n-TFET) 및 제2 TFET(p-TFET)의 전기 특성을 나타내는 그래프이다.
도 12의 (a)는 실시형태 3에 관한 상보형 스위치 소자를 이용하여 구성된 인버터의 예를 나타내는 사시도이며, (b)는 (a)에 나타낸 인버터의 회로도이다.
도 13은 핀형의 제1 TFET(n-TFET) 및 핀형의 제2 TFET(p-TFET)의 전기 특성을 나타내는 그래프이다.
도 14의 (a) 내지 (d)는 실시형태 3에 관한 상보형 스위치 소자의 제조 방법의 일례를 나타내는 모식도이다.
도 15는 실시형태 4에 관한 상보형 스위치 소자의 구성을 나타내는 단면도이다.
도 16은 실시형태 4에 관한 상보형 스위치 소자의 제1 TFET 및 제2 TFET의 밴드 구조도이다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 상세하게 설명한다.
[실시형태 1]
실시형태 1에서는, p형으로 고농도 도핑된 IV족 반도체 기판의 표면으로부터 수직 방향으로 III-V족 화합물 반도체 나노와이어가 뻗어 있는, 본 발명에 관한 상보형 스위치 소자의 예를 나타낸다.
(상보형 스위치 소자의 구성)
도 1은 실시형태 1에 관한 상보형 스위치 소자(100)의 구성을 나타내는 단면도이다. 도 1에 나타나는 바와 같이, 실시형태 1의 스위치 소자(100)는, 적어도 하나의 제1 터널 전계효과 트랜지스터(제1 TFET)(101) 및 적어도 하나의 제2 터널 전계효과 트랜지스터(제2 TFET)(102)를 갖는다.
제1 TFET(101)는 p형의 채널을 갖는 TFET(p-TFET)이며, 제2 TFET(102)는 n형의 채널을 갖는 TFET(n-TFET)이다. 제1 TFET(101) 및 제2 TFET(102)는 실질적으로 동일한 구성을 갖지만, 제1 TFET(101)와 제2 TFET(102)에서는, 소스 전극(도 1에서 「S」로 나타낸다)과 드레인 전극(도 1에서 「D」로 나타낸다)의 위치 관계가 반대이다.
제1 TFET(101)는, IV족 반도체 기판(111), 절연막(112), III-V족 화합물 반도체 나노와이어(113), 게이트 유전체막(114), 절연 보호막(115), 제1 전극(드레인 전극)(116), 제2 전극(소스 전극)(117) 및 게이트 전극(118)을 갖는다. III-V족 화합물 반도체 나노와이어(113)는, 도핑되어 있지 않은 제1 영역(113a) 및 n형으로 고농도 도핑된 제2 영역(113b)으로 이루어진다. 제1 TFET(101)에서, 제1 전극(116)은 드레인 전극이며, 제2 전극(117)은 소스 전극이다. 제1 TFET(101)에서는, IV족 반도체 기판(111)의 (111)면과 III-V족 화합물 반도체 나노와이어(113)의 접합 계면에서 터널 현상이 발생한다.
제2 TFET(102)는, IV족 반도체 기판(111), 절연막(112), III-V족 화합물 반도체 나노와이어(123), 게이트 유전체막(124), 절연 보호막(125), 제1 전극(소스 전극)(126), 제2 전극(드레인 전극)(127) 및 게이트 전극(128)을 갖는다. III-V족 화합물 반도체 나노와이어(123)는, 도핑되어 있지 않은 제1 영역(123a) 및 n형으로 고농도 도핑된 제2 영역(123b)으로 이루어진다. 제2 TFET(102)에서, 제1 전극(126)은 소스 전극이며, 제2 전극(127)은 드레인 전극이다. 제2 TFET(102)에서는, IV족 반도체 기판(111)의 (111)면과 III-V족 화합물 반도체 나노와이어(123)의 접합 계면에서 터널 현상이 발생한다.
IV족 반도체 기판(111)은, 실리콘이나 게르마늄 등의 IV족 반도체로 이루어지고, 그 상면이 (111)면인 기판이다. IV족 반도체 기판(111)은, 예를 들면 실리콘 (111) 기판이다. 본 실시형태에서, IV족 반도체 기판(111)은 p형으로 고농도 도핑되어 있다. IV족 반도체 기판(111)의 전체가 도핑되어 있어도 되고, IV족 반도체 기판(111)의 일부만이 도핑되어 있어도 된다.
또한, 제1 TFET(101)를 구성하는 IV족 반도체 기판(111)과 제2 TFET(102)를 구성하는 IV족 반도체 기판(111)은, 전기적 또는 공간적으로 분리되어 있다. 예를 들면, 제1 TFET(101)를 구성하는 IV족 반도체 기판(111)과 제2 TFET(102)를 구성하는 IV족 반도체 기판(111)의 사이에, IV족 반도체 기판(111)과 다른 도전형의 구조를 배치함으로써, 제1 TFET(101)를 구성하는 IV족 반도체 기판(111)과 제2 TFET(102)를 구성하는 IV족 반도체 기판(111)을 전기적으로 분리해도 된다. 또, BOX(Buried-oxide)층 위에 서로 비접촉이 되도록 형성된 2개의 실리콘 세선(細線) 구조를 각각 제1 TFET(101)를 구성하는 IV족 반도체 기판(111)과 제2 TFET(102)를 구성하는 IV족 반도체 기판(111)으로 함으로써, 제1 TFET(101)를 구성하는 IV족 반도체 기판(111)과 제2 TFET(102)를 구성하는 IV족 반도체 기판(111)을 공간적으로 분리해도 된다.
절연막(112)은, IV족 반도체 기판(111)의 2개의 면 중 적어도 III-V족 화합물 반도체 나노와이어(113) 및 III-V족 화합물 반도체 나노와이어(123)가 배치되어 있는 면((111)면)을 피복하는 절연성의 막이다. IV족 반도체 기판(111)의 타방의 면(III-V족 화합물 반도체 나노와이어(113) 및 III-V족 화합물 반도체 나노와이어(123)가 배치되어 있지 않은 면)에는, 절연막(112)이 형성되어 있어도 되고, 형성되어 있지 않아도 된다. 제1 TFET(101)에서, IV족 반도체 기판(111)과 III-V족 화합물 반도체 나노와이어(113)의 사이 및 IV족 반도체 기판(111)과 제1 전극(드레인 전극)(116)의 사이에는 절연막(112)이 존재하지 않는다. 제2 TFET(102)에서는, IV족 반도체 기판(111)과 III-V족 화합물 반도체 나노와이어(123)의 사이 및 IV족 반도체 기판(111)과 제1 전극(소스 전극)(126)의 사이에 절연막(112)이 존재하지 않는다. 절연막(112)의 예에는, 산화 실리콘막, 질화 실리콘막이 포함된다. 예를 들면, 절연막(112)은 막두께 20nm의 산화 실리콘막이다.
III-V족 화합물 반도체 나노와이어(113, 123)는, III-V족 화합물 반도체로 이루어지는, 직경 2~100nm, 길이 50nm~10μm의 구조체이다. III-V족 화합물 반도체 나노와이어(113, 123)는, IV족 반도체 기판(111)의 (111)면 상에, 그 장축이 (111)면에 수직이 되도록 배치되어 있다. III-V족 화합물 반도체는, 2개의 원소로 이루어지는 반도체, 3개의 원소로 이루어지는 반도체, 4개의 원소로 이루어지는 반도체, 그 이상의 원소로 이루어지는 반도체 중 어느 것이어도 된다. 2개의 원소로 이루어지는 III-V족 화합물 반도체의 예에는, InAs, InP, GaAs, GaN, InSb, GaSb 및 AlSb가 포함된다. 3개의 원소로 이루어지는 III-V족 화합물 반도체의 예에는, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb 및 AlInSb가 포함된다. 4개 이상의 원소로 이루어지는 III-V족 화합물 반도체의 예에는, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb 및 AlInGaPSb가 포함된다.
상술한 바와 같이, III-V족 화합물 반도체 나노와이어(113, 123)는, 도핑되어 있지 않은 제1 영역(113a, 123a)(진성 반도체) 및 n형으로 고농도 도핑된 제2 영역(113b, 123b)(n형 반도체)으로 이루어진다. 제1 영역(113a, 123a)은 IV족 반도체 기판(111)의 (111)면에 접속되어 있다. 제2 영역(113b, 123b)은 제2 전극(117, 127)에 접속되어 있다. III-V족 화합물 반도체 나노와이어(113, 123)의 제1 영역(113a, 123a) 및 IV족 반도체 기판(111)의 (111)면은, 기본적으로 무전위이고 또한 무결함의 접합 계면을 형성한다.
게이트 유전체막(114, 124)은, III-V족 화합물 반도체 나노와이어(113, 123)의 측면 중 적어도 일부를 피복하는 절연막이다. 본 실시형태에서, 게이트 유전체막(114, 124)은 III-V족 화합물 반도체 나노와이어(113, 123)의 측면 전체면 및 IV족 반도체 기판(111)의 일방의 면(보다 정확하게는 절연막(112))을 피복하고 있다. 게이트 유전체막(114, 124)은, 예를 들면 하프늄알루미네이트(HfAlOx)막 등의 고유전체막이다.
절연 보호막(115, 125)은, III-V족 화합물 반도체 나노와이어(113, 123), 게이트 유전체막(114, 124) 및 게이트 전극(118, 128)을 피복하는, 절연 수지로 이루어지는 막이다. 절연 수지의 종류는, 특별히 한정되지 않지만, 예를 들면 BCB 수지이다.
제1 전극(116, 126)은, IV족 반도체 기판(111) 상에 배치되어 있으며, IV족 반도체 기판(111)(p형 반도체)에 접속되어 있다. 제1 전극(116, 126)은, 예를 들면 Ti/Au 합금막이다. 제1 전극(116, 126)은, IV족 반도체 기판(111)의 2개의 면 중 III-V족 화합물 반도체 나노와이어(113, 123)가 배치되어 있는 면에 배치되어 있어도 되고, IV족 반도체 기판(111)의 다른 일방의 면(III-V족 화합물 반도체 나노와이어(113, 123)가 배치되어 있지 않은 면)에 배치되어 있어도 된다. 제1 TFET(101)에서 제1 전극(116)은 드레인 전극으로서 기능한다. 한편, 제2 TFET(102)에서는 제1 전극(126)이 소스 전극으로서 기능한다.
제2 전극(117, 127)은, III-V족 화합물 반도체 나노와이어(113, 123) 및 절연 보호막(115, 125) 상에 배치되어 있으며, III-V족 화합물 반도체 나노와이어(113, 123)의 제2 영역(113b, 123b)(n형 반도체)에 접속되어 있다. 제2 전극(117, 127)은, 예를 들면 Ti/Au 합금막 또는 Ge/Au/Ni/Au 합금막이다. 제1 TFET(101)에서 제2 전극(117)은 소스 전극으로서 기능한다. 한편, 제2 TFET(102)에서는 제2 전극(127)이 드레인 전극으로서 기능한다.
게이트 전극(118, 128)은, IV족 반도체 기판(111)과 III-V족 화합물 반도체 나노와이어(113, 123)의 제1 영역(113a, 123a)의 접합 계면에 전계를 작용시킬 수 있도록 배치되어 있다. 본 실시형태에서는, 게이트 전극(118, 128)이 III-V족 화합물 반도체 나노와이어(113, 123)의 제1 영역(113a, 123a)의 주위를 덮도록 게이트 유전체막(114, 124) 상에 배치되어 있다. 게이트 전극(118, 128)은, 예를 들면 Ti/Au 합금막이다.
제1 TFET(101) 및 제2 TFET(102)에서는, IV족 반도체 기판(111)의 (111)면과 III-V족 화합물 반도체 나노와이어(113, 123)의 제1 영역(113a, 123a)의 접합 계면이 터널층으로서 기능한다. 상술한 바와 같이, 제1 TFET(101) 및 제2 TFET(102)는 실질적으로 동일한 구성을 갖지만, 제1 TFET(101)와 제2 TFET(102)에서 소스 전극(도 1에서 「S」로 나타낸다)과 드레인 전극(도 1에서 「D」로 나타낸다)의 위치 관계가 반대이다. 본 발명자는, 이와 같이 전극의 위치를 바꿔 넣는 것만으로, 도 2에 나타나는 바와 같이, 제1 TFET(101)가 p형의 채널을 갖는 TFET(p-TFET)로서 동작하고, 제2 TFET(102)가 n형의 채널을 갖는 TFET(n-TFET)로서 동작하는 것을 알아냈다. 도 3은 제1 TFET(101)(p-TFET) 및 제2 TFET(102)(n-TFET)의 전기 특성을 나타내는 그래프이다. 이 그래프에 나타나는 바와 같이, 제1 TFET(101) 및 제2 TFET(102)의 서브스레시홀드값은, 모두 40mV/dec 이하였다.
도 4의 (a)는, 실온의 제2 TFET(102)(n-TFET)에 있어서, 게이트 전압(VG)과, 드레인 전류(ID) 또는 게이트 전류(IG)의 관계를, 소스 전극에 대한 드레인 전극의 전위(VDS)별로 나타내는 그래프이다. 또, 도의 (b)는, 실온의 제1 TFET(101)(p-TFET)에 있어서, 게이트 전압(VG)과 드레인 전류(ID)의 관계를, 소스 전극에 대한 드레인 전극의 전위(VDS)별로 나타내는 그래프이다. 이들 그래프로부터, 소스 전극에 대한 드레인 전극의 전위(VDS)를 변화시켜도, 제1 TFET(101) 및 제2 TFET(102)의 서브스레시홀드값은, 제2 TFET(102)에서는 최소로 21mV/dec, 평균으로 40mV/dec 이하이며, 제1 TFET(101)에서는 최소로 6mV/dec, 평균으로 40mV/dec인 것을 알 수 있다. 또, 소스 전극과 드레인 전극을 바꿔 넣음으로써 동일 구조에서 상보 스위칭 동작을 할 수 있는 것도 알 수 있다.
본 실시형태에 관한 스위치 소자(100)에서는, 1 또는 2 이상의 제1 TFET(101)와, 1 또는 2 이상의 제2 TFET(102)를 적절하게 접속함으로써, 각종 상보형 스위치 소자로서 기능시킬 수 있다. 도 5의 (a)는 상보형 스위치 소자(100)를 이용하여 구성된 인버터의 예를 나타내는 사시도이며, 도 5의 (b)는, 도 5의 (a)에 나타낸 인버터의 회로도이다. 도 5의 (a)에서는, BOX층 위에 상보형 스위치 소자(100)를 형성한 예를 나타내고 있으며, 절연막(112), 게이트 유전체막(114, 124), 절연 보호막(115, 125)을 생략하고 있다. 도 5의 (a)에서는, BOX층 위에 서로 비접촉이 되도록 형성된 2개의 실리콘 세선 구조를 각각 제1 TFET(101)를 구성하는 IV족 반도체 기판(111)과 제2 TFET(102)를 구성하는 IV족 반도체 기판(111)으로 하고 있다.
(상보형 스위치 소자의 제조 방법)
본 실시형태에 관한 스위치 소자(100)의 제조 방법은, 특별히 한정되지 않는다. 제1 TFET(101) 및 제2 TFET(102)는, 예를 들면 국제 공개공보 제2011/040012호에 기재된 방법으로 제조될 수 있다.
도 6의 (a) 내지 (d)는 스위치 소자(100)의 제조 방법의 일례를 나타내는 모식도이다. 제1 TFET(101) 및 제2 TFET(102)는 동일한 수순으로 동시에 제작되기 때문에, 도 6의 (a) 내지 (d)에서는 제1 TFET(101)에 대해서만 나타내고 있다. 이하, 도 6의 (a) 내지 (d)를 참조하여 스위치 소자(100)의 제조 방법에 대하여 설명한다.
먼저, 도 6의 (a)에 나타나는 바와 같이, p형으로 고농도 도핑되어 있는 IV족 반도체 기판(111)을 준비한다. 이 IV족 반도체 기판(111)의 (111)면 상에는, 열산화법 등에 의하여 절연막(112)이 형성되어 있다. 이어서, 도 6의 (b)에 나타나는 바와 같이, IV족 반도체 기판(111) 상의 절연막(112)에 포토리소그래피법 등을 이용하여 소정의 크기(예를 들면 직경 20nm)의 개구부를 형성한다. 이어서, 도 6의 (c)에 나타나는 바와 같이, MOVPE법에 의하여 개구부를 통하여 노출된 IV족 반도체 기판(111)의 (111)면으로부터 III-V족 화합물 반도체 나노와이어(113)를 성장시킨다. 이때, III-V족 화합물 반도체 나노와이어(113)를 성장시키기 전에, 교호 원료공급 변조법에 의하여 IV족 반도체 기판(111)의 (111)면에 III-V족 화합물 반도체의 박막을 형성하는 것이 바람직하다(국제 공개공보 제2011/040012호 참조). 또, III-V족 화합물 반도체 나노와이어(113)를 형성한 직후에, III-V족 화합물 반도체 나노와이어(113)의 제2 영역(113b)을 도핑하여, 도핑되어 있지 않은 제1 영역(113a) 및 n형으로 고농도 도핑된 제2 영역(113b)을 형성한다. 마지막으로, 도 6의 (d)에 나타나는 바와 같이, 게이트 유전체막(114), 절연 보호막(115), 제1 전극(116), 제2 전극(117) 및 게이트 전극(118)을 형성한다.
(효과)
본 실시형태에 관한 스위치 소자(100)에서는, 제1 TFET(101)(p-TFET) 및 제2 TFET(102)(n-TFET)가 실질적으로 동일한 구성을 갖는다. 따라서, 본 실시형태에 관한 스위치 소자(100)는 TFET를 포함하는 상보형 스위치 소자이면서도 용이하게 집적화할 수 있다.
[실시형태 2]
실시형태 2에서는, n형으로 고농도 도핑된 IV족 반도체 기판의 표면으로부터 수직 방향으로 III-V족 화합물 반도체 나노와이어가 뻗어 있는, 본 발명에 관한 상보형 스위치 소자의 예를 나타낸다.
(상보형 스위치 소자의 구성)
도 7은 실시형태 2에 관한 상보형 스위치 소자(200)의 구성을 나타내는 단면도이다. 실시형태 1의 TFET와 동일한 구성 요소에 대해서는 동일한 부호를 붙이고, 중복되는 설명을 생략한다.
도 7에 나타나는 바와 같이, 실시형태 2의 스위치 소자(200)는, 적어도 하나의 제1 터널 전계효과 트랜지스터(제1 TFET)(201) 및 적어도 하나의 제2 터널 전계효과 트랜지스터(제2 TFET)(202)를 갖는다.
제1 TFET(201)는 n형의 채널을 갖는 TFET(n-TFET)이며, 제2 TFET(202)는 p형의 채널을 갖는 TFET(p-TFET)이다. 제1 TFET(201) 및 제2 TFET(202)는 실질적으로 동일한 구성을 갖지만, 제1 TFET(201)와 제2 TFET(202)에서는, 소스 전극(도 7에서 「S」로 나타낸다)과 드레인 전극(도 7에서 「D」로 나타낸다)의 위치 관계가 반대이다.
제1 TFET(201)는, IV족 반도체 기판(211), 절연막(112), III-V족 화합물 반도체 나노와이어(213), 게이트 유전체막(114), 절연 보호막(115), 제1 전극(드레인 전극)(116), 제2 전극(소스 전극)(117) 및 게이트 전극(118)을 갖는다. III-V족 화합물 반도체 나노와이어(213)는, 도핑되어 있지 않은 제1 영역(213a) 및 p형으로 고농도 도핑된 제2 영역(213b)으로 이루어진다. 제1 TFET(201)에서는, 제1 전극(116)이 드레인 전극이며, 제2 전극(117)은 소스 전극이다. 제1 TFET(201)에서, IV족 반도체 기판(211)의 (111)면과 III-V족 화합물 반도체 나노와이어(213)의 접합 계면에서 터널 현상이 발생한다.
제2 TFET(202)는, IV족 반도체 기판(211), 절연막(112), III-V족 화합물 반도체 나노와이어(223), 게이트 유전체막(124), 절연 보호막(125), 제1 전극(소스 전극)(126), 제2 전극(드레인 전극)(127) 및 게이트 전극(128)을 갖는다. III-V족 화합물 반도체 나노와이어(223)는, 도핑되어 있지 않은 제1 영역(223a) 및 p형으로 고농도 도핑된 제2 영역(223b)으로 이루어진다. 제2 TFET(202)에서는, 제1 전극(126)이 소스 전극이며, 제2 전극(127)은 드레인 전극이다. 제2 TFET(202)에서, IV족 반도체 기판(211)의 (111)면과 III-V족 화합물 반도체 나노와이어(223)의 접합 계면에서 터널 현상이 발생한다.
IV족 반도체 기판(211)은, 실리콘이나 게르마늄 등의 IV족 반도체로 이루어지고, 그 상면이 (111)면인 기판이다. IV족 반도체 기판(211)은, 예를 들면 실리콘 (111) 기판이다. 본 실시형태에서, IV족 반도체 기판(211)은 n형으로 고농도 도핑되어 있다. IV족 반도체 기판(211)의 전체가 도핑되어 있어도 되고, IV족 반도체 기판(211)의 일부만이 도핑되어 있어도 된다.
또한, 제1 TFET(201)를 구성하는 IV족 반도체 기판(211)과 제2 TFET(202)를 구성하는 IV족 반도체 기판(211)은, 전기적 또는 공간적으로 분리되어 있다. 예를 들면, 제1 TFET(201)를 구성하는 IV족 반도체 기판(211)과 제2 TFET(202)를 구성하는 IV족 반도체 기판(211)의 사이에, IV족 반도체 기판(211)과 다른 도전형의 구조를 배치함으로써, 제1 TFET(201)를 구성하는 IV족 반도체 기판(211)과 제2 TFET(202)를 구성하는 IV족 반도체 기판(211)을 전기적으로 분리해도 된다. 또, BOX층 위에 서로 비접촉이 되도록 형성된 2개의 실리콘 세선 구조를 각각 제1 TFET(201)를 구성하는 IV족 반도체 기판(211)과 제2 TFET(202)를 구성하는 IV족 반도체 기판(211)으로 함으로써, 제1 TFET(201)를 구성하는 IV족 반도체 기판(211)과 제2 TFET(202)를 구성하는 IV족 반도체 기판(211)을 공간적으로 분리해도 된다.
III-V족 화합물 반도체 나노와이어(213, 223)는, III-V족 화합물 반도체로 이루어지는, 직경 2~100nm, 길이 50nm~10μm의 구조체이다. III-V족 화합물 반도체 나노와이어(213, 223)는, IV족 반도체 기판(211)의 (111)면 상에, 그 장축이 (111)면에 수직이 되도록 배치되어 있다. III-V족 화합물 반도체는, 2개의 원소로 이루어지는 반도체, 3개의 원소로 이루어지는 반도체, 4개의 원소로 이루어지는 반도체, 그 이상의 원소로 이루어지는 반도체 중 어느 것이어도 된다.
III-V족 화합물 반도체 나노와이어(213, 223)는, 도핑되어 있지 않은 제1 영역(213a, 223a)(진성 반도체) 및 p형으로 고농도 도핑된 제2 영역(213b, 223b)(p형 반도체)으로 이루어진다. 제1 영역(213a, 223a)은 IV족 반도체 기판(211)의 (111)면에 접속되어 있다. 제2 영역(213b, 223b)은 제2 전극(117, 127)에 접속되어 있다. III-V족 화합물 반도체 나노와이어(213, 223)의 제1 영역(213a, 223a) 및 IV족 반도체 기판(211)의 (111)면은, 기본적으로 무전위이고 또한 무결함의 접합 계면을 형성한다.
제1 TFET(201) 및 제2 TFET(202)에서는, IV족 반도체 기판(211)의 (111)면과 III-V족 화합물 반도체 나노와이어(213, 223)의 제1 영역(213a, 223a)의 접합 계면이 터널층으로서 기능한다. 상술한 바와 같이, 제1 TFET(201) 및 제2 TFET(202)는 실질적으로 동일한 구성을 갖지만, 제1 TFET(201)와 제2 TFET(202)에서, 소스 전극(도 7에서 「S」로 나타낸다)과 드레인 전극(도 7에서 「D」로 나타낸다)의 위치 관계가 반대이다. 본 발명자는, 이와 같이 전극의 위치를 바꿔 넣는 것만으로, 도 8에 나타나는 바와 같이, 제1 TFET(201)가 n형의 채널을 갖는 TFET(n-TFET)로서 동작하고, 제2 TFET(202)가 p형의 채널을 갖는 TFET(p-TFET)로서 동작하는 것을 알아냈다. 따라서, 1 또는 2 이상의 제1 TFET(201)와, 1 또는 2 이상의 제2 TFET(202)를 적절하게 접속함으로써, 각종 상보형 스위치 소자로서 기능시킬 수 있다.
(상보형 스위치 소자의 제조 방법)
본 실시형태에 관한 스위치 소자(200)의 제조 방법은, 특별히 한정되지 않는다. 실시형태 2의 스위치 소자(200)는, 실시형태 1의 스위치 소자(100)와 동일한 수순으로 제작할 수 있다.
(효과)
본 실시형태에 관한 스위치 소자(200)에서는, 제1 TFET(201)(n-TFET) 및 제2 TFET(202)(p-TFET)가 실질적으로 동일한 구성을 갖는다. 따라서, 본 실시형태에 관한 스위치 소자(200)는 TFET를 포함하는 상보형 스위치 소자이면서도 용이하게 집적화할 수 있다.
[실시형태 3]
실시형태 3에서는, p형으로 저농도 도핑된 IV족 반도체 기판의 표면으로부터 비스듬한 방향으로 III-V족 화합물 반도체 나노와이어가 뻗어 있는, 본 발명에 관한 상보형 스위치 소자의 예를 나타낸다.
(상보형 스위치 소자의 구성)
도 9는 실시형태 3에 관한 상보형 스위치 소자(300)의 구성을 나타내는 단면도이다. 도 9에 나타나는 바와 같이, 실시형태 3의 스위치 소자(300)는, 적어도 하나의 제1 터널 전계효과 트랜지스터(제1 TFET)(301) 및 적어도 하나의 제2 터널 전계효과 트랜지스터(제2 TFET)(302)를 갖는다.
제1 TFET(301)는 n형의 채널을 갖는 TFET(n-TFET)이며, 제2 TFET(302)는 p형의 채널을 갖는 TFET(p-TFET)이다. 제1 TFET(301) 및 제2 TFET(302)는 실질적으로 동일한 구성을 갖지만, 제1 TFET(301)와 제2 TFET(302)에서, 소스 전극(도 9에서 「S」로 나타낸다)과 드레인 전극(도 9에서 「D」로 나타낸다)의 위치 관계가 반대이다.
제1 TFET(301)는, IV족 반도체 기판(311), III-V족 화합물 반도체 나노와이어(312), 절연막(게이트 유전체막)(313), 제1 전극(소스 전극)(314), 제2 전극(드레인 전극)(315) 및 게이트 전극(316)을 갖는다. 절연막(313)의 일부의 영역은 게이트 유전체막으로서도 기능한다. IV족 반도체 기판(311)은, 도핑되어 있지 않은 제1 영역(311a) 및 n형으로 고농도 도핑된 제2 영역(311b)을 포함한다. 제1 TFET(301)에서는, 제1 전극(314)이 소스 전극이며, 제2 전극(315)은 드레인 전극이다. 제1 TFET(301)에서는, IV족 반도체 기판(311)의 (111)면(311c)과 III-V족 화합물 반도체 나노와이어(312)의 접합 계면에서 터널 현상이 발생한다.
제2 TFET(302)는, IV족 반도체 기판(311), III-V족 화합물 반도체 나노와이어(322), 절연막(게이트 유전체막)(323), 제1 전극(드레인 전극)(324), 제2 전극(소스 전극)(325) 및 게이트 전극(326)을 갖는다. 절연막(323)의 일부의 영역은 게이트 유전체막으로서도 기능한다. IV족 반도체 기판(311)은, 도핑되어 있지 않은 제1 영역(321a) 및 n형으로 고농도 도핑된 제2 영역(321b)을 포함한다. 제2 TFET(302)에서는, 제1 전극(324)이 드레인 전극이며, 제2 전극(325)은 소스 전극이다. 제2 TFET(302)에서는, IV족 반도체 기판(311)의 (111)면(321c)과 III-V족 화합물 반도체 나노와이어(322)의 접합 계면에서 터널 현상이 발생한다.
IV족 반도체 기판(311)은, 실리콘이나 게르마늄 등의 IV족 반도체로 이루어지고, 그 상면이 (100)면인 기판이다. IV족 반도체 기판(311)은, 예를 들면 실리콘 (100) 기판이다. 본 실시형태에서, IV족 반도체 기판(311)은 p형으로 저농도 도핑되어 있다. 제1 TFET(301)에서, IV족 반도체 기판(311)의 2개의 면 중 III-V족 화합물 반도체 나노와이어(312)가 배치되어 있는 면에는, 도핑되어 있지 않은 제1 영역(311a)(진성 반도체) 및 n형으로 고농도 도핑된 제2 영역(311b)(n형 반도체)이 서로 인접하도록 형성되어 있다. 제1 영역(311a)은 (100)면뿐만 아니라 (111)면(311c)도 갖는다. 동일하게, 제2 TFET(302)에서도, IV족 반도체 기판(311)의 2개의 면 중 III-V족 화합물 반도체 나노와이어(322)가 배치되어 있는 면에는, 도핑되어 있지 않은 제1 영역(321a)(진성 반도체) 및 n형으로 고농도 도핑된 제2 영역(321b)(n형 반도체)이 서로 인접하도록 형성되어 있다. 제1 영역(321a)은 (100)면뿐만 아니라 (111)면(321c)도 갖는다.
III-V족 화합물 반도체 나노와이어(312, 322)는, III-V족 화합물 반도체로 이루어지는, 직경 2~100nm, 길이 50nm~10μm의 구조체이다. III-V족 화합물 반도체 나노와이어(312, 322)는, IV족 반도체 기판(311)의 (111)면(311c, 321c) 상에, 그 장축이 (111)면(311c, 321c)에 수직이 되도록 배치되어 있다. III-V족 화합물 반도체는, 2개의 원소로 이루어지는 반도체, 3개의 원소로 이루어지는 반도체, 4개의 원소로 이루어지는 반도체, 그 이상의 원소로 이루어지는 반도체 중 어느 것이어도 된다. 2개의 원소로 이루어지는 III-V족 화합물 반도체의 예에는, InAs, InP, GaAs, GaN, InSb, GaSb 및 AlSb가 포함된다. 3개의 원소로 이루어지는 III-V족 화합물 반도체의 예에는, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb 및 AlInSb가 포함된다. 4개 이상의 원소로 이루어지는 III-V족 화합물 반도체의 예에는, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb 및 AlInGaPSb가 포함된다.
III-V족 화합물 반도체 나노와이어(312, 322)는, 도핑되어 있지 않거나 또는 p형으로 저농도 도핑되어 있다. 본 실시형태에서, III-V족 화합물 반도체 나노와이어(312, 322)는 p형으로 저농도 도핑되어 있다. III-V족 화합물 반도체 나노와이어(312, 322) 및 IV족 반도체 기판(311)의 (111)면(311c, 321c)은, 기본적으로 무전위이고 또한 무결함의 접합 계면을 형성한다.
절연막(313, 323)은, IV족 반도체 기판(311)의 제1 영역(311a, 321a)의 표면((100)면)의 전부 및 제2 영역(311b, 321b)의 표면((100)면)의 적어도 일부를 피복하는 절연성의 막이다. 상술한 바와 같이, 절연막(313, 323)의 일부의 영역은 게이트 유전체막으로서 기능한다. 본 실시형태에서, 절연막(313, 323)은, 제1 영역(311a, 321a)의 표면의 전부, 제2 영역(311b, 321b)의 표면의 일부 및 IV족 반도체 기판(311)의 제1 전극(314, 324) 아래에 위치하는 부분을 피복하고 있다. 절연막(313, 323)은, 예를 들면 하프늄알루미네이트(HfAlOx)막 등의 고유전체막이다.
제1 전극(314, 324)은, IV족 반도체 기판(311) 상에 절연막(313, 323)을 개재하여 배치되어 있으며, III-V족 화합물 반도체 나노와이어(312, 322)(p형 반도체)에 접속되어 있다. 제1 전극(314, 324)은, 예를 들면 Ti/Au 합금막이다. 제1 TFET(301)에서는 제1 전극(314)이 소스 전극으로서 기능한다. 한편, 제2 TFET(302)에서는 제1 전극(324)이 드레인 전극으로서 기능한다.
제2 전극(315, 325)은, IV족 반도체 기판(311)의 제2 영역(311b, 321b) 상에 배치되어 있으며, 제2 영역(311b, 321b)(n형 반도체)에 접속되어 있다. 제2 전극(315, 325)은, 예를 들면 Ti/Au 합금막 또는 Ge/Au/Ni/Au 합금막이다. 제1 TFET(301)에서는 제2 전극(315)이 드레인 전극으로서 기능한다. 한편, 제2 TFET(302)에서는 제2 전극(325)이 소스 전극으로서 기능한다.
게이트 전극(316, 326)은, IV족 반도체 기판(311)의 제1 영역(311a, 321a)과 III-V족 화합물 반도체 나노와이어(312, 322)의 접합 계면에 전계를 작용시킬 수 있도록 배치되어 있다. 본 실시형태에서는, 게이트 전극(316, 326)이 제1 영역(311a, 321a) 상의 절연막(게이트 유전체막)(313, 323) 상에 배치되어 있다. 게이트 전극(316, 326)은, 예를 들면 Ti/Au 합금막이다.
제1 TFET(301) 및 제2 TFET(302)에서는, IV족 반도체 기판(311)의 (111)면(311c, 321c)과 III-V족 화합물 반도체 나노와이어(312, 322)의 접합 계면이 터널층으로서 기능한다. 상술한 바와 같이, 제1 TFET(301) 및 제2 TFET(302)는 실질적으로 동일한 구성을 갖지만, 제1 TFET(301)와 제2 TFET(302)에서, 소스 전극(도 9에서 「S」로 나타낸다)과 드레인 전극(도 9에서 「D」로 나타낸다)의 위치 관계가 반대이다. 본 발명자는, 이와 같이 전극의 위치를 바꿔 넣는 것만으로, 도 10에 나타나는 바와 같이, 제1 TFET(301)이 n형의 채널을 갖는 TFET(n-TFET)로서 동작하고, 제2 TFET(302)이 p형의 채널을 갖는 TFET(p-TFET)로서 동작하는 것을 알아냈다. 도 11은 제1 TFET(301)(n-TFET) 및 제2 TFET(302)(p-TFET)의 전기 특성을 나타내는 그래프이다. 이 그래프에 나타나는 바와 같이, 제1 TFET(301) 및 제2 TFET(302)의 서브스레시홀드값은, 모두 최소 50mV/dec였다.
본 실시형태에 관한 스위치 소자(300)에서는, 1 또는 2 이상의 제1 TFET(301)와, 1 또는 2 이상의 제2 TFET(302)를 적절하게 접속함으로써, 각종 상보형 스위치 소자로서 기능시킬 수 있다. 도 12의 (a)는 상보형 스위치 소자(300)를 이용하여 구성된 인버터의 예를 나타내는 사시도이며, 도 12의 (b)는 도 12의 (a)에 나타나는 인버터의 회로도이다. 도 12의 (a)에서는, BOX층 위에 핀(fin) 형의 제1 TFET(301) 및 핀형의 제2 TFET(302)를 형성함으로써 상보형 스위치 소자(300)를 형성한 예를 나타내고 있으며, IV족 반도체 기판(311)의 일부를 생략하고 있다. 도 13은 핀형의 제1 TFET(301)(n-TFET) 및 핀형의 제2 TFET(302)(p-TFET)의 전기 특성을 나타내는 그래프이다. 이 그래프에 나타나는 바와 같이, 제1 TFET(301) 및 제2 TFET(302)의 서브스레시홀드값은, 모두 40mV/dec 이하였다.
(상보형 스위치 소자의 제조 방법)
본 실시형태에 관한 스위치 소자(300)의 제조 방법은 특별히 한정되지 않는다. 제1 TFET(301) 및 제2 TFET(302)는, 예를 들면 국제 공개공보 제2011/040012호에 기재된 방법으로 제조될 수 있다.
도 14의 (a) 내지 (d)는 스위치 소자(300)의 제조 방법의 일례를 나타내는 모식도이다. 제1 TFET(301) 및 제2 TFET(302)는 동일한 수순으로 동시에 제작되기 때문에, 도 14의 (a) 내지 (d)에는 제1 TFET(301)에 대해서만 나타내고 있다. 이하, 도 14의 (a) 내지 (d)를 참조하여 스위치 소자(300)의 제조 방법에 대하여 설명한다.
먼저, 도 14의 (a)에 나타나는 바와 같이, IV족 반도체 기판(311)을 준비한다. 이 IV족 반도체 기판(311)에는, 도핑되어 있지 않은 제1 영역(311a) 및 n형으로 고농도 도핑된 제2 영역(311b)이 형성되어 있다. 이어서, 도 14의 (b)에 나타나는 바와 같이, IV족 반도체 기판(311)의 제1 영역(311a)에 대하여 이방성(異方性) 에칭을 행하여, (111)면(311c)을 노출시킨다. 또, IV족 반도체 기판(311)의 표면에 열산화법 등에 의하여 절연막(313)을 형성한다. 이 절연막(313)에는 IV족 반도체 기판(311)의 제1 영역(311a)의 (111)면(311c)이 노출되도록 개구부가 형성되어 있다. 이어서, 도 14의 (c)에 나타나는 바와 같이, MOVPE법에 의하여 제1 영역(311a)의 (111)면(311c)으로부터 개구부를 통하여 III-V족 화합물 반도체 나노와이어(312)를 성장시킨다. 이때, III-V족 화합물 반도체 나노와이어(312)를 성장시키기 전에, 교호 원료공급 변조법에 의하여 제1 영역(311a)의 (111)면(311c)에 III-V족 화합물 반도체의 박막을 형성하는 것이 바람직하다(국제 공개공보 제2011/040012호 참조). 마지막으로, 도 14의 (d)에 나타나는 바와 같이, 제1 전극(314), 제2 전극(315) 및 게이트 전극(316)을 형성한다.
(효과)
본 실시형태에 관한 스위치 소자(300)에서는, 제1 TFET(301)(n-TFET) 및 제2 TFET(302)(p-TFET)가 실질적으로 동일한 구성을 갖는다. 따라서, 본 실시형태에 관한 스위치 소자(300)는 TFET를 포함하는 상보형 스위치 소자이면서도 용이하게 집적화할 수 있다.
[실시형태 4]
실시형태 4에서는, n형으로 저농도 도핑된 IV족 반도체 기판의 표면으로부터 비스듬한 방향으로 III-V족 화합물 반도체 나노와이어가 뻗어 있는, 본 발명에 관한 상보형 스위치 소자의 예를 나타낸다.
(상보형 스위치 소자의 구성)
도 15는 실시형태 4에 관한 상보형 스위치 소자(400)의 구성을 나타내는 단면도이다. 실시형태 3의 TFET와 동일한 구성 요소에 대해서는 동일한 부호를 붙이고, 중복되는 설명을 생략한다.
도 15에 나타나는 바와 같이, 실시형태 4의 스위치 소자(400)는, 적어도 하나의 제1 터널 전계효과 트랜지스터(제1 TFET)(401) 및 적어도 하나의 제2 터널 전계효과 트랜지스터(제2 TFET)(402)를 갖는다.
제1 TFET(401)는 p형의 채널을 갖는 TFET(p-TFET)이며, 제2 TFET(402)는 n형의 채널을 갖는 TFET(n-TFET)이다. 제1 TFET(401) 및 제2 TFET(402)는 실질적으로 동일한 구성을 갖지만, 제1 TFET(401)와 제2 TFET(402)에서는, 소스 전극(도 15에서 「S」로 나타낸다)과 드레인 전극(도 15에서 「D」로 나타낸다)의 위치 관계가 반대이다.
제1 TFET(401)는, IV족 반도체 기판(411), III-V족 화합물 반도체 나노와이어(412), 절연막(게이트 유전체막)(313), 제1 전극(소스 전극)(314), 제2 전극(드레인 전극)(315) 및 게이트 전극(316)을 갖는다. 절연막(313)의 일부의 영역은 게이트 유전체막으로서도 기능한다. IV족 반도체 기판(411)은, 도핑되어 있지 않은 제1 영역(411a) 및 p형으로 고농도 도핑된 제2 영역(411b)를 포함한다. 제1 TFET(401)에서는, 제1 전극(314)이 소스 전극이며, 제2 전극(315)은 드레인 전극이다. 제1 TFET(401)에서는, IV족 반도체 기판(411)의 (111)면(411c)과 III-V족 화합물 반도체 나노와이어(412)의 접합 계면에서 터널 현상이 발생한다.
제2 TFET(402)는, IV족 반도체 기판(411), III-V족 화합물 반도체 나노와이어(422), 절연막(게이트 유전체막)(323), 제1 전극(드레인 전극)(324), 제2 전극(소스 전극)(325) 및 게이트 전극(326)을 갖는다. 절연막(323)의 일부의 영역은 게이트 유전체막으로서도 기능한다. IV족 반도체 기판(411)은, 도핑되어 있지 않은 제1 영역(421a) 및 p형으로 고농도 도핑된 제2 영역(421b)을 포함한다. 제2 TFET(402)에서는, 제1 전극(324)이 드레인 전극이며, 제2 전극(325)은 소스 전극이다. 제2 TFET(402)에서는, IV족 반도체 기판(411)의 (111)면(421c)과 III-V족 화합물 반도체 나노와이어(422)의 접합 계면에서 터널 현상이 발생한다.
IV족 반도체 기판(411)은, 실리콘이나 게르마늄 등의 IV족 반도체로 이루어지고, 그 상면이 (100)면인 기판이다. IV족 반도체 기판(411)은, 예를 들면 실리콘 (100) 기판이다. 본 실시형태에서는, IV족 반도체 기판(411)은 n형으로 저농도 도핑되어 있다. 제1 TFET(401)에서, IV족 반도체 기판(411)의 2개의 면 중 III-V족 화합물 반도체 나노와이어(412)가 배치되어 있는 면에는, 도핑되어 있지 않은 제1 영역(411a)(진성 반도체) 및 p형으로 고농도 도핑된 제2 영역(411b)(p형 반도체)이 서로 인접하도록 형성되어 있다. 제1 영역(411a)은 (100)면뿐만 아니라 (111)면(411c)도 갖는다. 동일하게, 제2 TFET(402)에서도, IV족 반도체 기판(411)의 2개의 면 중 III-V족 화합물 반도체 나노와이어(422)가 배치되어 있는 면에는, 도핑되어 있지 않은 제1 영역(421a)(진성 반도체) 및 p형으로 고농도 도핑된 제2 영역(421b)(p형 반도체)이 서로 인접하도록 형성되어 있다. 제1 영역(421a)은 (100)면뿐만 아니라 (111)면(421c)도 갖는다.
III-V족 화합물 반도체 나노와이어(412, 422)는, III-V족 화합물 반도체로 이루어지는, 직경 2~100nm, 길이 50nm~10μm의 구조체이다. III-V족 화합물 반도체 나노와이어(412, 422)는, IV족 반도체 기판(411)의 (111)면(411c, 421c) 상에, 그 장축이 (111)면(411c, 421c)에 수직이 되도록 배치되어 있다. III-V족 화합물 반도체는, 2개의 원소로 이루어지는 반도체, 3개의 원소로 이루어지는 반도체, 4개의 원소로 이루어지는 반도체, 그 이상의 원소로 이루어지는 반도체 중 어느 것이어도 된다.
III-V족 화합물 반도체 나노와이어(412, 422)는, 도핑되어 있지 않거나, n형으로 저농도 도핑되어 있다. 본 실시형태에서는, III-V족 화합물 반도체 나노와이어(412, 422)가 p형으로 저농도 도핑되어 있다. III-V족 화합물 반도체 나노와이어(412, 422) 및 IV족 반도체 기판(411)의 (111)면(411c, 421c)은, 기본적으로 무전위이고 또한 무결함의 접합 계면을 형성한다.
제1 TFET(401) 및 제2 TFET(402)에서는, IV족 반도체 기판(411)의 (111)면(411c, 421c)과 III-V족 화합물 반도체 나노와이어(412, 422)의 접합 계면이 터널층으로서 기능한다. 상술한 바와 같이, 제1 TFET(401) 및 제2 TFET(402)는 실질적으로 동일한 구성을 갖지만, 제1 TFET(401)와 제2 TFET(402)에서는, 소스 전극(도 15에서 「S」로 나타낸다)과 드레인 전극(도 15에서 「D」로 나타낸다)의 위치 관계가 반대이다. 본 발명자는, 이와 같이 전극의 위치를 바꿔 넣는 것만으로, 도 16에 나타나는 바와 같이, 제1 TFET(401)가 p형의 채널을 갖는 TFET(p-TFET)로서 동작하고, 제2 TFET(402)가 n형의 채널을 갖는 TFET(n-TFET)로서 동작하는 것을 알아냈다. 따라서, 1 또는 2 이상의 제1 TFET(401)와, 1 또는 2 이상의 제2 TFET(402)를 적절하게 접속함으로써, 각종 상보형 스위치 소자로서 기능시킬 수 있다.
(상보형 스위치 소자의 제조 방법)
본 실시형태에 관한 스위치 소자(400)의 제조 방법은, 특별히 한정되지 않는다. 실시형태 4의 스위치 소자(400)는, 실시형태 3의 스위치 소자(300)와 동일한 수순으로 제작할 수 있다.
(효과)
본 실시형태에 관한 스위치 소자(400)에서는, 제1 TFET(401)(p-TFET) 및 제2 TFET(402)(n-TFET)가 실질적으로 동일한 구성을 갖는다. 따라서, 본 실시형태에 관한 스위치 소자(400)는, TFET를 포함하는 상보형 스위치 소자이면서도 용이하게 집적화할 수 있다.
한편, 본 실시형태에서는 하나의 채널에 대하여 하나의 게이트 전극이 배치되어 있는 싱글 게이트형의 TFET를 갖는 스위치 소자에 대하여 설명했지만, 각각의 TFET는 하나의 채널에 대하여 복수의 게이트 전극이 배치되어 있는 멀티 게이트형의 TFET를 갖고 있어도 된다.
본 출원은, 2018년 12월 28일 출원된 일본 특허출원 2018-247228에 근거하여 우선권을 주장한다. 당해 출원 명세서 및 도면에 기재된 내용은, 모두 본원 명세서에 원용된다.
<산업상 이용가능성>
본 발명의 상보형 스위치 소자는, 예를 들면 반도체 마이크로 프로세서 및 고집적 회로에 형성되는 스위치 소자로서 유용하다.
100, 200 상보형 스위치 소자
101, 201 제1 터널 전계효과 트랜지스터(제1 TFET)
102, 202 제2 터널 전계효과 트랜지스터(제2 TFET)
111, 211 IV족 반도체 기판
112 절연막
113, 123, 213, 223 III-V족 화합물 반도체 나노와이어
113a, 123a, 213a, 223a 제1 영역
113b, 123b, 213b, 223b 제2 영역
114, 124 게이트 유전체막
115, 125 절연 보호막
116, 126 제1 전극
117, 127 제2 전극
118, 128 게이트 전극
300, 400 상보형 스위치 소자
301, 401 제1 터널 전계효과 트랜지스터(제1 TFET)
302, 402 제2 터널 전계효과 트랜지스터(제2 TFET)
311, 411 IV족 반도체 기판
311a, 321a, 411a, 421a 제1 영역
311b, 321b, 411b, 421b 제2 영역
311c, 321c, 411c, 421c (111)면
312, 322, 412, 422 III-V족 화합물 반도체 나노와이어
313, 323 절연막(게이트 유전체막)
314, 324 제1 전극
315, 325 제2 전극
316, 326 게이트 전극

Claims (6)

  1. 제1 도전형의 채널을 갖는 제1 터널 전계효과 트랜지스터와, 상기 제1 도전형과 다른 제2 도전형의 채널을 갖는 제2 터널 전계효과 트랜지스터를 갖는 상보형 스위치 소자로서,
    상기 제1 터널 전계효과 트랜지스터 및 상기 제2 터널 전계효과 트랜지스터는 각각,
    (111)면을 갖고, 상기 제1 도전형으로 도핑된 IV족 반도체 기판과,
    상기 (111)면 상에 배치되며, 상기 (111)면에 접속된 제1 영역과 상기 제2 도전형으로 도핑된 제2 영역을 포함하는 III-V족 화합물 반도체 나노와이어와,
    상기 IV족 반도체 기판에 접속된 제1 전극과,
    상기 제2 영역에 접속된 제2 전극과,
    상기 (111)면과 상기 제1 영역의 계면에 전계를 작용시키는 게이트 전극을 갖고,
    상기 제1 터널 전계효과 트랜지스터에서는, 상기 제2 전극이 소스 전극이며, 또한 상기 제1 전극이 드레인 전극이고,
    상기 제2 터널 전계효과 트랜지스터에서는, 상기 제1 전극이 소스 전극이며, 또한 상기 제2 전극이 드레인 전극인, 상보형 스위치 소자.
  2. 제1항에 있어서,
    상기 IV족 반도체 기판을 구성하는 IV족 반도체는 실리콘 또는 게르마늄이며,
    상기 III-V족 화합물 반도체 나노와이어를 구성하는 III-V족 화합물 반도체는, InAs, InP, GaAs, GaN, InSb, GaSb, AlSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, AlInSb, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb 또는 AlInGaPSb이고,
    상기 III-V족 화합물 반도체 나노와이어의 장축은 상기 (111)면에 대하여 수직인, 상보형 스위치 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 터널 전계효과 트랜지스터 및 상기 제2 터널 전계효과 트랜지스터는 각각, 상기 III-V족 화합물 반도체 나노와이어의 측면 상에 배치된 게이트 유전체막을 더 갖고,
    상기 게이트 전극은 상기 게이트 유전체막 상에 배치되어 있는, 상보형 스위치 소자.
  4. 제1 도전형의 채널을 갖는 제1 터널 전계효과 트랜지스터와, 상기 제1 도전형과 다른 제2 도전형의 채널을 갖는 제2 터널 전계효과 트랜지스터를 갖는 상보형 스위치 소자로서,
    상기 제1 터널 전계효과 트랜지스터 및 상기 제2 터널 전계효과 트랜지스터는 각각,
    (111)면을 갖는 제1 영역과, 상기 제1 도전형으로 도핑된 제2 영역을 포함하는 IV족 반도체 기판과,
    상기 (111)면 상에 배치되며, 도핑되어 있지 않거나 또는 상기 제2 도전형으로 도핑된 III-V족 화합물 반도체 나노와이어와,
    상기 III-V족 화합물 반도체 나노와이어에 접속된 제1 전극과,
    상기 제2 영역에 접속된 제2 전극과,
    상기 III-V족 화합물 반도체 나노와이어와 상기 (111)면의 계면에 전계를 작용시키는 게이트 전극을 갖고,
    상기 제1 터널 전계효과 트랜지스터에서는, 상기 제1 전극이 소스 전극이며, 또한 상기 제2 전극이 드레인 전극이고,
    상기 제2 터널 전계효과 트랜지스터에서는, 상기 제2 전극이 소스 전극이며, 또한 상기 제1 전극이 드레인 전극인, 상보형 스위치 소자.
  5. 제4항에 있어서,
    상기 IV족 반도체 기판을 구성하는 IV족 반도체는 실리콘 또는 게르마늄이며,
    상기 III-V족 화합물 반도체 나노와이어를 구성하는 III-V족 화합물 반도체는, InAs, InP, GaAs, GaN, InSb, GaSb, AlSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, AlInSb, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb 또는 AlInGaPSb이고,
    상기 III-V족 화합물 반도체 나노와이어의 장축은 상기 (111)면에 대하여 수직인, 상보형 스위치 소자.
  6. 제4항 또는 제5항에 있어서,
    상기 제1 터널 전계효과 트랜지스터 및 상기 제2 터널 전계효과 트랜지스터는 각각, 상기 IV족 반도체 기판의 표면 상에 배치된 게이트 유전체막을 더 갖고,
    상기 게이트 전극은 상기 게이트 유전체막 상에 배치되어 있는, 상보형 스위치 소자.
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