KR20190024522A - 변형 손실 완화 방법 및 그 구조체 - Google Patents

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Abstract

변형 손실(예, FinFET 채널에서의)을 완화시키는 방법 및 구조체는, 기판 핀부를 가지는 기판, 기판 핀부의 제1 부분 위에 형성된 활성 핀 영역, 기판 핀부의 제2 부분 위에 형성된 픽업 영역, 및 기판 핀부의 제3 부분 위에 형성된 앵커를 포함하는 반도체 디바이스를 제공하는 것을 포함한다. 일부 실시예에서, 기판 핀부는 제1 재료를 포함하고, 활성 핀 영역은 제1 재료와는 상이한 제2 재료를 포함한다. 다양한 예에서, 앵커는 활성 핀 영역과 픽업 영역 각각의 사이에 그리고 이들 각각에 인접하게 배치된다.

Description

변형 손실 완화 방법 및 그 구조체{STRAIN LOSS MITIGATION METHODS AND STRUCTURES THEREOF}
전자 산업은 점차 복잡하고 세련된 보다 다수의 기능을 동시에 지원할 수 있는 소형 및 고속의 전자 장치에 대한 요구가 항시 증가되는 것을 경험하고 있다. 따라서, 반도체 산업에서는 저비용, 고성능 및 저전력의 집적 회로(ICs)를 제조하려는 경향이 계속 존재한다. 지금까지 이러한 목표는 반도체 IC 크기를 축소하여 생산 효율을 향상시키고 부대 비용을 저감시키는 것에 의해 상당 부분 달성되어 왔다. 그러나, 이러한 크기 축소는 반도체 제조 공정에 복잡성을 증가시키는 것도 유발하였다. 따라서, 반도체 IC 및 디바이스의 계속적인 발전의 실현은 반도체 제조 공정 및 기술에 유사한 발전을 요구한다.
최근, 게이트-채널 커플링을 증가시키는 것으로 게이트 제어를 향상시키고, 오프-상태 전류를 감소시키며, 단-채널 효과(Short-Channel Effects: SCEs)를 감소시키려는 노력으로 멀티-게이트 디바이스가 도입된 바 있다. 도입된 하나의 이러한 멀티-게이트 디바이스는 핀형 전계 효과 트랜지스터(FinFET)이다. FinFET의 명칭은 FinFET이 형성되는 기판으로부터 연장되고 FET 채널을 형성하는 데 사용되는 핀형 구조로부터 얻어진 것이다. FinFET는 통상적인 상보적 금속 산화물 반도체(CMOS) 공정과 호환될 수 있으며, 그 3차원 구조는 게이트 제어를 유지하고 SCE를 완화시키면서 상당한 크기 조정(scale)을 허용한다. 추가로, 변형된 채널을 가지는 FinFET 디바이스는 캐리어 이동도(예, 전자 또는 홀 이동도)를 향상시켜 트랜지스터 성능을 향상시키는 방법으로서 연구되고 있다. 그러나, 변형된 채널을 채용하는 디바이스의 경우 트랜지스터 제조의 가장 도전적인 측면 중 하나는 제조 공정 전체에 걸쳐 채널 변형을 유지하는 것이었다. 예컨대 트랜지스터 채널에서의 변형 완화는 낮은 캐리어 이동도 및 디바이스 성능의 열화를 유도할 수 있다. 따라서, 기존의 기술은 모든 면에서 전적으로 만족스러운 것으로 판명된 것은 아니었다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 본 개시 내용의 하나 이상의 양태에 따른 일 실시예의 FinFET 디바이스의 사시도이고;
도 2는 FinFET 표준 셀의 적어도 일부의 레이아웃 설계를 보여주며;
도 3은 FinFET 디바이스의 등각도이며, CC' 단면은 도 2의 CC' 단면에 대응하며;
도 4는 일부 실시예에 따른, 앵커(anchor)를 포함하는 FinFET 표준 셀의 적어도 일부의 레이아웃 설계를 보여주며;
도 5는 일부 실시예에 따른, 앵커를 포함하는 FinFET 디바이스의 등각도로서, DD' 단면은 도 4의 DD' 단면에 대응하며;
도 6은 본 개시 내용의 하나 이상의 양태에 따른 FinFET 디바이스의 제조 방법의 흐름도이고;
도 7, 8, 9, 10은 도 6의 방법의 하나 이상의 단계에 대응하는 일 실시예의 FinFET 디바이스의 등각도를 보여준다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 또는 그 위의 제1 특징부의 형성은, 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
본 개시 내용은 멀티-게이트 트랜지스터 또는 본 명세서에서 FinFET 디바이스로서 지칭되는 핀형 멀티-게이트 트랜지스터의 형태의 실시예들을 제공한다. 이러한 디바이스는 P-형 금속 산화물 반도체 FinFET 디바이스 또는 N-형 금속 산화물 반도체 FinFET 디바이스를 포함할 수 있다. FinFET 디바이스는 듀얼-게이트 디바이스, 트리-게이트 디바이스, 벌크형 디바이스, 실리콘-온-인슐레이터(SOI) 디바이스 및/또는 다른 구성일 수 있다. 당업자 중 한 사람이라면 본 개시 내용의 여러 양태로부터 혜택을 볼 수 있는 다른 실시예의 반도체 디바이스를 인식할 수 있다. 예를 들면, 본 명세서에서 설명되는 일부 실시예들은 게이트-올-어라운드(GAA) 디바이스, 오메가(Ω)-게이트 디바이스, 파이(Π)-게이트 디바이스에도 적용될 수 있다.
도 1에는 FinFET 디바이스(100)가 예시된다. FinFET 디바이스(100)는 하나 이상의 핀 기반 멀티-게이트 전계 효과 트랜지스터(FET)를 포함한다. FinFET 디바이스(100)는 기판(102), 기판(102)으로부터 연장되는 적어도 하나의 핀 요소(104), 아이솔레이션 영역(106) 및 핀 요소(104) 상에 및 주변에 배치된 게이트 구조체(108)를 포함한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 기판은 반도체 기판 상에 형성된 도전층 또는 절연층을 포함하는 다양한 층을 포함할 수 있다. 기판은 당업계에 공지된 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 기판은 게르마늄, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은 다른 반도체도 포함할 수 있다. 대안적으로, 기판은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 일부 실시예에서, 기판은 에피택셜 층(epi-층)을 포함할 수 있고, 기판은 성능 향상을 위해 변형될 수 있으며, 기판은 실리콘-온-인슐레이터(SOI) 구조를 가질 수 있고, 및/또는 기판은 다른 적절한 개선부를 가질 수 있다.
핀 요소(104)는 기판(102)과 유사하게 실리콘 또는 게르마늄 등의 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 핀(104)은 포토리소그래피 및 식각 공정을 포함하는 적절한 공정을 이용하여 제조될 수 있다. 포토리소그래피 공정은, 기판 위에 배치된(예, 실리콘 층 상의) 포토레지스트 층(레지스트)을 형성하고, 레지스트를 패턴에 노출시키고, 노광-후(post-exposure) 베이크 공정을 수행하고, 레지스트를 현상하여 레지스트를 포함하는 차폐 요소를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 레지스트를 패터닝하여 차폐 요소를 형성하는 것은 전자 빔(e-빔) 리소그래피 공정을 이용하여 수행될 수 있다. 차폐 요소는 이후 식각 공정에 의해 실리콘 층 내에 리세스가 형성되는 동안 기판의 영역을 보호하는 데 사용됨으로써 연장 핀(104)을 남길 수 있다. 리세스는 건식 식각(예, 화학적 산화물 제거), 습식 식각, 및/또는 다른 적절한 공정을 이용하여 식각될 수 있다. 기판(102) 상에 핀(104)을 형성하는 다수의 다른 실시예의 방법도 적용될 수 있다.
복수의 핀(104) 각각은 소스 영역(105)과 드레인 영역(107)을 포함하는 데, 여기서 소스/드레인 영역(105, 107)은 핀(104)의 내부, 상부 및/또는 주변에 형성된다. 소스/드레인 영역(105, 107)은 핀(104) 위에 에피택셜 성장될 수 있다. 일부 실시예에서, 소스/드레인 접촉 저항을 감소시키기 위해 소스/드레인 영역(105, 107) 위에 한 층 이상의 낮은 쇼트키(Schottky) 장벽 높이(SBH) 재료가 형성된다. 일부의 예에서, 낮은 SBH 재료는 GaAs, InxGa1 - xAs, Ni-InAs 및/또는 다른 적절한 재료와 같은 III-V족 재료를 포함한다. 핀(104) 내에서 게이트 구조체(108)의 하부에 도 1의 BB' 단면에 의해 형성된 평면에 실질적으로 평행한 평면을 따라 트랜지스터의 채널 영역이 배치된다. 일부의 예에서, 핀의 채널 영역은 전술한 화합물 반도체 또는 합금 반도체 중 임의의 것 및/또는 이들의 조합은 물론, 게르마늄과 같은 고-이동도 재료를 포함한다. 고-이동도 재료는 실리콘보다 높은 전자 이동도를 가지는 재료를 포함한다. 예를 들면, 약 1350 cm2/V-s의 상온(300 K)에서의 고유(intrinsic) 전자 이동도와 약 480 cm2/V-s의 홀 이동도를 가지는 Si보다 높다. 일부 실시예에서, 채널 영역은 변형된 채널 재료를 포함한다. 예로서, 변형된 채널 재료는 핀 요소(104)와 기판(102) 간에 격자 부정합이 존재하도록 핀 요소(104)와 기판(102) 각각에 상이한 재료를 사용하는 것에 의해 형성될 수 있다. 따라서, 핀 요소(104)와 기판 간의 격자 부정합은 채널 영역 내에 변형(예, 인장 또는 압축 변형)을 생성할 수 있다. 다양한 실시예에서, 이러한 변형된 채널 재료는 증가된 캐리어 이동도(예, 전자 또는 홀 이동도) 및 향상된 트랜지스터 성능을 제공한다. 이로써, 일부 실시예에서, 전술한 고-이동도 재료는 일부의 경우 변형된 채널 재료를 포함할 수 있다.
아이솔레이션 영역(106)은 얕은 트렌치 아이솔레이션(STI)부일 수 있다. 대안적으로, 기판(102)의 상부 및/또는 내부에 필드 산화물, LOCOS 특징부 및/또는 다른 적절한 아이솔레이션 특징부가 구현될 수 있다. 아이솔레이션 영역(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(FSG), 저-k 유전체, 이들의 조합 및/또는 당업계에 공지된 다른 적절한 재료로 구성될 수 있다. 일 실시예에서, 아이솔레이션 구조체는 STI 특징부이고, 기판(102)에 트렌치를 식각하는 것에 의해 형성된다. 트렌치는 이후 아이솔레이션 재료로 충전된 후, 화학적 기계적 연마(CMP) 공정을 받을 수 있다. 그러나, 다른 실시예들도 가능하다. 일부 실시예에서, 분리 영역(106)은 예컨대 하나 이상의 라이너 층을 가지는 다층 구조체를 포함할 수 있다.
게이트 구조체(108)는 핀(104)의 채널 영역 위에 형성된 계면층(110), 계면층(110) 위에 형성된 게이트 유전체 층(112), 게이트 유전체 층(112) 위에 형성된 금속층(114)을 가지는 게이트 스택을 포함한다. 계면층(110)은 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수 있다. 계면층(110)은 화학적 산화, 열 산화, 원자층 증착(ALD), 화학적 기상 증착(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전체 층(112)은 하프늄 산화물(HfO2)과 같은 고-k 유전체 층을 포함할 수 있다. 대안적으로, 고-k 유전체 층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합 또는 다른 적절한 재료와 같은 다른 고-k 유전체를 포함할 수 있다. 여전히 다른 실시예에서, 게이트 유전체 층은 실리콘 이산화물 또는 다른 적절한 유전체를 포함할 수 있다. 유전체 층은 ALD, 물리적 기상 증착(PVD), 산화 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 금속층(114)은 W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, 이들의 조합 및/또는 다른 적절한 조성물과 같은 도전층을 포함할 수 있다. 일부 실시예에서, 금속층(114)은 N-형 FinFET를 위한 제1 금속 재료와 P-형 FinFET를 위한 제2 금속 재료를 포함할 수 있다. 따라서, FinFET 디바이스(100)는 듀얼-일함수 금속 게이트 구성을 포함할 수 있다. 예를 들면, 제1 금속 재료(예, N-형 디바이스용)는 기판 전도대(conduction band)의 일함수와 실질적으로 정렬되거나, 핀(104)의 채널 영역의 전도대의 일함수와 적어도 실질적으로 정렬된 일함수를 가지는 금속을 포함할 수 있다. 유사하게, 예컨대, 제2 금속 재료(예, P-형 디바이스용)는, 기판 가전자대(valence band)의 일함수와 실질적으로 정렬되거나, 핀(104)의 채널 영역의 가전자대의 일함수와 적어도 실질적으로 정렬된 일함수를 가지는 금속을 포함할 수 있다. 따라서, 금속층(114)은 N-형 및 P-형 FinFET 디바이스(100)를 포함하는 FinFET 디바이스(100)용 게이트 전극을 제공할 수 있다. 일부 실시예에서, 금속층(114)은 대안적으로 폴리실리콘 층을 포함할 수 있다. 금속층(114)은 PVD, CVD, 전자 빔(e-빔) 증발, 및/또는 다른 적절한 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 게이트 구조체(108)의 측벽 상에 측벽 스페이서가 형성된다. 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다.
변형된 채널 재료를 포함하는 고-이동도 재료의 사용은, 적어도 부분적으로, 실리콘에 비해 해당 재료에서 달성될 수 있는 높은 전자 및/또는 홀 이동도에 기인하여 상당한 관심을 받고 있다. 고 이동도의 재료를 사용하는 장점은 높은 디바이스 구동 전류, 감소된 고유 지연, 향상된 고-주파수 성능(예, 고주파(RF) 적용에 대해) 및 다른 이익을 포함한다. 추가로, 변형된 채널 재료를 포함하는 디바이스는 특히 크게 크기 조정된 디바이스에 대한 성능 형상을 위한 매력적인 옵션을 제공한다. 그러나, 변형된 채널을 채용하는 디바이스의 경우, 트랜지스터 제조의 가장 도전적인 양태 중 하나는 제조 공정 내내 채널 변형을 유지하는 것이었다. 예컨대 트랜지스터 채널에서의 변형 완화는 낮은 캐리어 이동도 및 디바이스 성능의 열화를 유도할 수 있다.
예로서, FinFET 설계의 소정 측면은 FinFET 채널에서의 변형 완화를 유도할 수 있다. 예컨대, 종래의 표준 셀의 설계를 고려하라. 반도체 설계에서 표준 셀 방법은 상당 부분 디지털 로직부를 가지는 주문형 집적 회로(ASIC)를 설계하는 방법이다. 표준 셀 방법은 저 레벨의 초대형 집적(VLSI) 레이아웃이 추상적인 로직 표시(예, NAND 게이트)로 캡슐화된 설계 추상의 예이다. 셀 기반의 방법(-표준 셀이 속하는 일반 등급)은, 다른 설계자가 구현(물리적)의 측면에 촛점을 맞추는 동안, 어떤 설계자가 디지털 설계의 고 레벨(논리 함수)의 측면에 촛점을 맞출 수 있게 한다. 반도체 제조 발전과 함께, 표준 셀 방법은 설계자에게 비교적 단순한 단일-기능 IC(수천 개의 게이트 중)로부터 복잡한 멀티-밀리언 게이트 시스템-온-칩(SoC) 디바이스로의 ASIC의 크기 조정에 대한 도움을 주고 있다. 다양한 예에서, 표준 셀(예, 기능 셀 및/또는 기능 로직 셀로 지칭될 수 있음)은 불(Boolean) 논리 함수(예, AND, OR, XOR, XNOR, 인버터) 또는 저장 함수(플립-플롭 또는 래치)를 제공할 수 있는 트랜지스터 및 상호 접속 구조체의 그룹을 포함할 수 있다. 가장 단순한 셀은 기초적인 NAND, NOR 및 XOR 불 함수의 직접 표시이지만, 훨씬 더 큰 복잡성의 셀이 보통 사용된다(예, 2-비트 전가산기(full adder) 또는 다중(muxed) D-입력 플립-플롭).
예시적인 표준 셀을 설명하면, FinFET 표준 셀의 적어도 일부의 레이아웃 설계(200)를 나타낸 도 2를 참조한다. 예시된 바와 같이, 레이아웃 설계(200)는 복수의 활성(active) 핀 영역(202)들과 활성 핀 영역(202)들 사이에 배치된 픽업 영역(204)을 포함한다. 일부의 경우, 여기에서 사용되는 "활성 핀 영역"이란 용어는 FinFET 채널을 포함하는 핀 영역을 나타내는 데 사용될 수 있다. 점선(206)은 P-형 활성 영역을 나타내는 데 사용된다. 따라서, 일부 실시예에서, 복수의 활성 핀 영역(202)은 P-형 활성 핀 영역을 포함할 수 있다. 일부 실시예에서, 영역(210)과 같은 점선(206) 밖의 영역들은 N-형 활성 영역을 포함할 수 있다. 폴리실리콘 특징부(208)도 예시되어 있다. 분명히, 여기에 개시된 실시예들은 임의의 특정 도핑 구성에 한정되는 것을 의미하지 않으며, 여기에 제공된 예들은 단지 예시의 목적으로 제공된 것이다. 예를 들면, 일부의 경우, 점선(206)은 대안적으로 N-형 활성 영역을 나타내는 데 사용될 수 있으며, 점선 밖의 영역(예, 210)은 P-형 활성 영역을 포함할 수 있다. 다양한 예에서, 픽업 영역(204)은 하부의 기판과 동일한 도전형일 수 있는 고농도 도핑된 영역을 포함할 수 있다. 일반적으로, 픽업 영역은 하부의 기판에 저 저항 접촉부를 제공할 수 있다. 일례로, 기판이 N-형으로 도핑되면, 픽업 영역은 고농도 도핑된 N-형일 수 있다. 대안적으로, 기판이 P-형으로 도핑되면, 픽업 영역은 고농도 도핑된 P-형일 수 있다. 도 2의 예에서, 영역(210)이 N-형 활성 영역인 경우, 픽업 영역(204)은 N-형 픽업 영역을 포함할 수 있다.
도 3을 참조하면, FinFET 디바이스(300)의 등각도가 예시되며, 여기에서 도 3의 CC' 단면은 실질적으로 도 2의 CC' 단면에 대응한다. 예시된 바와 같이, FinFET 디바이스(300)는 활성 핀 영역(302)(예, 복수의 활성 핀 영역(202)과 유사함), 픽업 영역(304)(예, 픽업 영역(204)과 유사함), 얕은 트렌치 아이솔레이션(STI) 영역(306) 및 기판(308)을 포함한다. 일부의 예에서, 기판(308)은 기판(308)으로부터 연장되는 기판 핀부(308A)를 포함할 수 있다. 일부 실시예에서, 활성 핀 영역(302)과 픽업 영역(304)은 기판 핀부(308A) 위에 형성된 에피택셜 층을 포함할 수 있으며, 여기서 에피택셜 층은 활성 핀 영역(302)과 픽업 영역(304)을 형성하도록 증착, 패터닝 및 식각된 것이다. 다양한 실시예에서, 활성 핀 영역(302)은 P-형 활성 영역 또는 N-형 활성 영역을 포함할 수 있고, 픽업 영역(304)은 P-형 픽업 영역 또는 N-형 픽업 영역을 포함할 수 있다. 논의의 목적으로, 활성 핀 영역(302)이 P-형 활성 핀 영역을 포함하고 픽업 영역(304)이 N-형 픽업 영역을 포함하는 경우를 고려한다. 추가로, 활성 핀 영역(302)이 변형된 FinFET 채널을 형성하는 데 사용될 수 있는 변형된 채널 재료를 포함하는 경우를 고려한다. 예를 들면, 일부의 경우, 활성 핀 영역(302)과 기판(308)(및 기판 핀부(308A))은 활성 핀 영역(302)(예, FinFET의 채널 영역) 내에 변형을 생성하는 격자 부정합이 존재하도록 상이한 재료를 사용하는 것에 의해 형성될 수 있다. 예로서, 활성 핀 영역(302)은 에피택셜 실리콘 게르마늄(SiGe) 층으로 형성될 수 있고, 기판(308)(및 기판 핀부(308A))은 실리콘(Si)으로 형성될 수 있어서, 활성 핀 영역(302)은 변형된 SiGe 층을 포함할 수 있다. 적어도 일부의 현재 설계에서, 활성 핀 영역(302)과 픽업 영역(304) 사이에 CC' 단면에 의해 형성된 평면을 따라 갭(311)(예, 도 2의 갭(211)과 유사함)이 존재한다. 일부의 양태에서, 갭(311)은 활성 영역(예, 활성 핀 영역(302)과 픽업 영역(304)에 의해 형성된 활성 영역)에서의 불연속부를 나타낸다. 갭(311)은 활성 핀 영역(예, 활성 핀 영역(302))과 픽업 영역(예, 픽업 영역(304)) 사이에서 교대로(예, 조그(jog) 배치) 사용될 수 있지만, 갭(311)은 이들 인접한 에피택셜 층(예, 활성 핀 영역(302)과 픽업 영역(304))에 변형된 SiGe 층(예, 활성 핀 영역(302))에 변형 완화를 유도할 수 있는 불연속부를 도입한다. 따라서, 트랜지스터 채널 내의 변형은 완화되며, 이는 낮은 캐리어 이동도 및 디바이스 성능의 열화를 유도할 수 있다.
본 개시 내용의 실시예들은 기존의 기술에 대해 장점을 제공하지만, 다른 실시예들이 다른 장점을 제공할 수 있고, 모든 장점이 반드시 여기에서 논의되는 것이 아니며, 모든 실시예에 대해 특정 장점이 요구되는 것이 아님을 알아야 한다. 예를 들면, 여기에서 논의되는 실시예들은 이동도 감소 및 디바이스 성능의 열화를 방지하기 위해 변형 손실(예, FinFET 채널에서의)을 완화시키는 방법 및 구조체를 포함한다. 일부 실시예에서, 활성 핀 영역과 픽업 영역 사이에 앵커(anchor)가 형성될 수 있다. 다양한 실시예에서, 앵커는 활성 핀 영역과 픽업 영역을 물리적으로 접속 또는 접촉시켜 이들 인접한 에피택셜 층 사이의 갭 및/또는 불연속부를 제거하는 것에 의해 활성 핀 영역에서의 변형 완화를 줄이는 데 사용될 수 있다. 일부의 경우, 앵커는 실리콘(Si) 앵커를 포함할 수 있다. 일부 실시예에서, 앵커는 예컨대 레이아웃 설계 내에 더미 활성 영역으로서 형성될 수 있다. 예로서, 여기서 사용되는 더미 활성 영역과 같은 "더미" 구조체는 다른 구조체의 물리적 특성을 모방(예, 활성 핀 영역 또는 픽업 영역과 같은 인접한 활성 영역의 물리적 크기를 모방)하는 데 사용되고 최종 제조된 디바이스에서 회로 작동이 불가한(즉, 회로 전류 흐름 경로의 일부가 아닌) 구조체를 말하는 것으로 이해될 수 있다. 본질적으로는 회로 전류 흐름 경로의 일부가 아니지만, 변형된 재료층을 포함할 수 있는, 활성 핀 영역에 접촉되게 인접한 앵커의 형성은 활성 핀 영역 내의 변형 완화를 감소시키는 역할을 한다. 예로서, 일부 실시예에서, 앵커는 활성 핀 영역에 인점하게 형성된 Si 앵커를 포함할 수 있으며, 여기서 활성 핀 영역은 변형된 SiGe 층을 포함한다. 따라서, 본 개시 내용의 실시예들은 활성 핀 영역 내의 변형된 채널 재료에 의해 제공되는 향상된 이동도 및 디바이스 성능을 제공한다. 당업자는 여기에 설명되는 방법 및 구조체의 다른 이익 및 장점을 인식할 것이며, 설명되는 실시예들은 후속하는 청구범위에서 특정되는 범위 너머로 한정하는 것을 의미하지 않는다.
이제 도 4를 참조하면, 앵커를 포함하는 FinFET 셀의 적어도 일부의 일부 실시예에 따른 레이아웃 설계(400)가 예시된다. 예시된 바와 같이, 레이아웃 설계(400)는 복수의 활성 핀 영역(402)들과 이 활성 핀 영역(402)들 사이에 배치된 픽업 영역(404)을 포함한다. 점선(406)은 P-형 활성 영역을 나타내는 데 사용된다. 따라서, 일부 실시예에서, 복수의 활성 핀 영역(402)은 P-형 활성 핀 영역을 포함할 수 있다. 일부 실시예에서, 영역(410)과 같은 점선(406) 밖의 영역들은 N-형 활성 영역을 포함할 수 있다. 폴리실리콘부(408)도 예시되어 있다. 추가로 그리고 적어도 일부의 현재 설계에 비해, 레이아웃 설계(400)는 인접하는 활성 핀 영역과 픽업 영역 사이에 배치된 복수의 앵커(412)를 더 포함한다. 앵커(412)의 제공에 의해, 본 개시 내용의 실시예들은 활성 핀 영역 내의 변형 완화를 유도할 수 있는 인접하는 활성 핀 영역과 픽업 영역 사이의 갭/불연속부(예, 도 2의 갭(211))를 제거한다.
전술한 바와 같이, 여기 개시된 실시예들은 임의의 특정 도핑 구성에 한정되는 것을 의미하지 않으며, 여기에 제공된 예들은 단지 예시의 목적으로 제공된 것이다. 예를 들면, 일부의 경우, 점선(406)은 대안적으로 N-형 활성 영역을 나타내는 데 사용될 수 있으며, 점선(406) 밖의 영역(예, 410)은 P-형 활성 영역을 포함할 수 있다. 픽업 영역(404)은 픽업 영역(204)과 마찬가지로 하부의 기판과 동일한 도전형일 수 있는 고농도 도핑된 영역을 포함할 수 있다. 도 4의 예에서, 영역(410)이 N-형 활성 영역인 경우, 픽업 영역(404)은 N-형 픽업 영역을 포함할 수 있다.
도 5를 참조하면, 앵커를 포함하는 FinFET 디바이스(500)의 등각도가 예시되며, 여기에서 도 5의 DD' 단면은 실질적으로 도 4의 DD' 단면에 대응한다. 예시된 바와 같이, FinFET 디바이스(500)는 활성 핀 영역(502)(예, 복수의 활성 핀 영역(502)과 유사함), 픽업 영역(504)(예, 픽업 영역(504)과 유사함), STI 영역(506) 및 기판(508)을 포함한다. 일부의 예에서, 기판(508)은 기판(508)으로부터 연장되는 기판 핀부(508A)를 포함할 수 있다. 또한, FinFET 디바이스(500)는 활성 핀 영역(502)과 픽업 영역(504) 사이에 각각에 인접하게 배치된 앵커(511)를 포함한다. 일부 실시예에서, 앵커(511)는 활성 핀 영역(502) 및 픽업 영역(504)과 물리적으로 접속 또는 접촉될 수 있다. 따라서, 앵커(511)는 여기에서 논의되는 바와 같이 활성 핀 영역(502) 내의 변형 완화를 유도할 수 있는, 인접한 활성 핀 영역과 픽업 영역 사이의 갭/불연속부(예, 도 3의 갭(311))를 방지한다. 달리 말하면, 앵커(511)는 갭을 포함하는 디바이스에 대한 활성 영역의 불연속부와 반대로 활성 영역의 연속성을 제공한다. 다양한 실시예에서, 앵커(511)는 활성 핀 영역(502)과 픽업 영역(504)과 마찬가지로 기판 핀부(508A) 위에 형성된 에피택셜 층을 포함할 수 있으며, 여기서 에피택셜 층은 앵커(511), 활성 핀 영역(502) 및 픽업 영역(304)을 형성하도록 증착, 패터닝 및 식각된 것이다. 활성 핀 영역(502)은 P-형 활성 영역 또는 N-형 활성 영역을 포함할 수 있고, 픽업 영역(504)은 P-형 픽업 영역 또는 N-형 픽업 영역을 포함할 수 있으며, 앵커(511)는 도핑되지 않거나 도핑된 영역을 포함할 수 있다. 일부 실시예에서, 앵커(511)는 실질적으로 전기적으로 비활성적일 수 있다. 논의의 목적으로, 활성 핀 영역(502)이 P-형 활성 핀 영역을 포함하고 픽업 영역(504)이 N-형 픽업 영역을 포함하고, 앵커(511)가 도핑되지 않거나 도핑된 에피택셜 Si 층을 포함하는 경우를 고려한다. 추가로, 활성 핀 영역(502)이 변형된 FinFET 채널을 형성하는 데 사용될 수 있는 변형된 SiGe 등의 변형된 채널 재료를 포함하는 경우를 고려한다. 일부의 예에서, 기판(및 기판 핀부(508A))은 Si으로 형성되어 기판과 활성 핀 영역(502) 사이에 격자 부정합(예, 변형)을 제공할 수 있다. 일부 실시예에서, 변형된 재료층(예, 변형된 SiGe 층)을 포함할 수 있는, 활성 핀 영역(502)에 접촉되게 인접한 앵커(511)(예, Si 앵커)의 형성은 활성 핀 영역(502) 내의 변형 완화를 감소시키는 역할을 한다. 예를 들면, 전술한 갭/불연속부(예, 도 3의 갭(311))와 반대로 활성 핀 영역(502)/앵커(511)의 계면에 연속부를 제공하는 것은 활성 핀 영역(502)에 응력을 보존하는 역할을 한다. 따라서, 본 개시 내용의 실시예들은 활성 핀 영역 내의 변형된 채널 재료에 의해 제공되는 향상된 이동도 및 디바이스 성능의 보존을 제공한다. 다른 측면에서, 활성 핀 영역(예, 502)과 픽업 영역(예, 504) 사이에 교대로 배치되는(예, 조그(jog) 배치되는) 갭/불연속부를 사용하는 대신에, 본 개시 내용의 실시예들은 인접하는 층에 변형을 보존하면서 활성 핀 영역과 픽업 영역 사이에서 교대 배치되는(예, 조그 배치되는) 앵커를 채용한다.
이제 도 6을 참조하면, FinFET 디바이스를 포함하는 반도체 디바이스의 제조 방법(600)이 예시된다. 방법(600)은 이동도 감소 및 디바이스 성능의 열화(예, FinFET 채널에서)를 방지하기 위해 변형 손실을 완화시키는 방법 및 구조체(예, 앵커)를 포함하는 핀형 반도체 디바이스를 구현하는 데 이용될 수 있다. 일부 실시예에서, 방법(600)은 도 1 및 도 5를 참조로 전술한 디바이스(100) 또는 디바이스(500)를 제조하는 데 이용될 수 있다. 따라서, 전술한 하나 이상의 양태들은 방법(600)에도 적용될 수 있다. 추가로, 도 7~10은 도 6의 방법(600)의 하나 이상의 단계에 따라 제조된 예시적인 디바이스(700)의 등각도이다.
방법(600) 및/또는 반도체 디바이스(700)의 일부는 널리 공지된 상보적 금속 산화물 반도체(CMOS) 기술 공정 흐름에 의해 제조될 수 있는 것으로 이해되므로, 일부 공정은 여기서 단지 간단하게 설명된다. 또한, 반도체 디바이스(700)는 추가적인 트랜지스터, 바이폴라 접합 트랜지스터, 레지스터, 캐패시터, 다이오드, 퓨즈 등과 같은 다양한 디바이스와 특징부를 포함할 수 있지만, 본 개시 내용의 창의적인 개념을 더 잘 이해하기 위해 단순화된다. 또한, 일부 실시예에서, 반도체 디바이스(700)는 상호 접속될 수 있는 복수의 반도체 디바이스(예, 트랜지스터)를 포함한다.
디바이스(700)는 집적 회로의 처리 중에 제조된 중간 디바이스 또는 그 일부일 수 있으며, 해당 디바이스 또는 그 일부는 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 로직 회로와, 레지스터, 캐패시터 및 인덕터와 같은 수동 요소와, P-채널 전계 효과 트랜지스터(PFET), N-채널 전계 효과 트랜지스터(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보적 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀 및/또는 이들의 조합과 같은 활성 요소를 포함할 수 있다.
이제 방법(600)을 참조하면, 방법(600)은 기판 내에 리세스를 형성하는 602 블록에서 시작한다. 도 7의 예를 참조하면, 602 블록의 일 실시예에서, 리세스(704)가 내부에 형성된 반도체 기판(702)을 포함하는 반도체 디바이스(700)가 예시된다. 기판(702)은 도 1을 참조로 전술한 기판과 실질적으로 유사할 수 있다. 일부 실시예에서, 리세스(704)는 포토리소그래피 및 식각 공정에 의해 형성될 수 있다. 일부의 경우, 리세스(704)는 아래에 더 상세히 설명하는 바와 같이 SiGe 채널 영역을 형성한다.
방법(600)은 리세스 내에 SiGe 층을 형성하는 604 블록으로 진행된다. 도 7 및 도 8의 예를 참조하면, 604 블록의 실시예에서, 리세스(704) 내에 SiGe 층(802)이 형성된다. 다양한 실시예에서, SiGe 층(802)은 리세스(704) 내에서 에피택셜 성장될 수 있다. 일부 실시예에서, SiGe 층(802)은 Si(1-x)Gex로 형성될 수 있으며, 여기서 'x'는 Ge의 함량으로서 0%보다 크고 100% 미만이다. 일부 실시예에서, 예컨대 반도체 기판(702)이 Si을 포함하는 경우, 반도체 기판(702)과 SiGe 층(802) 사이에는 격자 부정합(예, 변형)이 존재한다. 따라서, 일부의 경우, SiGe 층(802)은 변형을 받을 수 있다.
방법(600)은 핀 구조체를 형성하는 606 블록으로 진행한다. 도 8 및 도 9의 예를 참조하면, 606 블록의 실시예에서, 핀 구조체(902)가 형성된다. 일부 실시예에서, 핀 구조체(902)는 도 1을 참조로 전술한 바와 같이 형성될 수 있다. 일부의 양태로, 핀 구조체(902)는 활성 핀 영역(904), 픽업 영역(906) 및 앵커(911)를 포함할 수 있다. 일부의 예에서, 활성 핀 영역(904)은 전술한 활성 핀 영역(예, 502)과 유사할 수 있고, 픽업 영역(906)은 전술한 픽업 영역(예, 504)과 유사할 수 있으며, 앵커(911)는 전술한 앵커(예, 511)와 유사할 수 있다. 추가로, 활성 핀 영역(904)은 변형된 SiGe 층(802)으로부터 형성된다. 따라서, 일부 실시예에서, 활성 핀 영역(904)은 FinFET 채널로서 기능할 수 있는 변형된 SiGe 영역을 포함할 수 있다. 도 9에 예시된 바와 같이, 앵커(911)는 활성 핀 영역(904)와 픽업 영역 사이에 인접하게 배치된다. 일부 실시예에서, 앵커(911)는 활성 핀 영역(904) 및 픽업 영역(906)과 물리적으로 접속 또는 접촉될 수 있다. 더욱이, 핀 구조체(902)가 인접한 재료층(예, Si 및 SiGe)으로부터 형성됨에 따라, 활성 핀 영역(904), 픽업 영역(906) 및 앵커(911)는 서로 인접하다. 따라서, 앵커(911)는 전술한 바와 같이 변형 완화(예, 활성 핀 영역(904) 내에서의)를 방지한다. 일부의 경우, 활성 핀 영역(904), 픽업 영역(906) 또는 앵커(911)의 도핑은 개별 층 또는 영역의 에피택셜 성장 도중 또는 이후에 수행될 수 있다. 다양한 예에서, (기판 도핑 타입에 따라) 활성 핀 영역(904)은 P-형 활성 핀 영역 또는 N-형 활성 핀 영역을 포함할 수 있거나, 픽업 영역(906)은 P-형 픽업 영역 또는 N-형 픽업 영역을 포함할 수 있거나, 앵커(911)는 도핑되지 않은 영역 또는 도핑된(예, N-형 또는 P-형) 영역을 포함할 수 있다.
적어도 일부의 예에서, 활성 핀 영역(904)은 P-형 활성 핀 영역을 포함할 수 있고, 픽업 영역(906)은 N-형 픽업 영역을 포함할 수 있으며, 앵커(911)는 비도핑 또는 도핑 에피택셜 Si 층을 포함할 수 있다. 또한, 적어도 일부의 예에서 리세스(704)를 충전하는 재료에 따라, 활성 핀 영역(904)은 변형된 FinFET 채널을 형성하는 데 사용될 수 있는 변형된 SiGe, 변형된 Ge, 또는 다른 변형된 재료와 같은 변형된 채널 재료를 포함할 수 있다. 일반적으로, 활성 핀 영역(904)은 해당 활성 핀 영역(904)에 변형을 유도하기 위해 반도체 기판(702)의 조성과는 상이한 조성의 재료를 포함할 수 있다. 본 개시 내용의 실시예에 따르면, 활성 핀 영역(904)에 접촉되게 인접한 앵커(911)의 형성은 활성 핀 영역(904) 내의 변형 완화를 감소시키는 역할을 한다. 따라서, 본 개시 내용의 실시예들은 활성 핀 영역 내의 변형된 채널 재료에 의해 제공되는 향상된 이동도 및 디바이스 성능의 보존을 제공한다.
방법(600)은 STI 영역을 형성하는 608 블록으로 진행된다. 도 9 및 도 10의 예를 참조하면, 608 블록의 실시예에서, STI 영역(1002)이 형성된다. 일부의 경우, STI 영역(1002)은 리세스가 형성된 STI 영역을 포함한다. 추가로, 일부 실시예에서, 리세스가 형성된 STI 영역(1002)은 전술한 것과 실질적으로 동일할 수 있다. 또한, 608 블록 이후에 디바이스(700)는 도 5에 예시된 바와 같이 디바이스(500)와 실질적으로 동일할 수 있다.
반도체 디바이스(700)는 당업계에 공지된 다양한 특징부 및 영역을 형성하기 위해 추가의 처리를 받을 수 있다. 예를 들면, 후속하는 처리를 통해 기판(702) 상에 다양한 특징부를 접속하도록 구성된 게이트 스택, 측벽 스페이서, 소스/드레인 영역, 다양한 접촉부/비아/라인 및 다층 상호 접속부(예, 금속층 및 층간 절연체)가 형성됨으로써 하나 이상의 FinFET 디바이스를 포함할 수 있는 기능 회로를 형성할 수 있다. 상기 예에서 추가로, 다층 상호 접속부는 비아 또는 접촉부와 같은 수직 상호 접속부와 금속 라인과 같은 수평 상호 접속부를 포함할 수 있다. 다양한 상호 접속부는 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 전도성 재료를 채용할 수 있다. 다른 예에서, 구리 관련된 다층 상호 접속 구조체를 형성하도록 다마신 및/또는 듀얼 다마신 공정을 이용한다. 더욱이, 방법(600) 이전, 도중 및 이후에 추가의 공정 단계들이 수행될 수 있으며, 전술한 일부 공정 단계는 방법(600)의 다양한 실시예에 따라 대체 또는 제거될 수 있다.
여기에 설명되는 다양한 실시예들은 기존의 기술에 비해 여러 가지 장점을 제공한다. 모든 장점이 기본적으로 여기에서 논의되는 것은 아니고, 모든 실시예에 대해 특정 장점이 요구되는 것이 아니며, 다른 실시예는 다른 장점을 제공할 수 있음을 이해할 것이다. 예를 들면, 여기에 논의되는 실시예들은 이동도 감소 및 디바이스 성능의 열화를 방지하기 위해 변형 손실(예, FinFET 채널에서의)을 완화시키는 방법 및 구조체를 포함한다. 일부 실시예에서, 활성 핀 영역과 픽업 영역 사이에 형성되는 앵커는 활성 영역과 픽업 영역을 물리적으로 접속 또는 접촉하여 이들 인접한 에피택셜 층 사이의 갭 및/또는 불연속부를 방지하는 것에 의해 활성 핀 영역의 변형 완화를 감소시키도록 사용된다. 다양한 실시예에서, 변형된 재료층을 포함할 수 있는, 활성 핀 영역에 접촉되게 인접한 앵커의 형성은 활성 핀 영역 내의 변형 완화를 감소시키는 역할을 한다. 예로서, 일부 실시예에서, 앵커는 활성 핀 영역에 접촉되게 인접하게 형성된 Si 앵커를 포함할 수 있으며, 여기서 활성 핀 영역은 변형된 SiGe 층을 포함한다. 따라서, 본 개시 내용의 실시예들은 활성 핀 영역 내의 변형된 채널 재료(예, 변형된 SiGe 층)에 의해 제공되는 향상된 이동도 및 디바이스 성능의 보존을 제공한다.
따라서, 본 개시 내용의 실시예 중 하나는 기판 핀부를 가지는 기판, 기판 핀부의 제1 부분 위에 형성된 활성 핀 영역, 기판 핀부의 제2 부분 위에 형성된 픽업 영역 및 기판 핀부의 제3 부분 위에 형성된 앵커를 포함하는 반도체 디바이스를 설명하고 있다. 일부 실시예에서, 기판 핀부는 제1 재료를 포함하고, 활성 핀 영역은 제1 재료와는 상이한 제2 재료를 포함한다. 다양한 예에서, 앵커는 활성 핀 영역과 픽업 영역 각각의 사이에 인접하게 배치된다.
실시예 중 다른 하나의 실시예에서, 리세스가 형성된 핀을 가지는 기판을 포함하는 반도체 디바이스가 논의된다. 기판은 제1 재료로 형성된다. 반도체 디바이스는 리세스가 형성된 핀 위에 배치된 P-형 활성 핀 영역을 더 포함하며, 여기서 P-형 활성 핀 영역은 제1 재료와는 상이한 제2 재료로 형성된다. 반도체 디바이스는 리세스가 형성된 핀 위에 P-형 활성 핀 영역에 인접하게 배치된 N-형 픽업 영역을 더 포함하며, 여기서 N-형 픽업 영역과 P-형 활성 핀 영역은 갭에 의해 분리되어 있다. 추가로, 반도체 디바이스는 갭 내의 리세스가 형성된 핀 위에 배치된 실리콘(Si) 앵커를 포함하며, 여기서 Si 앵커는 P-형 활성 핀 영역과 N-형 픽업 영역에 접촉되게 인접 배치된다.
실시예 중 다른 하나의 실시예에서, 제1 재료를 포함하는 기판 내에 리세스를 형성하는 단계를 포함하는 방법이 논의된다. 일부 실시예에서, 리세스 내에 채널층이 성장되며, 채널층은 제1 재료와는 상이한 제2 재료를 포함한다. 다양한 예에서, 채널층과 기판의 인접부는 제1 영역, 제2 영역 및 제1 영역과 제2 영역 사이에 배치된 앵커를 포함하는 인접한 핀 구조체를 형성하도록 패터닝된다. 일부 실시예에서, 제1 영역은 패터닝된 채널층을 포함하고, 제2 영역과 앵커는 기판의 패터닝된 인접부를 포함한다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 반도체 디바이스로서:
제1 재료를 포함하는 기판 핀(fin)부를 가지는 기판;
상기 기판 핀부의 제1 부분 위에 형성되고, 상기 제1 재료와는 상이한 제2 재료를 포함하는 제1 영역;
상기 기판 핀부의 제2 부분 위에 형성된 제2 영역; 및
상기 기판 핀부의 제3 부분 위에 형성되고, 상기 제1 영역과 상기 제2 영역 사이에 그리고 이들 각각에 인접하게 배치된 앵커(anchor)
를 포함하는 반도체 디바이스.
2. 제1항에 있어서, 상기 앵커는 상기 제1 영역과 상기 제2 영역 각각에 물리적으로 접촉된 것인 반도체 디바이스.
3. 제1항에 있어서, 상기 제1 영역은 P-형 활성 영역을 포함하고, 상기 제2 영역은 N-형 제2 영역을 포함하는 것인 반도체 디바이스.
4. 제1항에 있어서, 상기 제1 영역, 상기 제2 영역, 및 상기 앵커 각각은 에피택셜 성장된 층들을 포함하는 것인 반도체 디바이스.
5. 제1항에 있어서, 상기 제1 영역은 변형된 SiGe 층을 포함하고, 상기 앵커는 실리콘(Si) 층을 포함하는 것인 반도체 디바이스.
6. 제5항에 있어서, 상기 앵커는 상기 변형된 SiGe 층 내의 변형 완화를 방지하는 것인 반도체 디바이스.
7. 제1항에 있어서, 상기 제1 재료는 실리콘(Si)을 포함하고, 상기 제2 재료는 SiGe를 포함하는 것인 반도체 디바이스.
8. 제5항에 있어서, 상기 앵커는 도핑되지 않은 Si 층을 포함하는 것인 반도체 디바이스.
9. 제1항에 있어서, 상기 앵커는 회로 작동 불가인 것인 반도체 디바이스.
10. 제1항에 있어서, 상기 제2 영역은 상기 기판 핀부와 동일한 도전형인 것인 반도체 디바이스.
11. 반도체 디바이스로서:
리세싱된(recessed) 핀을 포함하고, 제1 재료로 구성된 기판;
상기 리세싱된 핀 위에 배치되고, 상기 제1 재료와는 상이한 제2 재료로 구성된 P-형 제1 영역;
상기 리세싱된 핀 위에 상기 P-형 제1 영역에 인접하게 배치된 N-형 제2 영역으로서, 상기 N-형 제2 영역과 상기 P-형 제1 영역은 갭에 의해 분리된 것인 상기 N-형 제2 영역; 및
상기 갭 내의 상기 리세싱된 핀 위에 배치되고, 상기 P-형 제1 영역과 상기 N-형 제2 영역 각각에 접촉되게 그리고 이들 각각에 인접한 실리콘(Si) 앵커
를 포함하는 반도체 디바이스.
12. 제11항에 있어서, 상기 P-형 제1 영역, 상기 N-형 제2 영역 및 상기 Si 앵커는 각각 에피택셜 층을 포함하는 것인 반도체 디바이스.
13. 제11항에 있어서, 상기 P-형 제1 영역은 변형된 SiGe 층과 변형된 Ge 층 중 하나를 포함하는 것인 반도체 디바이스.
14. 제11항에 있어서, 상기 Si 앵커는 상기 P-형 제1 영역 내의 변형 완화를 경감시키는 것인 반도체 디바이스.
15. 제11항에 있어서, 상기 제1 재료는 실리콘(Si)을 포함하고, 상기 제2 재료는 SiGe를 포함하는 것인 반도체 디바이스.
16. 제11항에 있어서, 상기 N-형 제2 영역은 상기 기판에 대해 저저항 접촉을 제공하는 것인 반도체 디바이스.
17. 방법으로서,
제1 재료를 포함하는 기판 내에 리세스를 형성하는 단계;
상기 리세스 내에, 상기 제1 재료와는 상이한 제2 재료를 포함하는 채널층을 성장시키는 단계; 및
제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 배치된 앵커를 포함하는 인접한 핀 구조체를 형성하도록 상기 채널층과 상기 기판의 인접부를 패터닝하는 단계
를 포함하고,
상기 제1 영역은 상기 패터닝된 채널층을 포함하고, 상기 제2 영역과 상기 앵커는 상기 기판의 상기 패터닝된 인접부를 포함하는 것인 방법.
18. 제17항에 있어서, 상기 제1 재료는 실리콘(Si)을 포함하고, 상기 제2 재료는 SiGe를 포함하는 것인 방법.
19. 제17항에 있어서, 상기 제1 영역은 변형된 SiGe를 포함하고, 상기 앵커는 실리콘(Si)을 포함하며, 상기 앵커는 상기 변형된 SiGe 층 내의 변형 완화를 방지하는 것인 방법.
20. 제17항에 있어서:
상기 제1 영역을 P-형 도펀트로 도핑하는 단계와, 상기 제2 영역을 N-형 도펀트로 도핑하는 단계를 더 포함하는 방법.

Claims (10)

  1. 반도체 디바이스로서,
    제1 재료를 포함하는 기판 핀(fin)부를 가지는 기판;
    상기 기판 핀부의 제1 부분 위에 형성되고, 상기 제1 재료와는 상이한 제2 재료를 포함하는 제1 영역;
    상기 기판 핀부의 제2 부분 위에 형성된 제2 영역; 및
    상기 기판 핀부의 제3 부분 위에 형성되고, 상기 제1 영역과 상기 제2 영역 사이에 그리고 이들 각각에 인접하게 배치된 앵커(anchor)
    를 포함하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 앵커는, 상기 제1 영역과 상기 제2 영역 각각에 물리적으로 접촉된 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 영역은 P-형 활성(active) 영역을 포함하고, 상기 제2 영역은 N-형 제2 영역을 포함하는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 영역, 상기 제2 영역, 및 상기 앵커 각각은 에피택셜 성장된 층들을 포함하는 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 영역은 변형된(strained) SiGe 층을 포함하고, 상기 앵커는 실리콘(Si) 층을 포함하는 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 제1 재료는 실리콘(Si)을 포함하고, 상기 제2 재료는 SiGe를 포함하는 것인 반도체 디바이스.
  7. 제1항에 있어서, 상기 앵커는 회로 작동 불가인 것인 반도체 디바이스.
  8. 제1항에 있어서, 상기 제2 영역은, 상기 기판 핀부와 동일한 도전형인 것인 반도체 디바이스.
  9. 반도체 디바이스로서,
    리세싱된(recessed) 핀을 포함하고, 제1 재료로 구성된 기판;
    상기 리세싱된 핀 위에 배치되고, 상기 제1 재료와는 상이한 제2 재료로 구성된 P-형 제1 영역;
    상기 리세싱된 핀 위에 상기 P-형 제1 영역에 인접하게 배치된 N-형 제2 영역으로서, 상기 N-형 제2 영역과 상기 P-형 제1 영역은 갭에 의해 분리된 것인 상기 N-형 제2 영역; 및
    상기 갭 내의 상기 리세싱된 핀 위에 배치되고, 상기 P-형 제1 영역과 상기 N-형 제2 영역 각각에 접촉되게 그리고 이들 각각에 인접한 실리콘(Si) 앵커
    를 포함하는 반도체 디바이스.
  10. 방법으로서,
    제1 재료를 포함하는 기판 내에 리세스를 형성하는 단계;
    상기 리세스 내에, 상기 제1 재료와는 상이한 제2 재료를 포함하는 채널층을 성장시키는 단계; 및
    제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 배치된 앵커를 포함하는 인접한 핀 구조체를 형성하도록 상기 채널층과 상기 기판의 인접부를 패터닝하는 단계
    를 포함하고,
    상기 제1 영역은 상기 패터닝된 채널층을 포함하고, 상기 제2 영역과 상기 앵커는 상기 기판의 상기 패터닝된 인접부를 포함하는 것인 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276718B2 (en) * 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a relaxation prevention anchor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150066522A (ko) * 2012-10-15 2015-06-16 마벨 월드 트레이드 리미티드 반도체 기판의 핀 특징부상에 형성된 트랜지스터를 위한 분리 부품
KR20150111807A (ko) * 2014-03-26 2015-10-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20160051512A (ko) * 2014-10-29 2016-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 소스/드레인 클래딩을 갖는 ＦｉｎＦＥＴｓ

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US6894326B2 (en) * 2003-06-25 2005-05-17 International Business Machines Corporation High-density finFET integration scheme
US6787406B1 (en) * 2003-08-12 2004-09-07 Advanced Micro Devices, Inc. Systems and methods for forming dense n-channel and p-channel fins using shadow implanting
JP2005167035A (ja) 2003-12-03 2005-06-23 Kansai Electric Power Co Inc:The 炭化珪素半導体素子およびその製造方法
US8669145B2 (en) * 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
US6969659B1 (en) * 2004-08-12 2005-11-29 International Business Machines Corporation FinFETs (Fin Field Effect Transistors)
US7282766B2 (en) * 2005-01-17 2007-10-16 Fujitsu Limited Fin-type semiconductor device with low contact resistance
US7323389B2 (en) * 2005-07-27 2008-01-29 Freescale Semiconductor, Inc. Method of forming a FINFET structure
DE102005039365B4 (de) * 2005-08-19 2022-02-10 Infineon Technologies Ag Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis
KR100696197B1 (ko) * 2005-09-27 2007-03-20 한국전자통신연구원 실리콘 기판을 이용한 다중 게이트 모스 트랜지스터 및 그제조 방법
FR2918211A1 (fr) * 2007-06-26 2009-01-02 Stmicroelectronics Crolles Sas Transistor a effet de champ de type finfet isole du substrat
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US8274132B2 (en) * 2008-02-14 2012-09-25 Infineon Technologies Ag Electrical device and fabrication method
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8712236B2 (en) 2010-12-21 2014-04-29 Intel Corporation Power management implementation in an optical link
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
DE112011105995B4 (de) * 2011-12-23 2020-08-06 Intel Corporation Herstellungsverfahren für eine nicht-planare Rundum-Gate-Schaltung
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US8609499B2 (en) * 2012-01-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8768271B1 (en) 2012-12-19 2014-07-01 Intel Corporation Group III-N transistors on nanoscale template structures
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US8823060B1 (en) 2013-02-20 2014-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for inducing strain in FinFET channels
US8956932B2 (en) * 2013-02-25 2015-02-17 International Business Machines Corporation U-shaped semiconductor structure
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9006077B2 (en) 2013-08-21 2015-04-14 GlobalFoundries, Inc. Gate length independent silicon-on-nothing (SON) scheme for bulk FinFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9721955B2 (en) * 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
CN106415848B (zh) * 2014-06-27 2021-01-05 英特尔公司 具有不同大小的鳍状部的多栅极晶体管
US9431539B2 (en) 2014-10-10 2016-08-30 Globalfoundries Inc. Dual-strained nanowire and FinFET devices with dielectric isolation
US9391078B1 (en) * 2015-01-16 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for finFET devices
US9679899B2 (en) * 2015-08-24 2017-06-13 Stmicroelectronics, Inc. Co-integration of tensile silicon and compressive silicon germanium
US9548386B1 (en) * 2015-08-31 2017-01-17 International Business Machines Corporation Structure and method for compressively strained silicon germanium fins for pFET devices and tensily strained silicon fins for nFET devices
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9431486B1 (en) * 2015-11-30 2016-08-30 International Business Machines Corporation Channel strain and controlling lateral epitaxial growth of the source and drain in FinFET devices
JP6504115B2 (ja) 2016-06-08 2019-04-24 京セラドキュメントソリューションズ株式会社 トナー容器、画像形成装置
US9917154B2 (en) * 2016-06-29 2018-03-13 International Business Machines Corporation Strained and unstrained semiconductor device features formed on the same substrate
US9853056B1 (en) * 2016-09-02 2017-12-26 International Business Machines Corporation Strained CMOS on strain relaxation buffer substrate
US9818875B1 (en) * 2016-10-17 2017-11-14 International Business Machines Corporation Approach to minimization of strain loss in strained fin field effect transistors
US10276718B2 (en) * 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a relaxation prevention anchor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150066522A (ko) * 2012-10-15 2015-06-16 마벨 월드 트레이드 리미티드 반도체 기판의 핀 특징부상에 형성된 트랜지스터를 위한 분리 부품
KR20150111807A (ko) * 2014-03-26 2015-10-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20160051512A (ko) * 2014-10-29 2016-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 소스/드레인 클래딩을 갖는 ＦｉｎＦＥＴｓ

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