TW201914029A - 半導體裝置及其製造方法 - Google Patents

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張永豐
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Abstract

一種用於減輕應變損失(例如在鰭式場效電晶體通道中)的方法及結構，包含提供半導體裝置、主動鰭板區、收集區、及錨固件。半導體裝置具有基板，基板具有基板鰭板部分。主動鰭板區形成於基板鰭板部分的第一部分上方。收集區形成於基板鰭板部分的第二部分上方。錨固件形成於基板鰭板部分的第三部分上方。在某些實施方式中，基板鰭板部分包含第一材料，主動鰭板區包含第二材料，第二材料不同於第一材料。在各種實施例中，錨固件配置於第一區域與第二區域之間，且與第一區域及第二區域相鄰。

Description

減輕應變損失的方法及其結構
電子產業對於更小且更快的電子裝置的需求日益增加，這些電子裝置可同時支持大量日益複雜且精細的功能。因此，在半導體產業中持續的趨勢是製造低成本、高性能及低功率的積體電路(integrated circuits,ICs)。迄今為止，這些目標大部分是藉由縮小半導體IC尺寸(例如，最小特徵尺寸)來實現的，進而提高生產效率並降低相關成本。然而，這樣的縮小也為半導體製造製程增加了複雜度。因此，要在半導體積體電路及裝置中實現持續進步，需要半導體製造製程及技術達到類似的進步。
近來，為了藉由增加閘極通道耦合、減少截止狀態電流、及減少短通道效應(short-channel effects,SCEs)來提升閘極控制，已經引入了多重閘極裝置。已經引入的這種多重閘極裝置之一是鰭式場效電晶體(FinFET)。鰭式場效電晶體的名稱源於鰭狀結構，鰭狀結構形成於基板上並從基板延伸而出，且鰭狀結構用於形成電晶體通道。鰭式場效電晶體與傳統的互補式金屬氧化物半導體(CMOS)製程相容，且鰭式場效電晶體的三維結構使其大幅縮小，同時維持閘極控制及降低短通道效應。此外， 具有應變通道的鰭式場效電晶體裝置正被研究作為增強載子遷移率(例如，電子或電洞遷移率)及增強電晶體效能的方法。然而，對於採用應變通道的裝置來說，製造電晶體中最具挑戰性的因素之一是在整個製造製程中維持通道的應變。例如在電晶體通道中的應變鬆弛可能導致較低的載子遷移率及降低裝置效能。因此，現有技術在各方面都尚未被證明完全令人滿意。
100‧‧‧鰭式場效電晶體裝置
102‧‧‧鰭板結構
104‧‧‧鰭板元件
105‧‧‧源極區
106‧‧‧隔離區域
107‧‧‧汲極區
108‧‧‧閘極結構
110‧‧‧介面層
112‧‧‧閘極介電層
114‧‧‧金屬層
200‧‧‧佈局設計
202‧‧‧主動鰭板區
204‧‧‧收集區
206‧‧‧虛線
208‧‧‧多晶矽特徵
210‧‧‧區域
211‧‧‧間隙
300‧‧‧鰭式場效電晶體裝置
302‧‧‧主動鰭板區
304‧‧‧收集區
306‧‧‧淺溝槽隔離區域
308‧‧‧基板
308A‧‧‧基板鰭板部分
311‧‧‧間隙
400‧‧‧佈局設計
402‧‧‧主動鰭板區
404‧‧‧收集區
406‧‧‧虛線
408‧‧‧多晶矽特徵
410‧‧‧區域
412‧‧‧錨固件
500‧‧‧鰭式場效電晶體裝置
502‧‧‧主動鰭板區
504‧‧‧收集區
506‧‧‧淺溝槽隔離區
508‧‧‧基板
508A‧‧‧基板鰭板部分
600‧‧‧方法
602、604、606、608‧‧‧方框
700‧‧‧半導體裝置
702‧‧‧半導體基板
704‧‧‧凹陷
802‧‧‧矽鍺層
902‧‧‧鰭板結構
904‧‧‧主動鰭板區
906‧‧‧收集區
911‧‧‧錨固件
1002‧‧‧淺溝槽隔離區
AA’、BB’、CC’、DD’‧‧‧截面
由下文之詳細說明並同時參照附圖能夠最適當地理解本揭示內容之態樣。應注意，依據工業中之標凖實務，多個特徵並未按比例繪製。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1圖繪示根據本揭露內容一或多個態樣之鰭式場效電晶體裝置的一實施方式的透視示意圖。
第2圖繪示鰭式場效電晶體標準單元的至少一部分之佈局設計。
第3圖繪示鰭式場效電晶體裝置的等角示意圖，其中截面CC’對應至第2圖的截面CC’。
第4圖繪示根據某些實施方式之鰭式場效電晶體標準單元的至少一部分的佈局設計，鰭式場效電晶體標準單元包含錨固件。
第5圖繪示根據某些實施方式之鰭式場效電晶體裝置的等角示意圖，鰭式場效電晶體裝置包含錨固件，其中截面DD’對應至第4圖的截面DD’。
第6圖為根據本揭露內容一或多個態樣之製造鰭式場效電晶體裝置的方法的流程圖。
第7、8、9、及10圖繪示根據第6圖的方法的一或多個步驟之鰭式場效電晶體裝置的一實施方式的等角示意圖。
可以理解的是以下揭露內容提供許多不同的實施方式或實施例，用以實行本揭露內容的不同特徵。以下描述成分及排列的特定實施方式或實施例，以簡化本揭露內容。當然，這些僅為實施例且不意欲限制本揭露內容。舉例來說，在下面的描述中，第一特徵形成於第二特徵上或上方可包含第一特徵直接接觸第二特徵而形成的實施方式，且可包含額外特徵可形成於第一特徵及第二特徵中間的實施方式，使得第一特徵及第二特徵不會直接接觸。另外，本揭露可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
此外，在本文中，為了易於描述圖式所繪的某個元件或特徵和其他元件或特徵的關係，可能會使用空間相對術語，例如「在...下方」、「在...下」、「低於」、「在...上方」、「高於」和類似用語。這些空間相對術語意欲涵蓋元件使用或操作時的所有不同方向，不只限於圖式所繪的方向而已。裝置可以其他方式定向(旋轉90度或定於另一方向)，而本文使用的空間相對描述語則可相應地進行解讀。
還要注意的是，本揭露內容以多重閘極電晶體或鰭式多重閘極電晶體形式呈現的實施方式，在本文中指鰭式場效電晶體裝置。這樣的裝置可以包含P型金屬氧化物半導體(metal-oxide-semiconductor,MOS)鰭式場效電晶體裝置、或N型金屬氧化物半導體鰭式場效電晶體裝置。鰭式場效電晶體裝置可以是雙閘極裝置、三閘極裝置、塊晶裝置(bulk device)、絕緣體上矽(silicon-on-insulator,SOI)裝置及/或其他結構。在此領域具有一般知識者可認知到半導體裝置的其他實施方式也可以從本揭露內容的各方面受益。舉例來說，如本文中所描述的一些實施方式也可以應用於環繞式閘極(gate-all-around,GAA)裝置、Omega閘極(Ω-gate)裝置、或π型閘極(π-gate)裝置。
在第1圖中繪示的是鰭式場效電晶體裝置100。鰭式場效電晶體裝置100包含一或多個鰭基(fin-based)多重閘極場效電晶體(FET)。鰭式場效電晶體裝置100包含基板102、至少一鰭板元件104、隔離區域106及閘極結構108，鰭板元件104從基板102延伸出，閘極結構108設置在鰭板元件104上及鰭板元件104的周圍。基板102可為半導體基板，例如矽基板。基板可包含各種層，包含形成於半導體基板上的導電層或絕緣層。取決於本領域習知的設計要求，基板可以包含各種摻雜配置。基板更可包含其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)、或金剛石。可替代地，基板可包含化合物半導體及/或合金半導體。此外，在一些實施方式中，基板可包含磊晶層(epi-layer)，基板可以為了增強效能而產生應變，基板可包含絕緣體上矽(SOI)結構、及/或基板可以具有其他適當的增強特徵。
如同基板102，鰭板元件104可包含矽或另一種元素半導體，例如鍺；鰭板元件104可包含化合物半導體，化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；鰭板元件104可包含合金半導體，合金半導體包含矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷銦化鋁(AlInAs)、砷鎵化鋁(AlGaAs)、砷鎵化銦(InGaAs)、磷銦化鎵(GaInP)、及/或磷化砷銦鎵(GaInAsP)的合金半導體；或其組合。可使用適當的製程，包含微影及蝕刻製程，製造鰭板104。微影製程可包含形成光阻層(抗蝕層)覆蓋基板(例如，在矽層上)，將光阻暴露於圖案下，執行曝光後烘烤製程，並將光阻顯影以形成遮罩元件，此遮罩元件包含光阻。在某些實施方式中，可以使用電子束(e-beam)微影製程來將光阻圖案化以形成遮罩元件。然後在蝕刻製程在矽層中形成凹陷時，可以使用遮罩元件來保護基板的區域，進而留下延伸的鰭板104。可使用乾式蝕刻(例如化學氧化物移除)、濕式蝕刻、及/或其他適當的製程蝕刻出凹陷。形成鰭板104於基板102上的方法的多種其他實施方式也可被使用。
各鰭板104也包含源極區105及汲極區107，其中源極區105/汲極區107形成於鰭板104中、鰭板104上、及/或鰭板104周圍。源極區105/汲極區107可磊晶生長在鰭板104上方。在一些實施方式中，低蕭特基位障高度(Schottky barrier height,SBH)材料的一或多層形成於源極區105/汲極區107上方以降低源極/汲極觸點的電阻。在某些實施例中，低蕭特基位障高度材料包含III-V族材料，例如砷化鎵(GaAs)、砷鎵化銦(InxGa1-xAs)、砷銦化鎳(Ni-InAs)、及/或其他適當的材料。電晶 體的通道區域配置於鰭板104內、閘極結構108下方、及沿著實質平行第1圖截面BB’的平面。在某些實施例中，鰭板的通道區域包含高遷移率材料，例如鍺、任何上述討論的化合物半導體或合金半導體、或其組合。高遷移率材料包含電子遷移率大於矽的材料。舉例來說，大於矽，矽在室溫(300K)所具有的固有電子遷移率(intrinsic electron mobility)為約1350cm2/V-s，而電洞遷移率為約480cm2/V-s。在某些實施方式中，通道區域包含應變通道材料。舉例來說，各鰭板元件104及基板102可藉由使用不同的材料以形成應變通道材料，使得鰭板元件104與基板102之間有晶格錯配(lattice mismatch)。鰭板元件104與基板102之間的晶格錯配可因此在通道區域內產生應變(例如伸張或壓縮)。在各種實施方式中，此種應變通道材料提供增加的載子遷移率(例如電子或電洞遷移率)及增強的電晶體效能。因此，在某些實施方式中，上述討論的高遷移率材料在某些情況中可包含應變通道材料。
隔離區域106可為淺溝槽隔離(shallow trench isolation,STI)特徵。可替代地，場氧化物(field oxide)、局部氧化(LOCOS)特徵、及/或其他適當的隔離特徵可用於基板102上及/或基板102內。隔離區域106可由氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(FSG)、低介電常數(low-k)介電質、其組合、及/或本領域中習知的其他適當的材料。在一實施方式中，隔離結構為淺溝槽隔離特徵，且藉由在基板102中蝕刻出溝槽而形成。之後，溝槽可被隔離材料填滿，隨後進行化學機械研磨(chemical mechanical polishing,CMP)製程。然而，其他實施方式也有可能。 在某些實施方式中，隔離區域106可包含多層結構，例如，具有一或多個襯裏層。
閘極結構108包含閘極堆疊，此閘極堆疊具有介面層110、閘極介電層112、及金屬層114，介面層110配置於鰭板104的通道區域上方，閘極介電層112形成於介面層110上方，金屬層114形成於閘極介電層112上方。介面層110可包含介電材料，例如氧化矽(SiO2)層或氮氧化矽(SiON)層。可藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)、及/或其他適當的方法形成介面層110。閘極介電層112可包含高介電常數(high-k)介電層，例如氧化鉿(HfO2)。可替代地，高介電常數介電層可包含其他高介電常數介電質，例如氧化鈦(TiO2)、氧化鋯鉿(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)、其組合、或其他適當的材料。在其他實施方式中，閘極介電層可包含二氧化矽、或其他適當的介電質。可藉由原子層沉積(ALD)、物理氣相沉積(physical vapor deposition,PVD)、氧化、及/或其他適當的方法來形成介電層。金屬層114可包含導電層，例如鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、錸(Re)、銥(Ir)、釕(Ru)、鉬(Mo)、鋁(Al)、銅(Cu)、鈷(Co)、鎳(Ni)、其組合、及/或其他適當的組成。在其他實施方式中，金屬層114可包含用於N型鰭式場效電晶體的第一金屬材料及用於P型鰭式場效電晶體的第二金屬材料。因此，鰭式場效電晶體裝置100可包含雙功函數金屬閘極配置。舉例來說，第一金屬材料(例如用於N型裝置)可包含具有功函數的金屬，此功函數實質上與基板導帶 (conduction band)的功函數一致，或至少實質上與鰭板104的通道區域的導帶的功函數一致。類似地，舉例來說，第二金屬材料(例如用於P型裝置)可包含具有功函數的金屬，此功函數實質上與基板價帶(valence band)的功函數一致，或至少實質上與鰭板104的通道區域的價帶的功函數一致。因此，金屬層114可提供用於鰭式場效電晶體裝置100閘極電極，包含N型及P型鰭式場效電晶體100兩者。在某些實施方式中，金屬層114可替代地包含多晶矽(polysilicon)層。可使用物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸鍍(e-beam evaporation)、及/或其他適當的製程形成金屬層。在某些實施方式中，側壁間隔件形成於閘極結構108的側壁上。側壁間隔件可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、或其組合。
使用高遷移率材料(包含應變通道材料)已得到大量的關注，因相較於矽，至少在高遷移率材料這類材料中可實現高電子及/或電洞遷移率的部分。使用具有高遷移率的材料的優點包含更高的裝置驅動電流、減少的本質延遲(intrinsic delay)、增強的高頻率效能(例如用於射頻應用)、及其他優點。此外，使用應變通道材料的裝置為增強效能提供了具有吸引力的選項，特別是對於竭力縮小的裝置。然而，對於使用應變通道的裝置，製造電晶體中其中一個最具挑戰性的方面是在製造製程中維持通道的應變。例如在電晶體通道的應變鬆弛可能會導致較低的載子遷移率及降低裝置效能。
舉例來說，鰭式場效電晶體設計的某些態樣可能導致鰭式場效電晶體通道中的應變鬆弛。例如，考量傳統標準單元 的設計。在半導體設計中，標準單元方法學(standard cell methodology)是一種設計特殊應用積體電路(application-specific integrated circuits,ASIC)的方法，特殊應用積體電路主要具有數位邏輯特性。標準單元方法學是設計抽象概念(abstraction)的一個例子，藉此低階超大型積體電路(VLSI)佈局被包裝成抽象邏輯表示(例如，反及閘(NAND gate))。基於單元的方法學(標準單元所屬的一般類別)使得一個設計人員可以專注於數位設計的高階(邏輯功能)方面，而另一個設計人員則側重於執行(物理)方面。隨著半導體製造技術的進步，標準單元方法學已經幫助設計人員從比較簡單的單功能積體電路(數千閘)進步到複雜的數百萬閘極系統單晶片(system-on-a-chip,SoC)裝置。在各種實施例中，標準單元(例如，可指功能單元級/或功能邏輯單元)可包含一組電晶體及互連結構，其可以提供布爾(Boolean)邏輯功能(例如AND、OR、XOR、XNOR、反相器)或儲存功能(正反器(flip-flop)或閂鎖器(latch))。最簡單的單元是元件NAND、NOR、及XOR布爾函數的直接表示，儘管通常會使用複雜度更高的單元(例如，2位完全加法器(2-bit full-adder)、或複合D型輸入正反器(muxed D-input flip-flop))。
對標準單元實施例進行詳細描述，現在參考第2圖，第2圖繪示鰭式場效電晶體標準單元的至少一部分的佈局設計200。如第2圖所示，佈局設計200包含多個主動鰭板區202及收集區(pickup region)204，收集區設置在主動鰭板區202之間。在一些情況下，這裡使用的術語「主動鰭板區」可以用來指包含鰭式場效電晶體通道的鰭板區域。虛線206用於指P型主動區域。 因此，在一些實施方式中，多個主動鰭板區202可以包含多個P型主動鰭板區。在一些實施方式中，虛線206之外的區域(例如區域210)可包含N型主動區域。多晶矽特徵208也被繪示於圖中。可以肯定的是，這裡公開的實施方式並不意味著受限於任何特定的摻雜配置，並且這裡提供的實施例僅僅是為了說明的目的而提供的。舉例來說，在一些情況下，虛線206可替代地用於指N型主動區域，並且虛線206之外的區域(例如區域210)可以包含P型主動區域。在各種實施例中，收集區204可以包含高度摻雜區域，高度摻雜區域與其下方的基板可以具有相同導電類型。通常，收集區可以提供低電阻的觸點至下方的基板。在一實施例中，如果基板被摻雜為N型，則收集區可以是高度摻雜的N型。或者，如果基板被摻雜為P型，則收集區可以是高度摻雜的P型。在第2圖的實施例中，如果區域210是N型主動區域，則收集區域204可包含N型收集區域。
參照第3圖，其中繪示鰭式場效電晶體裝置300的等角示意圖(isometric view)，其中第3圖的截面CC'實質上對應於第2圖的截面CC'。如第3圖所示，鰭式場效電晶體裝置300包含主動鰭板區302(例如，類似於主動鰭板區202)、收集區304(例如，類似於收集區204)、淺溝槽隔離(STI)區域306、及基板308。在某些實施例中，基板308可以包含從基板308延伸的基板鰭板部分308A。在一些實施方式中，主動鰭板區302及收集區304可包含磊晶層，磊晶層形成於基板鰭板部分308A上方，其中此磊晶層經沉積、圖案化及蝕刻以形成主動鰭板區302及收集區304。在各種實施例中，主動鰭板區302可以包含P型 主動區或N型主動區，且收集區304可包含P型收集區或N型收集區。為了討論的目的，考量到主動鰭板區302包括P型主動鰭板區，並且收集區304包括N型收集區。此外，考量主動鰭板區302包含應變通道材料，應變通道材料可用以形成應變鰭式場效電晶體通道。例如，在一些情況下，可以使用不同的材料來形成主動鰭板區302與基板308(以及基板鰭板部分308A)，從而在主動鰭板區302(例如鰭式場效電晶體的通道區)內形成產生應變的晶格錯配(lattice mismatch)。舉例來說，主動鰭板區302可以由磊晶矽鍺(SiGe)層形成，並且基板308(及基板鰭板部分308A)可以由矽(Si)形成，因此主動鰭板區302可以包含應變矽鍺(SiGe)層。在至少一些當前的設計中，沿著由截面CC'定義的平面，在主動鰭板區302與收集區304之間存在間隙311(例如，類似於第2圖中的間隙211)。在一些方面，間隙311代表主動區(例如，主動鰭板區302及收集區304定義的主動區)中的不連續處。當間隙311用於插置(例如，差排(jog))在主動鰭板區(例如主動鰭板區302)與收集區(例如收集區304)之間，間隙311在這些相鄰磊晶層(例如，主動鰭板區302及收集區304)中引入不連續處，不連續處可能導致應變矽鍺(SiGe)層(例如，主動鰭板區302)中的應變鬆弛。因此，電晶體通道中的應變被鬆弛，而這可能導致載子遷移率降低及裝置效能降低。
本揭露內容的實施方式提供了優於現有技術的優點，但應該理解的是，其它實施方式可以提供不同的優點，並不是所有的優點都必須在這裡討論，且對於所有的實施方式都不需要特別的優點。例如，本文討論的實施方式包含用於減輕應變損失(例 如在鰭式場效電晶體通道中)的方法和結構，以便防止遷移率降低及裝置效能降低。在一些實施方式中，可以在主動鰭板區與收集區之間形成錨固件(anchor)。在各種實施方式中，錨固件可用以減輕應變鬆弛，錨固件通過實體連接或接觸主動鰭板區及收集區域，並因而避免這些相鄰磊晶層之間的間隙及/或不連續性。在一些情況下，錨固件可以包含矽(Si)錨固件。在一些實施方式中，例如在佈局設計中，錨固件可以被定義為虛設(dummy)主動區域。舉例而言，在此使用的「虛設」結構，例如虛設主動區域，應被理解為是指用來模仿另一結構的物理性質的結構(例如模仿相鄰主動區域的物理尺度，主動區域可例如為主動鰭板區或收集區)，並且在最終製造的裝置中此處電路不會運作(即，其不是電路電流流動路徑的一部分)。雖然不一定是電路電流流動路徑的必要的一部分，但是形成相鄰且直接接觸主動鰭板區的錨固件，主動鰭板區可包含應變材料層，錨固件可用於減輕主動鰭板區內的應變鬆弛。舉例來說，在某些實施方式中，錨固件可以包含與主動鰭板區相鄰形成的矽錨固件，其中主動鰭板區包含應變矽鍺(SiGe)層。因此，本揭露內容的實施方式提供維持增強載子遷移率及裝置效能，且增強載子遷移率及裝置效能是由主動鰭板區內的應變通道材料提供。本領域技術人員將理解如本文所述的方法和結構的其它益處和優點，並且所描述的實施方式並不意欲限制在所附專利範圍中具體描述的範圍之下。
現在參照第4圖，第4圖中繪示根據一些實施方式的鰭式場效電晶體標準單元的至少一部分的佈局設計400，鰭式場效電晶體標準單元包含錨固件。如第4圖所示，佈局設計400 包含多個主動鰭板區402及收集區404，收集區404配置於主動鰭板區402之間。虛線406用於指P型主動區域。因此，在一些實施方式中，多個主動鰭板區402可以包含P型主動鰭板區。在一些實施方式中，虛線406之外的區域(例如區域410)可包含N型主動區域。多晶矽特徵408也被繪示。此外，並且與至少一些當前的設計相反，佈局設計400進一步包含多個錨固件412，錨固件412配置於相鄰的主動鰭板區與收集區之間。透過提供錨固件412，本揭露內容的實施方式避免了相鄰的主動鰭板區與收集區之間的間隙/不連續處(例如第2圖中的間隙211)，這可能導致主動鰭板區內的應變鬆弛。
如上所述，本揭露內容的實施方式並不意欲限制任何特定的摻雜配置，並且此處提供的實施例僅僅是為了說明的目的而提供的。例如，在一些情況下，虛線406可替換地用於指N型主動區域，並且虛線406之外的區域(例如區域410)可以包含P型主動區域。與收集區204類似，收集區404可以包含高度摻雜區域，高度摻雜區域可與下方的基板具有相同導電類型。在第4圖的實施例中，如果區域410是N型主動區，則收集區404可包含N型收集區。
參照第5圖，第5圖中繪示根據一些實施方式的鰭式場效電晶體裝置500的等角視圖，鰭式場效電晶體裝置500包含錨固件，其中第5圖的截面DD'實質上對應於第4圖的截面DD'。如第5圖所示，鰭式場效電晶體裝置500包括主動鰭板區502(例如，類似於主動鰭板區402)、收集區504(例如，類似於收集區404)、淺溝槽隔離(STI)區506及基板508。在一些實施例中， 基板508可以包含基板鰭板部分508A，基板鰭板部分508A從基板508延伸而出。此外，鰭式場效電晶體裝置500包含錨固件511，錨固件511配置在各主動鰭板區502與收集區504之間，且錨固件511相鄰於各主動鰭板區502及收集區504。在一些實施方式中，錨固件511可以實體連接或接觸主動鰭板區502及收集區504。因此，錨固件511防止相鄰的主動鰭板區與收集區之間的間隙/不連續處(例如，第3圖中的間隙311)，如本文所討論的，間隙/不連續處可能導致主動鰭板區內的應變鬆弛。換句話說，錨固件511提供主動區域連續性，正與包含間隙的裝置的主動區域中的不連續性相反。在各種實施方式中，類似於主動鰭板區502及收集區504，錨固件511可包含磊晶層，磊晶層形成於基板鰭板部分508A上方，其中沉積、圖案化、及蝕刻此磊晶層以形成錨固件511、主動鰭板區502、及收集區504。主動鰭板區502可包含P型主動區或N型主動區，收集區504可包含P型收集區或N型收集區，並且錨固件511可以包含未摻雜或摻雜的區域。在一些實施例中，錨固件511可以是實質上電性失效(electrically inactive)。出於討論的目的，考慮主動鰭板區502包含P型主動鰭板區，收集區504包含N型收集區，並且錨固件511包含未摻雜或摻雜的磊晶矽層。另外，考慮到主動鰭板區502包含應變通道材料(例如應變矽鍺(SiGe))，應變通道材料可以用於形成應變鰭式場效電晶體通道。在一些實施例中，基板508(及基板鰭板部分508A)可以由矽形成，從而在基板508與主動鰭板區502之間提供晶格錯配(例如應變)。在一些實施方式中，形成錨固件511(例如矽錨固件)相鄰並接觸於主動鰭板區502錨固件(其包 含應變材料層，例如應變矽鍺層)，用以減輕主動鰭板區502內的應變鬆弛。舉例來說，例如，與上面討論的間隙/不連續性(例如第3圖中的間隙311)相反，在主動鰭板區502/錨固件511的介面處具有連續性，用於維持主動鰭板區502中的應力。因此，本揭露內容的實施方式能夠保持由主動鰭板區內的應變通道材料所提供之增強的遷移率及裝置效能。在另一方面，本揭露內容的實施方式使用錨固件插置(例如差排(jog))在主動鰭板區與收集區之間，同時維持相鄰層中的應變，而非使用間隙/不連續性插置(例如差排(jog))在主動鰭板區(例如主動鰭板區502)與收集區(例如收集區504)之間。
現在參照第6圖，第6圖繪示製造半導體裝置的方法600，此半導體裝置包含鰭式場效電晶體裝置。方法600可以用來實行鰭基(fin-based)半導體裝置，包含可減輕應變損失(例如在鰭式場效電晶體裝置通道中)的方法及結構(例如錨固件)，以便防止遷移率降低和裝置效能下降。在一些實施方式中，方法600可以用於製造上述參照第1圖及第5圖所分別描述的裝置100或裝置500。因此，上面討論的一個或多個態樣也可以應用於方法600。第7-10圖是根據第6圖的方法600的一或多個步驟所製造的例示性裝置700的等角示意圖。
應當了解的是，方法600及/或半導體裝置700的部分可以藉由習知的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)製程技術流程來製造，因此在此僅簡要描述某些製程。此外，半導體裝置700可以包含各種其它裝置及特徵，例如附加電晶體(additional transistors)、雙接 合面電晶體(bipolar junction transistors)、電阻器、電容器、二極管、熔絲等，但為了更佳地理解本揭露內容的發明構思而被簡化。此外，在一些實施方式中，半導體裝置700包含多個半導體裝置(例如，電晶體)，半導體裝置可相互連接。
裝置700可以是在製造積體電路或其一部分的製程期間的中間裝置，裝置700可以包含靜態隨機存取存儲器(static random access memory,SRAM)及/或其他邏輯電路、被動元件(例如電阻器、電容器、及電感器)、以及主動元件，主動元件可例如為P型通道場效電晶體(PFET)、N型通道場效電晶體(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極電晶體(bipolar transistors)、高電壓電晶體、高頻電晶體、其他儲存器單元、及/或其組合。
現在參照方法600，方法600開始於方框602，其中凹陷形成於基板內。在方框602的一個實施方式中，請參照第7圖的實施例，其繪示的半導體裝置700包含半導體基板702，半導體基板702具有形成於其內的凹陷704。基板72可實質上類似於上述參考第1圖的基板。在某些實施方式中，可藉由微影及蝕刻製程形成凹陷704。在某些情況下，凹陷704定義出矽鍺(SiGe)通道區域，以下將更詳細地討論。
方法600進行至方框604，其中矽鍺(SiGe)層形成於凹陷內。參照第7及8圖的實施例，在方框604的實施方式中，矽鍺層802形成於凹陷704內。在各種實施方式中，矽鍺層802可磊晶生長於凹陷704內。在一些實施方式中，矽鍺層可由Si(1-x)Gex形成，其中x是Ge的百分比，並且其中x大於0%且小 於100%。在一些實施方式中，例如當半導體基板702包含矽時，半導體基板702與矽鍺層802之間存在晶格錯配(例如應變)。因此，在一些情況下，矽鍺層802可能具有應變。
方法600進行至方框606，其中形成鰭板結構。參照第8及9圖的實施例，在方框606的實施方式中，形成鰭板結構902。在一些實施方式中，鰭板結構902可以如上述關於第1圖所述的內容而形成。在某些態樣中，鰭板結構902可以包含主動鰭板區904、收集區906及錨固件911。在一些實施例中，主動鰭板區904可以類似於上面討論的主動鰭板區(例如主動鰭板區502)，收集區906可以類似於上面討論的收集區(例如收集區504)，且錨固件911可以類似於上面討論的錨固件(例如錨固件511)。此外，主動鰭板區904由應變矽鍺層802形成。因此，在一些實施方式中，主動鰭板區域904可包含應變矽鍺區域，應變矽鍺區域可用作鰭式場效電晶體通道。如第9圖所示，錨固件911配置在各主動鰭板區904與各收集區906之間，並與各主動鰭板區904與各收集區906相鄰。在一些實施方式中，錨固件911可以實體連接或接觸主動鰭板區904及收集區906。再者，因為鰭狀結構902由連續的材料層(例如矽及矽鍺)所形成，主動鰭板區904、收集區906、及固定器911彼此鄰接。因此，如上所述，錨固件911避免應變鬆弛(例如在主動鰭板區904內)。在一些情況下，可在各層或區域的磊晶生長期間或之後摻雜主動鰭板區904、收集區906、或錨固件911。在各種實施例中，主動鰭板區904可以包含P型主動區或者N型主動區，收集區906可以包括P型收集區或者N型收集區(例如，取決於基板摻雜類型)， 且錨固件911可以包含未摻雜區域或者摻雜(例如，N型或者P型)區域。
至少在某些實施例中，主動鰭板區904可以包含P型主動鰭板區，收集區906可以包含N型收集區，且錨固件911可以包含未摻雜或者摻雜的磊晶矽層。此外，在至少一些實施例中並取決於用以填充凹陷704的材料，主動鰭板區904可以包含應變通道材料，例如應變矽鍺、應變鍺、或其他應變材料，應變通道材料可以用於形成應變鰭式場效電晶體通道。一般來說，為了在主動鰭板區904中引發應變，主動鰭板區904可以包含與半導體基板702的組成不同的材料。根據本揭露內容的實施方式，形成錨固件911鄰近並接觸主動鰭板區904，用於減輕主動鰭板區904內的應變鬆弛。因此，本揭露內容的實施方式提供維持增強的遷移率及裝置效能，增強的遷移率及裝置效能由主動鰭板區域內的應變通道材料提供。
方法600進行至方框608，其中形成淺溝槽隔離(STI)區。參考第9及10圖的實施例，在方框608的一實施方式中，形成淺溝槽隔離區1002。在一些情況下，淺溝槽隔離區1002包含凹陷的淺溝槽隔離區。此外，在一些實施方式中，凹陷的淺溝槽隔離區1002可以與上述內容實質上相同。另外，在方框608之後，裝置700可以與裝置500實質上相同，如第5圖所示。
半導體裝置700可以經歷進一步的製程以形成本領域習知的各種特徵及區域。舉例來說，後續的處理可以在基板702上形成閘極堆疊、側壁間隔件、源極/汲極區域、各種觸點/通孔/線路及多層互連特徵(例如金屬層及層間介電質)，其被配置為 連接各種特徵以形成功能性電路，功能性電路可以包含一個或多個鰭式場效電晶體裝置。在進一步的實施例中，多層互連特徵可以包含垂直互連結構(例如通孔或觸點)以及水平互連結構(例如金屬線)。各種互連特徵可以採用各種導電材料，包含銅、鎢、及/或矽化物。在一實施例中，使用鑲嵌及/或雙鑲嵌製程來形成關於銅的多層互連結構。此外，可以在方法600之前、期間及之後實施額外的處理步驟，並且根據方法600的各種實施方式可以替換或刪除上述的某些處理步驟。
這裡描述的各種實施方式相對於現有技術提供了幾項優點。應當理解的是，並非所有的優點都必須在這裡討論，所有實施方式都不需要特別的優點，而其他實施方式可以提供不同的優點。例如，本揭露內容討論的實施方式包含用於減輕應變損失(例如在鰭式場效電晶體通道中)的方法和結構，以便防止遷移率降低和裝置效能下降。在一些實施方式中，形成於主動鰭板區與收集區之間的錨固件，藉由實體連接或接觸主動鰭板區及收集區並因此避免在這些相鄰磊晶層之間產生間隙及/或不連續處，以減輕在主動鰭板區中的應變鬆弛。在各種實施方式中，形成相鄰且接觸主動鰭板區的錨固件，用以減輕主動鰭板區內的應變鬆弛，主動鰭板區可包含應變材料層。舉例來說，在一些實施方式中，錨固件可以包含矽錨固件，矽錨固件形成於主動鰭板區旁，其中主動鰭板區包括應變矽鍺層。因此，本揭露內容的實施方式提供維持增強的遷移率和裝置效能，增強的遷移率和裝置效能由主動鰭板區內的應變通道材料(例如應變矽鍺層)提供。
因此，本揭露內容的實施方式之一描述了半導體裝置，此半導體裝置包含基板、主動鰭板區、收集區、以及錨固件，基板具有基板鰭板部分，主動鰭板區形成於基板鰭板部分的第一部分上方，收集區形成於基板鰭板部分的第二部分上方，錨固件形成於基板鰭板部分的第三部分上方。在某些實施方式中，基板鰭板部分包含第一材料，且主動鰭板區包含第二材料，第二材料不同於第一材料。在各種實施例中，錨固件配置於各主動鰭板區與收集區之間，並與各主動鰭板區及收集區相鄰。
在另一實施方式中，討論了半導體裝置包含基板，基板具有凹陷的鰭板。基板由第一材料組成。半導體裝置更包含P型主動鰭板區，P型主動鰭板區配置於凹陷鰭板的上方，其中P型主動鰭板區由第二材料組成，第二材料不同於第一材料。半導體裝置更包含N型收集區，N型收集區配置於凹陷鰭板上方且與P型主動鰭板區相鄰，其中N型收集區及P型主動鰭板區被間隙分隔。此外，半導體裝置包含矽錨固件，矽錨固件配置於間隙內的凹陷鰭板上方，其中矽錨固件相鄰並接觸各P型主動鰭板區及N型收集區。
在又一個實施方式中，討論了一種方法，方法包含形成凹陷於基板內，其中基板包含第一材料。在一些實施方式中，通道層在凹陷內生長，其中通道層包含第二材料，第二材料不同於第一材料。在各種實施例中，將通道層及基板的相鄰部分圖案化以形成鄰接的鰭板結構，鰭板結構包含第一區域、第二區域、及錨固件，錨固件配置於第一區域與第二區域之間。在某些實施方式中，第一區域包含圖案化通道層，且第二區域及錨固件包含圖案化的基板的相鄰部分。
上文概述若干實施例之特徵結構，使得熟習此項技術者可更好地理解本揭露內容之態樣。熟習此項技術者應瞭解，可輕易使用本揭露內容作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露內容之精神及範疇，且可在不脫離本揭露內容之精神及範疇的情況下做出對本揭露內容的各種變化、替代及更改。

Claims (20)

  1. 一種半導體裝置，包含：一基板，具有一基板鰭板部分，其中該基板鰭板部分包含一第一材料；一第一區域，形成於該基板鰭板部分的一第一部分上方，其中該第一區域包含一第二材料，該第二材料不同於該第一材料；一第二區域，形成於該基板鰭板部分的一第二部分上方；以及一錨固件，形成於該基板鰭板部分的一第三部分上方，其中該錨固件配置於該第一區域與該第二區域之間，且與該第一區域及該第二區域相鄰。
  2. 如請求項1所述之半導體裝置，其中該錨固件實體接觸該第一區域及該第二區域。
  3. 如請求項1所述之半導體裝置，其中該第一區域包含一P型主動區域，而該第二區域包含一N型主動區域。
  4. 如請求項1所述之半導體裝置，其中該第一區域、該第二區域及該錨固件皆包含磊晶生長層。
  5. 如請求項1所述之半導體裝置，其中該第一區域包含一應變矽鍺層，且其中該錨固件包含一矽層。
  6. 如請求項5所述之半導體裝置，其中該錨固件用以防止該應變矽鍺層內的應變鬆弛。
  7. 如請求項1所述之半導體裝置，其中該第一材料包含矽，而該第二材料包含矽鍺。
  8. 如請求項5所述之半導體裝置，其中該錨固件包含一未摻雜矽層。
  9. 如請求項1所述之半導體裝置，其中該錨固件處的電路不會運作。
  10. 如請求項1所述之半導體裝置，其中該第二區域具有與該基板鰭板部分相同的導電類型。
  11. 一種半導體裝置，包含：一基板，包含一凹陷鰭板，其中該基板由一第一材料組成；一P型第一區域，配置於該凹陷鰭板上方，其中該P型第一區域由一第二材料組成，該第二材料不同於該第一材料；一N型第二區域，配置於該凹陷鰭板上方且與該P型第一區域相鄰，其中一間隙將該N型第二區域與該P型第一區域分隔；以及 一矽錨固件，配置於該間隙內的該凹陷鰭板上方，其中該矽錨固件接觸該P型第一區域及該N型第二區域，且該矽錨固件與該P型第一區域及該N型第二區域相鄰。
  12. 如請求項11所述之半導體裝置，其中該P型第一區域、該N型第二區域及該矽錨固件皆包含磊晶生長層。
  13. 如請求項11所述之半導體裝置，其中該P型第一區域包含一應變矽鍺層及一應變鍺層中的一者。
  14. 如請求項11所述之半導體裝置，其中該矽錨固件用以減輕該P型第一區域中的應變鬆弛。
  15. 如請求項11所述之半導體裝置，其中該第一材料包含矽，而該第二材料包含矽鍺。
  16. 如請求項11所述之半導體裝置，其中該N型第二區域提供一低電阻觸點至該基板。
  17. 一種製造半導體裝置的方法，包含：形成一凹陷於一基板內，其中該基板包含一第一材料；生長一通道層於該凹陷內，其中該通道層包含一第二材料，該第二材料不同於該第一材料； 圖案化該通道層及該基板的一相鄰部分以形成一鄰接鰭板結構，該鰭板結構包含一第一區域、一第二區域、及一錨固件，該錨固件配置在該第一區域與該第二區域之間；其中該第一區域包含所述圖案化通道層，且其中該第二區域及該錨固件包含該基板的所述圖案化相鄰部分。
  18. 如請求項17所述之方法，其中該第一材料包含矽，且該第二材料包含矽鍺。
  19. 如請求項17所述之方法，其中該第一區域包含應變矽鍺，其中該錨固件包含矽，且該錨固件用以避免該應變矽鍺層中的應變鬆弛。
  20. 如請求項17所述之方法，更包含：使用一P型摻質摻雜該第一區域，且使用一N型摻質摻雜該第二區域。
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