TW202029462A - 積體電路 - Google Patents

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林義雄
張尚文
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Abstract

一種靜態隨機存取記憶體(SRAM)單元，含第一p型半導體鰭片、第一介電鰭片、第一混合鰭片、第二混合鰭片、第二介電鰭片、及第二p型半導體鰭片，並以此順序沿第一方向設置，且沿大致上垂直第一方向的第二方向縱向定向，第一及第二混合鰭片皆具含n型半導體材料的第一部分及含介電材料的第二部分。SRAM單元更包括設置於每個第一及第二p型半導體鰭片上的n型源極/汲極磊晶特徵、設置於每個第一及第二混合鰭片之第一部分上的p型源極/汲極磊晶特徵、及實體接觸每個p型源極/汲極磊晶特徵及每個第一及第二混合鰭片之第二部分的源極/汲極接點。

Description

積體電路
本揭露整體而言係有關於半導體裝置，特別係有關於包括鰭式場效電晶體(fin-like field effect transistor, FinFET)的SRAM裝置。
半導體積體電路(integrated circuit, IC)工業已經歷了指數性的成長。IC材料及設計在技術上的進步已誕生了好幾世代的IC，與前一代相較，每代IC都具有更小且更複雜的電路。在IC演進的過程中，功能密度(即每單位晶片面積之互連裝置的數量)通常會增加，而幾何尺寸(即使用製造製程所能產生的最小組件或線段)則會減少。這種微縮過程通常藉由提高生產效率及降低相關成本以提供益處。這種微縮亦增加了處理及製造IC的複雜性，且為了實現這些進步，需要在IC的處理及製造中存在類似的發展。
舉例來說，在類鰭式場效電晶體(fin-like field effect transistor, FinFET)製造製程中，當在諸如靜態隨機存取記憶體單元(static random access memory (SRAM) cell)中提供高電路性能時，達成增加鰭片(fin)密度及降低單元尺寸的需求，變得相當具有挑戰性。在許多情況下，單元尺寸的縮小可能導致許多問題，這些問題會對裝置性能之許多方面產生不利的影響。因此，希望能在FinFET製造中改善這些部分。
本揭露實施例提供一種積體電路，包括第一SRAM單元。第一SRAM單元包括第一p型半導體鰭片、第一混合鰭片、第二混合鰭片、以及第二p型半導體鰭片，並以第一p型半導體鰭片、第一混合鰭片、第二混合鰭片、以及第二p型半導體鰭片的順序沿著第一方向設置，且沿著大致上垂直於第一方向的第二方向縱向地定向，其中第一混合鰭片及第二混合鰭片皆包括介電部分及半導體部分。第一SRAM單元更包括設置於第一p型半導體鰭片與第一混合鰭片之間的第一介電鰭片，以及設置於第二混合鰭片與第二p型半導體鰭片之間的第二介電鰭片。在一個實施例中，第一介電鰭片及第二介電鰭片皆沿著第二方向縱向地定向，且第一混合鰭片與第二混合鰭片之間的間距，大於第一混合鰭片與第一介電鰭片之間的間距以及第二混合鰭片與第二介電鰭片之間的間距。更進一步地，第一SRAM單元包括複數閘極結構，沿著第一方向縱向地定向，並沿著第二方向彼此間隔，其中複數閘極結構接合第一介電鰭片、第二介電鰭片、第一p型半導體鰭片、第二p型半導體鰭片、第一混合鰭片、以及第二混合鰭片中的一或多者。
本揭露實施例提供一種SRAM單元。SRAM單元包括第一p型半導體鰭片、第一介電鰭片、第一混合鰭片、第二混合鰭片、第二介電鰭片、以及第二p型半導體鰭片，並以第一p型半導體鰭片、第一介電鰭片、第一混合鰭片、第二混合鰭片、第二介電鰭片、以及第二p型半導體鰭片的順序沿著第一方向設置，且沿著大致上垂直於第一方向的第二方向縱向地定向。在一些實施例中，第一混合鰭片及第二混合鰭片皆具有包括n型半導體材料的第一部分及包括介電材料的第二部分。SRAM單元更包括設置於每個第一p型半導體鰭片及第二p型半導體鰭片上的複數n型源極/汲極磊晶特徵、設置於每個第一混合鰭片之第一部分及第二混合鰭片之第一部分上的複數p型源極/汲極磊晶特徵、以及複數源極/汲極接點，複數源極/汲極接點設置於每個複數p型源極/汲極磊晶特徵、第一混合鰭片之第二部分、以及第二混合鰭片之第二部分上，並實體地接觸每個複數p型源極/汲極磊晶特徵、第一混合鰭片之第二部分、以及第二混合鰭片之第二部分，其中複數源極/汲極接點沿著第一方向縱向地定向。
本揭露實施例提供一種積體電路，包括SRAM單元。SRAM單元具有第一p型半導體鰭片、第一混合鰭片、第二混合鰭片、以及第二p型半導體鰭片，並以第一p型半導體鰭片、第一混合鰭片、第二混合鰭片、以及第二p型半導體鰭片的順序沿著第一方向設置，且沿著大致上垂直於第一方向的第二方向縱向地定向，SRAM單元並具有第一介電鰭片，設置於第一p型半導體鰭片與第一混合鰭片之間、以及第二介電鰭片，設置於第二混合鰭片與第二p型半導體鰭片之間。在一些實施例中，第一介電鰭片及第二介電鰭片皆沿著第二方向縱向地定向，且第一混合鰭片與第二混合鰭片之間的間距，大於第一混合鰭片與第一介電鰭片之間的間距以及第二混合鰭片與第二介電鰭片之間的間距。在一些實施例中，第一混合鰭片及第二混合鰭片皆包括介電部分，以及沿著第二方向相鄰於介電部分設置的半導體部分。上述SRAM單元更包括第一閘極結構及第二閘極結構，沿著第一方向縱向地定向，且彼此間沿著第二方向隔開，其中第一閘極接合第一p型半導體鰭片、第二混合鰭片之半導體部分、以及第二p型半導體鰭片，以分別形成第一傳輸閘場效電晶體、第一上拉場效電晶體、以及第一下拉場效電晶體，且其中第二閘極結構接合第一p型半導體鰭片、第一混合鰭片之半導體部分、以及第二p型半導體鰭片，以分別形成第二下拉場效電晶體、第二上拉場效電晶體、以及第二傳輸閘場效電晶體。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖示中一個元件或特徵與其他元件或特徵間之關係。除了圖示所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。再進一步來說，當一數字或一數字範圍以「大約」、「大概」或類似之用語描述，該用語旨在於合理之範圍內涵蓋所述之數字，例如所述數字的+/-10％範圍內，或是於本技術領域具有通常知識者所能理解的數值。舉例來說，術語「約5nm(奈米)」包括4.5nm至5.5nm的尺寸範圍。
本揭露整體而言係有關於半導體裝置及其形成方法。本揭露特別係有關於包括FinFET的SRAM單元。
隨著增加裝置密度的需求不斷增長，在維持所欲獲得之裝置性能的同時滿足這種需求，存在許多挑戰。舉例來說，較高的裝置密度及整合度(integration)代表每單位晶圓面積存在更多的FinFET(也因此存在更多的鰭片)。這導致了相鄰FinFET之間狹窄的鰭片到鰭片間隔(fin-to-fin spacing, 即鰭片間距(fin pitch))，限制了各種裝置(例如：SRAM單元)的製程窗口(processing window)。舉例來說，狹窄的製程窗口可能會導致在截斷金屬閘極製程(cut metal gate process)期間對鰭片的傷害、磊晶源極/汲極特徵(epitaxial source/drain (S/D) feature)的橋接(bridging)、及/或當形成源極/汲極接點(contact)時，磊晶源極/汲極特徵的損失。雖然在製造SRAM單元時，在半導體鰭片之間形成介電鰭片可擴大製程窗口，但這亦會透過增加鰭片間距而增加單元的尺寸。本揭露提供FinFET SRAM裝置(及其形成方法)，包括設置於相鄰半導體鰭片之間的介電鰭片(或可被稱為虛擬鰭片)，使得每個SRAM單元中的鰭片間距，可在不會過度縮小製程窗口的情況下得到減少。
在附圖中，所提供之裝置100(或結構100)僅用於說明之目的，並未將本揭露實施例限制於任何數量之電晶體、任何數量之區域、或任何結構或區域的配置。此外，裝置100可為積體電路(IC)或其一部分，且可包括靜態隨機存取記憶體(static random access memory, SRAM)及/或標準邏輯電路(standard logic circuit)、被動元件(例如：電阻器、電容器、及電感器)、以及主動元件(active component)，主動元件例如p型場效電晶體(p-type field effect transistor, PFET)、n型場效電晶體(NFET)、多重閘場效極電晶體(multi-gate FET, 例如：FinFET及閘極全環(gate all-around, GAA)電晶體)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistors, MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor, CMOS)電晶體、雙極性電晶體(bipolar transistor)、高壓電晶體(high voltage transistor)、高頻電晶體(high frequency transistor)、其他記憶體單元、及其組合。在如本文所描述的許多實施例中，裝置100包括SRAM單元的至少一部分。
第1圖為裝置100之佈局的示意圖，裝置100包括複數單元(或裝置)，例如單元101a、101b、101c、及101d，這些單元的部分形成主動區(active region)，或形成阱(well)，例如裝置100中(或是其基板中，例如第4B圖中的基板102)的主動區104P及104N。主動區104P為p導電性型式(p-conductivity type, 例如：以諸如硼之p型摻雜劑摻雜)，且適用於形成NMOSFET(例如：n型FinFET)。主動區104N為n導電性型式(n-conductivity type, 例如：以諸如磷或砷之n型摻雜劑摻雜)，且適用於形成PMOSFET(例如：p型FinFET)。如同將於下文詳細討論的，單元101a、101b、101c、及101d中的每一個，皆包括適用於形成n型FinFET之p導電性型式的複數半導體鰭片(例如：於主動區104P中)，以及包括適用於形成p型FinFET之n導電性型式的複數半導體鰭片(例如：於主動區104N中)，以在其中構成一或多個CMOSFET。在許多實施例中，單元101a、101b、101c、及101d中的每一個，皆由在X方向上縱向地定向(oriented lengthwise)且在Y方向上寬度方向地定向(oriented widthwise)的區域所定義。將於下文參照第2圖進行詳細的討論。
第2圖顯示裝置100的一部分的俯視圖。第3圖顯示裝置100的一部分(例如：單元101a、101b、101c、及101d中的一個)。第4A圖為第3圖所示之裝置100的一部分沿著虛線A-A’的截面圖，而第4B圖則為第3圖所示之裝置100的一部分沿著虛線B-B’的截面圖。同時參照第2圖至第4B圖，裝置100包括基板102，且單元101a、101b、101c、及101d形成於基板102上。如先前參照第1圖所述，單元101a、101b、101c、及101d形成複數主動區104P及104N，被配置以分別提供n型FinFET及p型FinFET。
參照第2圖，單元101a、101b、101c、及101d沿著Y方向的邊界(或邊緣)，是由介電鰭片116所定義。換句話說，介電鰭片116沿著X方向將相鄰的單元(例如：單元101a、101b、101c、及101d)彼此分隔。介電鰭片116沿著Y方向縱向地定向，並沿著X方向彼此隔開。因此，兩個相鄰的介電鰭片116定義了每個單元101a、101b、101c、及101d沿著X方向的單元間距180。
單元101a、101b、101c、及101d共同定義了2×2的網格(grid)，呈現相對於彼此的鏡像對稱(mirror symmetry)及/或旋轉對稱(rotational symmetry)。舉例來說，以單元101a(在第1圖及第2圖中被表示為「單元-R0 」)為例，單元101b(被表示為「單元-Mx 」)的佈局，是單元101a的佈局相對於X方向的鏡像圖案。相似地，單元101c的佈局是單元101b的佈局的鏡像圖案，而單元101d(被表示為「單元-My 」)的佈局是單元101a的佈局的鏡像圖案，兩者皆是相對於Y方向。換句話說，單元101c的佈局(被表示為「單元-R180 」) 藉由圍繞網格之幾何中心105旋轉180度而與單元101a的佈局對齊，其中幾何中心105被定義為沿Y方向將矩形網格二等分的虛擬線與沿X方向將矩形網格二等分的虛擬線的交點。如第2圖所繪，沿Y方向將矩形網格二等分的虛擬線與單元邊界處的一個介電鰭片116重疊。
同時參照第2圖至第4B圖，裝置100更包括被配置以形成NMOS裝置之p導電性型式的複數半導體鰭片110、複數混合鰭片(hybrid fin)112、以及與半導體鰭片110及混合鰭片112混雜(intermix)的複數介電鰭片114。如本揭露所使用之混合鰭片，指的是包括半導體部分及介電部分的鰭片結構，半導體部分及介電部分具有約略相同的高度及寬度，且他們的末端橫向地彼此鄰接(abut)，以形成連續且伸長的(elongated)結構。半導體部分可被配置以形成NMOSFET及/或PMOSFET，而介電部分包括一或多種介電材料。半導體鰭片110、混合鰭片112、以及介電鰭片114沿著Y方向縱向地定向，並沿著X方向彼此隔開。每個混合鰭片112包括半導體部分112a及介電部分112b，沿著Y方向彼此相鄰地設置。每個混合鰭片112的半導體部分112a為n導電性型式，且被配置以形成PMOS裝置，而介電部分112b被配置以適應(accommodate)後續製程操作，如將於下文進行詳細討論的。以不同的方式陳述，混合鰭片112可被視作n導電性型式的半導體鰭片，其包括沿著鰭片長度的介電部分(112b)。介電鰭片114的組成可近似於介電鰭片116。在許多實施例中，每個混合鰭片112的介電部分112b包括與介電鰭片114及介電鰭片116之組成相同或不同的材料。於所繪實例中，介電部分112b包括與介電鰭片114及介電鰭片116相同的介電材料。
每個介電鰭片114被設置於半導體鰭片110與混合鰭片112之間，而每個介電鰭片116被設置於兩個半導體鰭片110之間。如此一來，介電鰭片114及介電鰭片116被配置，以分別增加相鄰之半導體鰭片110與混合鰭片112之間的鰭片到鰭片間隔，以及相鄰之半導體鰭片110之間的鰭片到鰭片間隔。在許多實施例中，半導體鰭片110、混合鰭片112、介電鰭片114、以及介電鰭片116沿著Y方向連續延伸並沿著Y方向跨越單元邊界；然而本揭露並不限於此種配置。於所繪實施例中，每個單元(例如：單元101a)包括兩個半導體鰭片110，以及與兩個介電鰭片114混雜的兩個混合鰭片112，單元的邊界由介電鰭片116沿著Y方向定義。
在一些實施例中，參照第2圖，兩個相鄰之混合鰭片112之間的間隔130b(亦稱為鰭片間距130b)，小於相鄰之半導體鰭片110與混合鰭片112之間的間隔130c(亦稱為鰭片間距130c)，但大於間隔130a(亦稱為鰭片間距130a)，其中間隔130a被定義為相鄰之半導體鰭片110與介電鰭片114之間的間隔、相鄰之半導體鰭片110與介電鰭片116之間的間隔、或是相鄰之混合鰭片112與介電鰭片114之間的間隔。在許多實施例中，間隔130c大約等於鰭片間距130a的兩倍。在進一步的實施例中，鰭片間距130b大約等於鰭片間距130a的1.5倍。以不同的方式陳述，單元間距180可被描述為鰭片間距130a的7.5倍，或是替代地，鰭片間距130b比間隔130c小約25％。相較之下，若另一個介電鰭片114被設置於相鄰之混合鰭片112之間，則單元間距180將會是鰭片間距130a的8倍。因此，將混合鰭片112之間的介電鰭片112消除，可為單元間距180減少0.5個鰭片間距130a，進而降低每個SRAM單元的總面積。
一般而言，設置於半導體鰭片之間的介電鰭片，用於防止磊晶源極/汲極特徵可能的合併、於形成磊晶源極/汲極特徵期間保護磊晶源極/汲極特徵免於傷害、及/或擴大磊晶源極/汲極特徵的著陸區(landing area)以增進性能。如同將於下文討論的，藉由消除相鄰之混合鰭片112之間的介電鰭片以及包括混合鰭片112中的介電部分，不僅微縮SRAM單元之尺寸的目的可被達成，還可最小化對磊晶源極/汲極特徵的傷害，且磊晶源極/汲極特徵的著陸區不會受到影響。
參照第4A圖及第4B圖，裝置100更包括設置於基板102上的隔離結構106。半導體鰭片110、混合鰭片112、介電鰭片114、以及介電鰭片116部分地嵌入(embed)隔離結構106中。參照第2圖及第3圖，裝置100更包括閘極結構118，閘極結構118沿著X方向縱向地定向，並沿著Y方向彼此隔開。閘極結構118接合(engage)每個單元中的半導體鰭片110及混合鰭片112的半導體部分112a，以形成下文所詳細描述的許多FinFET。此外，閘極結構118可接合設置於半導體鰭片110與混合鰭片112之間的一或多個介電鰭片114及介電鰭片116。在一些實施例中，閘極結構118為高k值金屬閘極。裝置100可進一步包括閘極間隔物(gate spacer, 未繪出)，設置於閘極結構118的側壁上。
同時參照第3圖、第4A圖及第4B圖，裝置100更包括設置於半導體鰭片110上的源極/汲極磊晶特徵122，以及設置於混合鰭片112之半導體部分112a上的源極/汲極磊晶特徵124。源極/汲極磊晶特徵122及源極/汲極磊晶特徵124被設置於各自之閘極結構118的相對側上(即半導體鰭片110及混合鰭片112之半導體部分112a的源極/汲極區域中)。第4A圖顯示裝置100沿著虛線A-A’ 截取的截面圖，意即穿過如第3圖所繪之半導體鰭片110、一個混合鰭片112之半導體部分112a、以及相鄰之混合鰭片112之介電部分112b的源極/汲極區域。第4B圖顯示裝置100沿著虛線B-B’ 截取的截面圖，意即穿過半導體鰭片110及混合鰭片112之半導體部分112a的源極/汲極區域。於本實施例中，源極/汲極磊晶特徵122及源極/汲極磊晶特徵124，被分別以n型摻雜劑摻雜以及以p型摻雜劑摻雜。因此，源極/汲極磊晶特徵122被稱為n型源極/汲極磊晶特徵122，而源極/汲極磊晶特徵124被稱為p型源極/汲極磊晶特徵124。
參照第4A圖及第4B圖，相鄰之n型源極/汲極磊晶特徵122被介電鰭片116所分隔，而相鄰之n型源極/汲極磊晶特徵122與p型源極/汲極磊晶特徵124被介電鰭片114所分隔。然而，兩個相鄰之p型源極/汲極磊晶特徵124之間並未設置介電鰭片。與n型源極/汲極磊晶特徵(例如：n型源極/汲極磊晶特徵122)相比，p型源極/汲極磊晶特徵(例如：p型源極/汲極磊晶特徵124)可被形成為相對n型源極/汲極磊晶特顯得較小的尺寸，使得p型源極/汲極磊晶特徵之相鄰磊晶特徵合併的可能性低於n型源極/汲極磊晶特徵。因此，如第4B圖所示，p型源極/汲極磊晶特徵124之間的介電鰭片可被省略，以盡力降低整個單元間距180。
仍舊同時參照第3圖、第4A圖及第4B圖，裝置100更包括複數的源極/汲極接點120a、120b、120c、以及120d，沿著X方向縱向地定向，且具有相同標記的源極/汲極接點沿著Y方向彼此隔開。參照第4A圖，每個源極/汲極接點120a被設置於n型源極/汲極磊晶特徵122以及介電鰭片116上，並實體地(physically)接觸n型源極/汲極磊晶特徵122以及介電鰭片116，其中上述介電鰭片116被設置於n型源極/汲極磊晶特徵122之間。每個源極/汲極接點120b被設置於p型源極/汲極磊晶特徵124以及相鄰之混合鰭片112之介電部分112b上，並實體地接觸p型源極/汲極磊晶特徵124以及相鄰之混合鰭片112之介電部分112b。參照第4B圖，每個源極/汲極接點120c被設置於n型源極/汲極磊晶特徵徵122、p型源極/汲極磊晶特徵124、以及介電鰭片114上，並實體地接觸n型源極/汲極磊晶特徵122、p型源極/汲極磊晶特徵124、以及介電鰭片114，其中上述介電鰭片114被設置於n型源極/汲極磊晶特徵122與p型源極/汲極磊晶特徵124之間。每個源極/汲極接點120d被設置於p型源極/汲極磊晶特徵124、n型源極/汲極磊晶特徵122、以及介電鰭片116上，並實體地接觸p型源極/汲極磊晶特徵124、n型源極/汲極磊晶特徵122、以及介電鰭片116，其中上述介電鰭片116設置於p型源極/汲極磊晶特徵124與n型源極/汲極磊晶特徵122之間。
在許多實施例中，介電鰭片114及介電鰭片116與混合鰭片112之介電部分112b，被用作蝕刻停止(etch-stopping)特徵，以在當形成源極/汲極接點120a、120b、120c、以及120d時，降低對源極/汲極磊晶特徵(例如：n型源極/汲極磊晶特徵122及/或p型源極/汲極磊晶特徵124)的傷害。因為所形成的p型源極/汲極磊晶特徵124的尺寸通常小於它們的n型對應物(n型源極/汲極磊晶特徵)，因此源極/汲極接點120b的長度132被配置為(例如：藉由修改電路佈局設計等)大於兩個相鄰之混合鰭片112(即第4A圖中的其中一個混合鰭片112之半導體部分112a，以及另一個混合鰭片112之介電部分112b)的間隔130b，使得源極/汲極接點120b可著陸(land)於p型源極/汲極磊晶特徵124及混合鰭片112之介電部分112b上，其中混合鰭片112之介電部分112b被用作上述之蝕刻停止特徵。因此，藉由包括混合鰭片112中的介電部分112b，以及在X方向上將源極/汲極接點120b延長以接觸p型源極/汲極磊晶特徵124及介電部分112b，如此一來，在形成源極/汲極接點120b期間對p型源極/汲極磊晶特徵124的傷害可被最小化。
由於介電鰭片114及介電鰭片116的存在，源極/汲極磊晶特徵122被給予足夠的空間以生長到最大或接近最大的體積，以改進所得FinFET中的應變(strain)。此外，源極/汲極磊晶特徵的擴大生長為源極/汲極接點120a、120c、以及120d提供了增大的著陸區，進而降低了裝置100的接觸電阻(contact resistance)。然而，若介電鰭片114及介電鰭片116不存在，則每個源極/汲極磊晶特徵122僅能成長到小於最大體積的體積，進而拖累裝置100的性能。此外，若介電部分112b不存在於混合鰭片112中，及/或源極/汲極接點120b的長度沒有增加，則源極/汲極接點120b僅能在沒有接觸任何上述蝕刻停止特徵的情況下，著陸於源極/汲極磊晶特徵124上，導致在形成源極/汲極接點120b時，對p型源極/汲極磊晶特徵124的潛在傷害。
參照第2圖、第3圖及第5圖，每個單元(例如：單元101a)包括兩個下拉(pull-down, PD)FinFET 152及154、兩個上拉(pull-up, PU)FinFET 156及158、以及兩個傳輸閘(pass-gate, PG)FinFET 160及162。沿著X方向之相鄰的下拉FinFET、上拉FinFET及傳輸閘FinFET由介電鰭片114分隔。下拉FinFET 152及154與傳輸閘FinFET 160及162為n型FinFET，由閘極結構118與設置於主動區104P中的半導體鰭片110接合的部分所提供。上拉FinFET 156及158為p型FinFET，由閘極結構118與設置於主動區104N中的混合鰭片112之半導體部分112a接合的部分所提供。在許多實施例中，下拉FinFET 152及154與上拉FinFET 156及158被配置以提供兩個交叉耦合反相器(cross-coupled inverter)作為資料儲存裝置，而傳輸閘FinFET 160及162被配置以提供用於讀取及寫入的控制單元。參照第5圖，每個單元可進一步包括高壓電源(CVdd)線163、低壓電源(CVss)線164及166、位元線(bit line)168、互補位元線(bit-line bar)170、以及字線(word line)172。於所繪實施例中，裝置100包括單鰭(single-fin)FinFET。換句話說，每個FinFET包括單一半導體鰭片110或單一混合鰭片112。然而，本揭露並不限於此種配置。
仍舊參照第2圖、第3圖及第5圖，每個單元更包括兩個壓接式接點(butted contacts, BCT)174及176，被設置於閘極結構118與混合鰭片112接合的部分上。於本實施例中，每個壓接式接點174被設置於形成上拉FinFET  156的混合鰭片112上，而每個壓接式接點176被設置於形成上拉FinFET  158的混合鰭片112上。在許多實施例中，壓接式接點174及176被設置於混合鰭片112的部分上，該部分將混合鰭片112之半導體部分112a與介電部分112b連接。在一些實施例中，參照第2圖，兩個相鄰的壓接式接點174沿著Y軸被設置於相同的混合鰭片112上，兩個相鄰的壓接式接點174之間設置有介電部分112b。此外，源極/汲極接點120b可被設置於介電部分112b上，該介電部分112b夾設於兩個相鄰的壓接式接點174之間。在一些實施例中，仍舊參考第2圖，兩個相鄰的壓接式接點176沿著Y軸被設置於相同的混合鰭片112上，兩個相鄰的壓接式接點176之間設置有半導體部分112a。此外，源極/汲極接點120b及120d可被設置於半導體部分112a上，該半導體部分112a夾設於兩個相鄰的壓接式接點176之間。
裝置100可進一步包括未顯示於第2圖至第5圖的其他組件，例如源極/汲極磊晶特徵122及124上的蝕刻停止層(etch stop layer)、預金屬化介電層(pre-metallization dielectric (PMD) layer)、層間介電層(interlayer dielectric (ILD) layer)、通孔(via)和導線(conductive line)、以及用於連接IC中之各種單元的金屬線。
裝置100的多種組件將於下文作進一步的敘述。於本實施例中，基板102為矽基板。或者，基板102可包括：其他元素半導體(elementary semiconductor)，例如鍺(germanium)；化合物半導體，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。又或者，基板102為絕緣層上半導體(semiconductor-on-insulator, SOI)，例如具有埋入介電層(buried dielectric layer)。
半導體鰭片110及混合鰭片112之半導體部分112a可包括一或多種半導體材料，例如矽、鍺、碳化矽(silicon carbon)或矽鍺。每個半導體鰭片110包括p導電性型式的半導體材料，例如以p型摻雜劑(例如：硼、銦及/或其他p型摻雜劑)摻雜的矽鍺。每個混合鰭片112之半導體部分112a包括n導電性型式的半導體材料，例如以n型摻雜劑(例如：砷、磷及/或其他n型摻雜劑)摻雜的矽、鍺或碳化矽。在一個實施例中，每個半導體鰭片110及混合鰭片112之半導體部分112a可包括複數不同的半導體層，這些半導體層一層一層地向上堆疊。
在許多實施例中，半導體鰭片110及混合鰭片112可以一起製造，並隨後摻雜它們各自的摻雜劑，這些摻雜劑如上所述。半導體鰭片110(p導電性型式)及混合鰭片112(n導電性型式)可使用合適之製程，例如雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程來製造。一般而言，雙重圖案化或多重圖案化製程將微影(photolithography)及自對準(self-aligned)製程結合在一起，允許被創建的圖案，舉例來說，具有比使用其他單一、直接的微影製程所能獲得的間距更小的間距。舉例來說，在一個實施例中，犧牲層(sacrificial layer)被形成於基板上，並以微影製程將之圖案化。使用自對準製程將圖案化之犧牲層旁邊形成間隔物(spacer)。然後，犧牲層被移除，接著使用剩餘之間隔物(或心軸(mandrel))藉由蝕刻基板102之初使磊晶半導體層以圖案化出半導體鰭片110及混合鰭片112。蝕刻製程可包括乾式蝕刻(dry etching)、濕式蝕刻(wet etching)、反應式離子蝕刻(reactive ion etching, RIE)、及/或其他合適之製程。隨後，如將於下文所述者，每個混合鰭片112的一些部分(為n導電性型式)，被以介電材料取代，以形成介電部分112b，而混合鰭片112的剩餘部分，則變成半導體部分112a。
在一個實施例中，混合鰭片112之介電部分112b的形成，包括下列操作。首先，藉由一系列的圖案化及蝕刻製程在混合鰭片112中形成溝槽，這一系列的圖案化及蝕刻製程與上述相似，但是僅有混合鰭片112被圖案化，基本上不會蝕刻半導體鰭片110或隔離結構106。隨後，一或多種介電材料被沉積溝槽中，以形成混合鰭片112的介電部分112b，使得每個介電部分112b沿著Y方向夾設於相同混合鰭片112的兩個半導體部分112a之間。換句話說，同一個混合鰭片112之半導體部分112a的側壁與介電部分112b的側壁，在Y方向上是連續的。在一些實施例中，當形成介電鰭片114及116時，可在溝槽中同時沉積一或多種介電材料，這將於下文進行詳細描述。在許多實施例中，混合鰭片112之介電部分112b包括與介電鰭片114及/或116相同的介電材料。在替代實施例中，混合鰭片112之介電部分112b包括與那些包括於介電鰭片114及/或116中之介電材料不同的介電材料。
隔離結構106可包括氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass, FSG)、低k值介電材料、及/或其他合適之絕緣材料。隔離結構106可為淺溝槽隔離(shallow trench isolation, STI)特徵。在一個實施例中，隔離結構106藉由在基板102中蝕刻出溝槽而形成，例如，作為半導體鰭片110及混合鰭片110之形成製程的一部分。接著，可以隔離材料填充(fill)溝槽，再加之以化學機械平坦化(chemical mechanical planarization, CMP)製程及/或回蝕刻(etch-back)製程。在其他實施例中，隔離結構的形成，是藉由在半導體鰭片110及混合鰭片110的側壁上沉積介電材料，且不完全填充半導體鰭片110與混合鰭片110之間的溝槽來形成。換句話說，隔離結構106被形成為鰭片側壁間隔物。其他隔離結構如場氧化物(field oxide)、矽局部氧化(local oxidation of silicon , LOCOS)、及/或其他合適之結構也是可能的。隔離結構106可包括多層結構，例如具有一或多層熱氧化襯墊層(thermal oxide liner layer)。
於本實施例中，每個介電鰭片114被設置於半導體鰭片110與混合鰭片112之間，而每個介電鰭片116則被設置於兩個半導體鰭片110之間。在一些實施例中，介電鰭片116定義每個SRAM單元沿著Y方向的邊界。值得注意的是，在兩個混合鰭片112之間沒有設置介電鰭片。藉此，兩個相鄰之混合鰭片112之間的隔離距離130b(即鰭片間距或間隔)，小於兩個相鄰之半導體鰭片110之間的間隔130c，但大於相鄰之半導體鰭片110與介電鰭片114/116之間的鰭片間距130a。在許多實施例中，介電鰭片114及116擴大了相鄰鰭片之間的間隔距離，這提供了一些益處，例如防止相鄰之源極/汲極磊晶特徵的合併，以及增加源極/汲極磊晶特徵上之源極/汲極接點特徵的著陸區。在不存在介電鰭片的情況下，單元間距180可被縮小，進而降低單元尺寸並增加裝置密度。
每個介電鰭片114及116可包括單一介電材料，或複數介電材料(例如：在多層結構中)。舉例來說，介電鰭片114及116可各自包括氧化矽(例如：SiO2 )、碳氧化矽(例如：SiOC)、氮碳氧化矽(SiOCN)、含碳氧化矽(silicon oxide with carbon contents)、含氮氧化矽(silicon oxide with nitrogen contents)、氮基介電質(nitride-based dielectric)、金屬氧化物基介電質(metal oxide-based dielectric)、氧化鉿(HfO2 )、氧化鉭(Ta2 O5 )、氧化鈦(TiO2 )、氧化鋯(ZrO2 )、氧化鋁(Al2 O3 )、氧化釔(Y2 O3 )、其他合適之介電材料或其組合。介電鰭片114及116可包括相似之介電材料，或是可選地，包括不同的介電材料。在一些實施例中，如下文所述，介電鰭片114及116被一起製造，具有相同的介電材料，且僅在它們相對於半導體鰭片110及混合鰭片112的位置上有所不同。
在一個實施例中，介電鰭片114及116的形成包括下列操作。首先，在如上所述率先形成鰭片之後，在半導體鰭片110及混合鰭片112的側壁上沉積隔離結構106作為間隔層。在隔離結構106被掘入(recess)而低於半導體鰭片110及混合鰭片112之前，藉由一系列圖案化及蝕刻製程在隔離結構106中形成溝槽。在一個實施例中，圖案化及蝕刻製程包括在半導體鰭片110、混合鰭片112、以及隔離結構106上形成圖案化之光阻層(未圖示)，以曝露隔離結構106將被移除的那些部分，並隨後執行一或多個蝕刻製程來移除隔離結構106的曝露部分，以形成溝槽。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、反應式離子蝕刻(RIE)製程、或其組合。在那之後，於溝槽中沉積介電材料以形成介電鰭片114及116。介電材料的沉積可使用下列技術為之：化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD)、原子層沉積(atomic layer deposition, ALD)、流動式化學氣相沉積(flowable CVD, FCV)、或其他合適之方法。隔離結構106接著被平坦化(例如：藉由一或多個CMP製程)，以曝露每個半導體鰭片110和混合鰭片112的頂部表面，以及曝露每個介電鰭片114和116的頂部表面。在那之後，隔離結構106被掘入(例如：藉由化學蝕刻製程)，以低於每個半導體鰭片110、混合鰭片112、介電鰭片114及116的頂部表面。
閘極結構118包括閘極介電層(未圖示)及閘極電極層(未圖示)。閘極介電層可包括氧化矽(SiO2 )、氮氧化矽(SiON)、氧化鋁矽(AlSiO)、高k值介電材料如氧化鉿(HfO2 )、氧化鋯(ZrO2 )、氧化鑭(La2 O3 )、氧化鈦(TiO2 )、氧化釔(Y2 O3 )、鈦酸鍶(strontium titanate, SrTiO3 )、其他合適之金屬氧化物、或其組合。閘極介電層可藉由下列技術沉積：化學氧化(chemical oxidation)、熱氧化(thermal oxidation)、原子層沉積(ALD)、或其他合適之方法。閘極電極層可包括功函數金屬層(work function metal layer)、金屬填充層(metal fill layer)、以及其他合適之薄層，例如阻擋層(barrier layer)及覆蓋層(capping layer)。功函數金屬層可為分別用於p型FinFET及n型FinFET的p型功函數層或n型功函數層。p型功函數層包括的材料如氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)，其他合適之材料、或其組合。n型功函數層包括的材料如鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳化鉭(TaCN)、氮化鉭(TaSiN)、其他合適之材料、或其組合。功函數金屬層可包括複數薄層，並藉由CVD、ALD、PVD、其他合適之製程、或其組合進行沉積。金屬填充層可包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)、其他合適之材料、或其組合。金屬填充層可藉由下列技術形成：CVD、PVD、ALD、電鍍(plating)、其他合適之製程、或其組合。
每個裝置100可進一步包括沿著每個閘極結構118之側壁設置的閘極間隔物(未圖示)。閘極間隔物可包括一或多層介電層，這些介電層具有氮化矽(Si3 N4 )、氧化矽(SiO2 )、碳化矽(SiC)、碳化矽氮化物(SiCN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)、低k值介電材料、其他材料或其組合。閘極間隔物可藉由一或多種方法來形成，包括化學氧化、熱氧化、ALD、CVD、其他合適之方法、或其組合。
源極/汲極磊晶特徵122可包括磊晶生長(epitaxially grown)的半導體材料(例如：磊晶生長的矽或碳化矽)，被配置以形成n型FinFET，且可另外包括一或多種n型摻雜劑(例如：磷或砷)。p型源極/汲極磊晶特徵124可包括磊晶生長的半導體材料(例如：磊晶生長的矽鍺)，被配置以形成p型FinFET，且可另外包括一或多種p型摻雜劑(例如：硼或銦)。源極/汲極磊晶特徵122及124可藉由下列技術形成：具有矽基前驅物(silicon-based precursor)的低壓化學氣相沉積(low-pressure CVD, LPCVD)製程、選擇性磊晶生長(selective epitaxial growth, SEG)製程、循環沉積與蝕刻(cyclic deposition and etching, CDE)製程、或其他合適之磊晶生長製程。在一些實施例中，介電鰭片114及/或116的高度足以(所具有的高度相近或高於每個半導體鰭片110及/或混合鰭片112的高度)防止附近的源極/汲極磊晶特徵122及124彼此間意外的合併以及因此造成的短路。
本揭露之一或多個實施例為半導體裝置提供許多益處，然而這並非旨於限制。舉例來說，本揭露實施例提供之SRAM單元所具有的介電鰭片，夾設於兩個相鄰之p導電性型式半導體鰭片之間，以及夾設於p導電性型式半導體鰭片與n導電性型式半導體鰭片之間，但並未夾設於具有n導電性型式半導體部分的兩個相鄰之混合鰭片之間。此外，消除兩個相鄰之混合鰭片之間的介電鰭片，允許兩個混合鰭片之間的間隔縮小，進而降低單元間距並增加裝置密度。除此之外，在一些實施例中，每個混合鰭片皆包括沿著長度方向相鄰於半導體部分設置的介電部分，其中介電部分被配置以作為蝕刻停止特徵，以用於保護形成於相鄰混合鰭片之半導體部分上的源極/汲極磊晶特徵。
在本揭露的一個態樣中，本揭露直指包括第一SRAM單元的一種積體電路，第一SRAM單元包括第一p型半導體鰭片、第一混合鰭片、第二混合鰭片、以及第二p型半導體鰭片，並以第一p型半導體鰭片、第一混合鰭片、第二混合鰭片、以及第二p型半導體鰭片的順序沿著第一方向設置，且沿著大致上垂直於第一方向的第二方向縱向地定向，其中第一混合鰭片及第二混合鰭片皆包括介電部分及半導體部分。第一SRAM單元更包括設置於第一p型半導體鰭片與第一混合鰭片之間的第一介電鰭片，以及設置於第二混合鰭片與第二p型半導體鰭片之間的第二介電鰭片。在一個實施例中，第一介電鰭片及第二介電鰭片皆沿著第二方向縱向地定向，且第一混合鰭片與第二混合鰭片之間的間距，大於第一混合鰭片與第一介電鰭片之間的間距以及第二混合鰭片與第二介電鰭片之間的間距。更進一步地，第一SRAM單元包括複數閘極結構，沿著第一方向縱向地定向，並沿著第二方向彼此間隔，其中複數閘極結構接合第一介電鰭片、第二介電鰭片、第一p型半導體鰭片、第二p型半導體鰭片、第一混合鰭片、以及第二混合鰭片中的一或多者。
在一或多個實施例中，上述積體電路更包括第二SRAM單元，緊鄰第一SRAM單元並沿著第二方向設置，其中第二SRAM單元之佈局，是第一SRAM單元之佈局相對於第一方向上之第一虛擬邊界線的鏡像。上述積體電路更包括第三SRAM單元，緊鄰第二SRAM單元並沿著第一方向設置，第三SRAM單元之佈局，是第二SRAM單元之佈局相對於一第二虛擬邊界線的鏡像，其中第二虛擬邊界線縱向地穿過第二介電鰭片。上述積體電路更包括第四SRAM單元，沿著第二方向緊鄰第三SRAM單元且沿著第一方向緊鄰第一SRAM單元設置，其中第四SRAM單元之佈局，是第一SRAM單元之佈局相對於第二虛擬邊界線的鏡像。在一或多個實施例中，上述積體電路更包括第三介電鰭片及第四介電鰭片，其中第一p型半導體鰭片被設置於第三介電鰭片與第一介電鰭片之間，第二p型半導體鰭片被設置於第二介電鰭片與第四介電鰭片之間，且第三介電鰭片及第四介電鰭片定義第一SRAM單元的邊界。
在一或多個實施例中，上述積體電路更包括壓接式接點，電性連接至第一混合鰭片，以及電性連接至設置於第一混合鰭片上的閘極結構中的一者。在一或多個實施例中，上述閘極結構包括第一閘極結構及第二閘極結構。第一閘極結構接合第一p型半導體鰭片、第二混合鰭片的半導體部分、以及第二p型半導體鰭片，以分別形成第一傳輸閘場效電晶體、第一上拉場效電晶體、以及第一下拉場效電晶體。第二閘極結構接合第一p型半導體鰭片、第一混合鰭片的半導體部分、以及第二p型半導體鰭片，以分別形成第二下拉場效電晶體、第二上拉場效電晶體、以及第二傳輸閘場效電晶體。在一或多個實施例中，第一混合鰭片與第二混合鰭片之間的空間，沒有任何介電鰭片。在一或多個實施例中，第一混合鰭片之介電部分及第二混合鰭片之介電部分，皆被設置於兩個相鄰之閘極結構之間。
在本揭露的另一個態樣中，本揭露直指一種SRAM單元，包括第一p型半導體鰭片、第一介電鰭片、第一混合鰭片、第二混合鰭片、第二介電鰭片、以及第二p型半導體鰭片，並以第一p型半導體鰭片、第一介電鰭片、第一混合鰭片、第二混合鰭片、第二介電鰭片、以及第二p型半導體鰭片的順序沿著第一方向設置，且沿著大致上垂直於第一方向的第二方向縱向地定向。在一些實施例中，第一混合鰭片及第二混合鰭片皆具有包括n型半導體材料的第一部分及包括介電材料的第二部分。SRAM單元更包括設置於每個第一p型半導體鰭片及第二p型半導體鰭片上的複數n型源極/汲極磊晶特徵、設置於每個第一混合鰭片之第一部分及第二混合鰭片之第一部分上的複數p型源極/汲極磊晶特徵、以及複數源極/汲極接點，複數源極/汲極接點設置於每個複數p型源極/汲極磊晶特徵、第一混合鰭片之第二部分、以及第二混合鰭片之第二部分上，並實體地接觸每個複數p型源極/汲極磊晶特徵、第一混合鰭片之第二部分、以及第二混合鰭片之第二部分，其中複數源極/汲極接點沿著第一方向縱向地定向。
在一或多個實施例中，上述SRAM單元更包括第一閘極結構及第二閘極結構，沿著第一方向縱向地定向；第一壓接式接點，將第一閘極結構的一部分耦接至第一混合鰭片；以及第二壓接式接點，將第二閘極結構的一部分耦接至第二混合鰭片。在一或多個實施例中，每個複數源極/汲極接點皆與第一介電鰭片及第二介電鰭片分隔。在一或多個實施例中，上述SRAM單元更包括一源極/汲極接點，設置於複數n型源極/汲極磊晶特徵上，並實體地接觸複數n型源極/汲極磊晶特徵，其中複數n型源極/汲極磊晶特徵設置於第一p型半導體鰭片、第一介電鰭片、以及第一混合鰭片之第一部分上。
在一或多個實施例中，上述SRAM單元更包括一源極/汲極接點，設置於複數n型源極/汲極磊晶特徵上，並實體地接觸複數n型源極/汲極磊晶特徵，其中複數n型源極/汲極磊晶特徵設置於第二p型半導體鰭片、第二介電鰭片、以及第二混合鰭片之第一部分上。在一或多個實施例中，第一p型半導體鰭片以第一間隔與第一混合鰭片分隔，第一混合鰭片與第二混合鰭片以第二間隔彼此分隔，而第二p型半導體鰭片以第三間隔與第二混合鰭片分隔，第二間隔小於第一間隔及第三間隔。在一或多個實施例中，第一間隔基本上相似於第三間隔。在一或多個實施例中，第二間隔小於第一間隔約25％。在一或多個實施例中，第一混合鰭片與第二混合鰭片彼此相鄰。
在本揭露的又一個態樣中，本揭露直指包括SRAM單元的一種積體電路，SRAM單元具有第一p型半導體鰭片、第一混合鰭片、第二混合鰭片、以及第二p型半導體鰭片，並以第一p型半導體鰭片、第一混合鰭片、第二混合鰭片、以及第二p型半導體鰭片的順序沿著第一方向設置，且沿著大致上垂直於第一方向的第二方向縱向地定向，SRAM單元並具有第一介電鰭片，設置於第一p型半導體鰭片與第一混合鰭片之間、以及第二介電鰭片，設置於第二混合鰭片與第二p型半導體鰭片之間。在一些實施例中，第一介電鰭片及第二介電鰭片皆沿著第二方向縱向地定向，且第一混合鰭片與第二混合鰭片之間的間距，大於第一混合鰭片與第一介電鰭片之間的間距以及第二混合鰭片與第二介電鰭片之間的間距。在一些實施例中，第一混合鰭片及第二混合鰭片皆包括介電部分，以及沿著第二方向相鄰於介電部分設置的半導體部分。上述SRAM單元更包括第一閘極結構及第二閘極結構，沿著第一方向縱向地定向，且彼此間沿著第二方向隔開，其中第一閘極接合第一p型半導體鰭片、第二混合鰭片之半導體部分、以及第二p型半導體鰭片，以分別形成第一傳輸閘場效電晶體、第一上拉場效電晶體、以及第一下拉場效電晶體，且其中第二閘極結構接合第一p型半導體鰭片、第一混合鰭片之半導體部分、以及第二p型半導體鰭片，以分別形成第二下拉場效電晶體、第二上拉場效電晶體、以及第二傳輸閘場效電晶體。
在一或多個實施例中，上述積體電路更包括壓接式接點，設置於第一閘極結構之一部分及第二閘極結構之一部分的上方，其中第一閘極結構及第二閘極結構分別與第一混合鰭片及第二混合鰭片接合。在一或多個實施例中，第一混合鰭片與第二混合鰭片之間的間距，約為第一混合鰭片與第一介電鰭片之間的間距的1.5倍，以及約為第二混合鰭片與第二介電鰭片之間的間距的1.5倍。在一或多個實施例中，第一混合鰭片與第二混合鰭片之間的空間，沒有任何介電鰭片。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
100:裝置 101a-101d:單元 104N、104P:主動區 105:幾何中心 110:半導體鰭片 112:混合鰭片 112a:半導體部分 112b:介電部分 114、116:介電鰭片 118:閘極結構 120a-120d:源極/汲極接點 130a-130c:間隔 174、176:壓接式接點 180:單元間距 A-A’、B-B’:虛線 152、154:下拉FinFET 156、158:上拉FinFET 160、162:傳輸閘FinFET 102:基板 106:隔離結構 122、124:源極/汲極磊晶特徵 163:CVdd線 164、166: CVss線 168:位元線 170:互補位元線 172:字線
本揭露之態樣從後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製，並僅用於說明之目的。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。 第1圖係根據本揭露一些實施例所示，半導體裝置之佈局的示意圖。 第2圖係根據本揭露一些實施例所示，第1圖之半導體裝置的一部分的俯視圖。 第3圖係根據本揭露一些實施例所示，第2圖之半導體裝置的一部分的俯視圖。 第4A圖及第4B圖係根據本揭露一些實施例所示，分別沿著第3圖之半導體裝置的一部分的虛線A-A’及虛線B-B’的截面圖。 第5圖係根據本揭露一些實施例所示，第2圖至第4B圖之半導體裝置的一部分的示意圖。
100:裝置
110:半導體鰭片
112:混合鰭片
112a:半導體部分
112b:介電部分
114、116:介電鰭片
118:閘極結構
120a-120d:源極/汲極接點
152、154:下拉FinFET
156、158:上拉FinFET
160、162:傳輸閘FinFET
174、176:壓接式接點
A-A’、B-B’:虛線

Claims (1)

  1. 一種積體電路，包括： 一第一靜態隨機隨機存取記憶體單元，包括一第一p型半導體鰭片、一第一混合鰭片、一第二混合鰭片、以及一第二p型半導體鰭片，並以上述第一p型半導體鰭片、上述第一混合鰭片、上述第二混合鰭片、以及上述第二p型半導體鰭片的順序沿著一第一方向設置，且沿著大致上垂直於上述第一方向的一第二方向縱向地定向，其中上述第一混合鰭片及上述第二混合鰭片皆包括一介電部分及一半導體部分； 一第一介電鰭片，設置於上述第一p型半導體鰭片與上述第一混合鰭片之間； 一第二介電鰭片，設置於上述第二混合鰭片與上述第二p型半導體鰭片之間， 其中上述第一介電鰭片及上述第二介電鰭片皆沿著上述第二方向縱向地定向，且上述第一混合鰭片與上述第二混合鰭片之間的間距，大於上述第一混合鰭片與上述第一介電鰭片之間的間距以及上述第二混合鰭片與上述第二介電鰭片之間的間距；以及 複數閘極結構，沿著上述第一方向縱向地定向，並沿著上述第二方向彼此間隔，其中上述閘極結構接合上述第一介電鰭片、上述第二介電鰭片、上述第一p型半導體鰭片、上述第二p型半導體鰭片、上述第一混合鰭片、以及上述第二混合鰭片中的一或多者。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094695B2 (en) * 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
DE102020104141B4 (de) * 2020-02-18 2021-09-02 Infineon Technologies Ag Chip und verfahren zur herstellung eines chips
CN113517293B (zh) * 2021-06-28 2024-03-12 上海华力集成电路制造有限公司 一种减小FinFET随机静态存储器阈值电压失配的结构
US11856744B2 (en) * 2021-08-27 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142289A (ja) 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7812373B2 (en) 2007-02-12 2010-10-12 Infineon Technologies Ag MuGFET array layout
US8642474B2 (en) 2007-07-10 2014-02-04 Advanced Micro Devices, Inc. Spacer lithography
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8621398B2 (en) 2010-05-14 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Automatic layout conversion for FinFET device
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9152039B2 (en) 2011-10-18 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple patterning technology method and system for achieving minimal pattern mismatch
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8964453B2 (en) 2012-06-28 2015-02-24 Synopsys, Inc. SRAM layouts
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US8830732B2 (en) 2012-11-30 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs
US8964457B2 (en) 2012-11-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for operating SRAM cells
US8779528B2 (en) 2012-11-30 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102601000B1 (ko) * 2018-09-11 2023-11-13 삼성전자주식회사 반도체 장치 및 제조방법

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US20220336472A1 (en) 2022-10-20

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