KR102492382B1 - 집적 회로의 게이트 올 어라운드 전계 효과 트랜지스터 - Google Patents

집적 회로의 게이트 올 어라운드 전계 효과 트랜지스터 Download PDF

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Abstract

집적 회로(IC) 구조물은 제 1 p 형 활성 영역, 제 1 n 형 활성 영역, 제 2 n 형 활성 영역 및 제 2 p 형 활성 영역을 갖는 메모리 셀을 포함한다. 제 1 p 형 활성 영역 및 제 2 p 형 활성 영역 각각은 폭(W1)을 갖는 제 1 그룹의 수직 적층 채널 층을 포함하고, 제 1 n 형 활성 영역 및 제 2 n 형 활성 영역 각각은 폭(W2)을 갖는 제 2 그룹의 수직 적층 채널 층을 포함하며, 여기서 W2는 W1보다 작다. IC 구조물은 제 3 n 형 핀 및 제 3 p 형 핀을 갖는 표준 로직 셀을 더 포함한다. 제 3 n 형 핀은 폭(W3)을 갖는 제 3 그룹의 수직 적층 채널 층을 포함하고, 제 3 p 형 핀은 폭(W4)를 갖는 제 4 그룹의 수직 적층 채널 층을 포함하며, 여기서 W3은 W4보다 크거나 같다.

Description

집적 회로의 게이트 올 어라운드 전계 효과 트랜지스터 {GATE-ALL-AROUND FIELD-EFFECT TRANSISTORS IN INTEGRATED CIRCUITS}
관련 출원에 대한 상호 참조
본 출원은 2019년 12월 27일자에 출원된 미국 가출원 제62/954,202호의 가출원이며 이에 대한 우선권을 청구하며, 이 가출원의 전체 내용은 참조로 본 명세서에 포함된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험했다. IC 물질 및 설계의 기술적 진보는 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 동안에, 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하는 반면, 기능 밀도(즉, 칩 영역당 상호 접속된 디바이스들의 수)는 일반적으로 증가했다. 이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이익을 제공한다. 이러한 축소는 또한 IC 처리 및 제조의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서는 IC 처리 및 제조에서의 유사한 개발이 필요하다.
집적 회로(IC) 기술이 더 작은 기술 노드로 발전함에 따라, 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터가 메모리 디바이스(예를 들어, 정적 랜덤 액세스 메모리(또는 SRAM) 셀을 포함) 및 코어 디바이스(예를 들어, 표준 로직(또는 STD) 셀을 포함)에 통합되어 칩 풋 프린트를 줄이면서 합리적인 처리 마진을 유지한다. 그러나, 다수의 애플리케이션을 위한 GAA 트랜지스터를 포함하는 IC 칩의 설계는 복잡하고 종종 비용이 많이 드는 공정을 포함한다. 따라서, GAA 트랜지스터를 제조하기 위한 기존 기술은 일반적으로 의도된 목적에는 적합했지만, 모든 측면에서 완전히 만족스럽지는 않았다.
본 개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았고 단지 예시를 목적으로 사용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, IC 칩의 개략적인 평면도이다.
도 2a 및 도 14a는 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, SRAM 셀 어레이의 개략적인 평면도이다.
도 2b 및 도 14b는 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, STD 셀 어레이의 개략적인 평면도이다.
도 3 및 도 15는 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, 도 2a 및/또는 도 14a의 SRAM 셀을 포함하는 IC 구조물의 개략적인 평면도이다.
도 4, 도 16 및 도 19는 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, 각각 도 3, 도 15 및 도 18의 라인 AA'를 따른 IC 구조물의 단면도이다.
도 5, 도 10, 도 17 및 도 20은 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, 각각 도 3, 도 8, 도 15 및 도 18의 라인 BB'를 따른 IC 구조물의 단면도이다.
도 6, 도 11 및 도 13은 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, 각각 도 3, 도 8 및 도 12의 라인 CC'를 따른 IC 구조물의 단면도이다.
도 7a는 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, 도 2a 및/또는 도 14a의 SRAM 셀을 포함하는 IC 구조물의 개략도이다.
도 7b는 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, 도 2a 및/또는 도 14a의 SRAM 셀을 포함하는 IC 구조물의 개략적인 평면도이다.
도 8, 도 12 및 도 18은 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, 도 2b 및/또는 도 14b의 STD 셀을 포함하는 IC 구조물의 개략적인 평면도이다.
도 9a 및 도 9b는 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, 도 8의 라인 AA'를 따른 IC 구조물의 단면도이다.
도 21, 도 22 및 도 23은 본 개시의 다양한 양태들에 따른, 부분적으로 또는 전체적으로, 각각 도 3의 라인 BB', CC' 및 DD'를 따른 IC 구조물의 단면도이다.
도 24는 본 개시의 다양한 양태에 따른 IC 칩을 제조하기 위한 방법의 흐름도이다.
다음의 개시는 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 본 개시에서 다른 피처에 연결 및/또는 결합된 피처의 형성은 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 피처들 사이에 개재된 추가 피처가 형성될 수 있어 피처들이 직접 접촉하지 않을 수 있도록 하는 실시예들을 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들어, "하위", "상위", "수평", "수직", "위로", "위에", "아래에", "밑에", "위", "아래" "상부", "하부" 등은 물론 이들의 파생어(예를 들어, "수평으로", "아래쪽으로", "위쪽으로" 등)가 본 개시에서 용이하게 다른 피처에 대한 하나의 피처의 관계에 사용된다. 공간적으로 상대적인 용어는 피처를 포함하는 디바이스의 상이한 방향을 포함하도록 의도된다.
또한, 수 또는 수 범위가 "약", "대략" 등으로 설명될 때, 이 용어는 설명된 수를 비롯한 합리적인 범위 내에 있는 수를 포함하도록 의도되며, 예를 들어, 당업자에 의해 이해되는 바와 같이 설명된 수의 +/- 10 % 또는 기타 값 내에 있는 수를 포함하도록 의도된다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다. 여전히 또한, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
본 개시는 일반적으로 반도체 디바이스에 관한 것으로, 특히 집적 회로(IC) 구조물의 메모리 셀 및/또는 표준 로직 셀에서의 3 차원 게이트 올 어라운드(GAA) FET와 같은 전계 효과 트랜지스터(field-effect transistor; FET)에 관한 것이다. 일반적으로, GAA FET는 FET의 채널 영역에 수직으로 적층된 복수의 시트(예를 들어, 나노 시트), 와이어(예를 들어, 나노 와이어) 또는 로드(예를 들어, 나노 노드)를 포함하여 더 양호한 게이트 제어, 더 낮은 누설 전류 및 다양한 IC 애플리케이션을 위한 개선된 확장 능력을 허용한다. GAA FET를 제조하기 위한 기존 기술은 일반적으로 의도된 애플리케이션에는 적합했지만, 모든 측면에서 완전히 만족스럽지는 않았다. 본 개시는 다수의 실시예들을 포함한다. 상이한 실시예들은 상이한 장점을 가질 수 있으며, 어떤 실시예에서도 반드시 특별한 장점이 필요한 것은 아니다.
도 1, 도 2a 및 도 2b를 참조하면, 본 개시는 반도체 기판 위에 형성된 IC 구조물(10)을 제공하고, 적어도 메모리 셀 어레이(100) 및 표준 로직(standard logic; STD) 셀 어레이(200)를 포함한다. 어레이(100)는 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 셀, 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 셀, 비휘발성 랜덤 액세스 메모리(non-volatile random-access memory; NVRAM) 셀, 플래시 메모리 셀, 다른 적합한 메모리 셀 또는 이들의 조합을 포함할 수 있다. 본 실시예들에서, 어레이(100)는 일반적으로 전원이 인가될 때에만 데이터를 유지할 수 있는 메모리 또는 저장 장치를 제공하는 복수의 SRAM 셀(101)을 포함한다. 따라서, 어레이(100)는 이후 SRAM 어레이(100)로 지칭된다. 본 실시예에서, IC 구조물(10)은 인버터, AND, NAND, OR, XOR, NOR, 다른 적합한 디바이스 또는 이들의 조합과 같은 다양한 표준 로직 디바이스를 제공하도록 각각 구성된 STD 셀(201)(예를 들어, 도 8에 도시된 STD 셀(201A-201D))을 더 포함한다. STD 셀(201)은 제조 기술에 따라 미리 설계되고, STD 셀 라이브러리에 저장되며, 제조 공정을 간소화하기 위해 다양한 IC 설계에서 반복적으로 사용될 수 있다. STD 어레이(200)는 플립 플롭 회로 및 래치와 같이 자주 사용되는 다른 회로 블록을 포함할 수 있다. 본 실시예들에서, 각각의 SRAM 셀(101) 및 STD 셀(201)은 아래에서 상세히 논의될 하나 이상의 GAA FET를 제공한다. 본 명세서에 도시되지 않았지만, IC 구조물(10)은 저항기, 커패시터, 인덕터, 다이오드, p 형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n 형 FET(n-type FET; NFET), 다중 게이트 FET(예컨대, FinFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보성 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 적합한 디바이스 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로 전자 장치를 더 포함할 수 있다. 추가 피처들이 IC 구조물(10)에 추가될 수 있고, 아래에 기술된 피처들 중 일부는 IC 구조물(10)의 다른 실시예들에서 대체, 수정 또는 제거될 수 있다.
도 2a를 참조하면, 각각의 SRAM 셀(101)은 p 형 도핑 영역(111)(이하, p 웰(111)로 지칭)에 각각 배치된 p 형 3 차원 핀형 활성 영역(106)(이하, p 형 핀(106)으로 지칭) 및 2 개의 p 웰(111) 사이에 개재된 n 형 도핑 영역(110)(이하, n 웰(110)로 지칭)에 각각 배치된 n 형 3 차원 핀형 활성 영역(108)(이하, n 형 핀(108)으로 지칭)을 포함하도록 구성된다. p 형 핀(106) 및 n 형 핀(108)은 Y 축을 따라 길이 방향으로 배향되고 Y 축에 실질적으로 수직인 X 축을 따라 서로 이격된다. 아래에서 상세히 논의되는 바와 같이, 각각의 p 형 핀(106)은 n 형 GAA FET의 채널 영역을 제공하도록 구성된 제 1 세트의 수직 적층된 반도체 층을 포함하고, 각각의 n 형 핀(108)은 p 형 GAA FET의 채널 영역을 제공하도록 구성된 제 2 세트의 수직 적층된 반도체 층을 포함한다. 많은 실시예들에서, 제 2 세트의 수직 적층된 반도체 층은 X 축을 따라 적어도 하나의 치수에서 제 1 세트의 수직 적층된 반도체 층과 상이하다. 각각의 SRAM 셀(101)은 X 축을 따른 긴 피치(Sx) 및 Y 축을 따른 짧은 피치(Sy)에 의해 정의될 수 있다. 본 실시예들에서, p 형 핀(106) 및 n 형 핀(108)은 Y 축을 따라 각각의 SRAM 셀(101)에 걸쳐 연장되어, 적어도 2 개의 인접한 SRAM 셀(101)이 공통 p 형 핀(106) 및 n 형 핀(108)을 공유한다. 다양한 SRAM 셀(101)은 고속 애플리케이션, 저전력 애플리케이션, 초고속 애플리케이션, 다른 적합한 애플리케이션 또는 이들의 조합과 같은 유사한 애플리케이션을 위해 구성될 수 있다. 대안적으로, 상이한 SRAM 셀(101)이 상이한 애플리케이션을 위해 구성될 수 있고, 그에 따라 상이한 사양(예를 들어, 치수, 레이아웃 설계 등)으로 설계될 수 있다.
도 2b를 참조하면, 각각의 STD 셀(201)은 p 형 도핑 영역(211)(이하, p 웰(211)로 지칭)에 각각 배치된 p 형 3 차원 핀형 활성 영역(206)(이하, p 형 핀(206)으로 지칭) 및 p 웰(211) 사이에 개재된 n 형 도핑 영역(210)(이하, n 웰(210)로 지칭)에 각각 배치된 n 형 3 차원 핀형 활성 영역(208)(이하, n 형 핀(208)으로 지칭)을 포함하도록 구성된다. p 형 핀(206) 및 n 형 핀(208)은 Y 축을 따라 길이 방향으로 배향되고 X 축을 따라 서로 이격된다. 아래에서 상세히 논의되는 바와 같이, 각각의 p 형 핀(206)은 n 형 GAA FET의 채널 영역을 제공하도록 구성된 제 1 세트의 수직 적층된 반도체 층을 포함하고, 각각의 n 형 핀(208)은 p 형 GAA FET의 채널 영역을 제공하도록 구성된 제 2 세트의 수직 적층된 반도체 층을 포함한다. SRAM 셀(101)과 유사하게, 각각의 STD 셀(201)은 X 축을 따른 긴 피치(Sx) 및 Y 축을 따른 짧은 피치(Sy)에 의해 정의될 수 있다. 그러나, 상이한 STD 셀(201)은 상이한 애플리케이션에 관한 것일 수 있기 때문에, STD 어레이(200)의 STD 셀(201)은 치수 및 레이아웃 설계에서 상이할 수 있다. 일부 실시예들에서, Y 축을 따라 배치된 인접한 STD 셀(201)은 X 축을 따라 길이 방향으로 배향된 유전체 게이트 구조물(240A)에 의해 물리적으로 분리될 수 있어, p 형 핀(206) 및 n 형 핀(208)은 인접한 STD 셀(201)에 걸쳐 불연속적이다. 일부 실시예들에서, Y 축을 따라 배치된 인접한 STD 셀(201)은 p 형 핀(206) 및 n 형 핀(208)이 셀 경계에서 물리적으로 분리되지 않고 격리 게이트 구조물(240B)(예를 들어, 핀 구조물을 갖는 격리 디바이스를 형성하도록 구성된 전도성 게이트 구조물)에 의해 전기적으로 분리될 수 있다.
SRAM 어레이(100) 및 STD 어레이(200)의 일부의 다양한 실시예들이 아래에서 상세히 논의된다. 도 3 내지 도 7b는 다수의 SRAM 셀(101)을 포함하는 SRAM 어레이(100)의 일부의 실시예들을 도시하며, 그 중, 도 3 및 도 7b는 SRAM 셀(101)의 실시예들의 개략적인 평면도이고, 도 4는 라인 AA'를 따라 취해진 도 3의 개략적인 단면도이고, 도 5는 라인 BB'를 따라 취해진 도 3의 개략적인 단면도이고, 도 6은 라인 CC'를 따라 취해진 도 3의 개략적인 단면도이며, 도 7a는 SRAM 셀(101)의 실시예들의 개략도이다. 도 8 내지 도 13은 다수의 STD 셀(201)을 포함하는 STD 어레이(200)의 일부의 실시예들을 도시하며, 그 중, 도 8 및 도 12는 STD 셀(201)의 실시예들의 개략적인 평면도이고, 도 9a 및 도 9b는 라인 AA'를 따라 취해진 도 8의 개략적인 단면도이고, 도 10은 라인 BB'를 따라 취해진 도 8의 개략적인 단면도이며, 도 11 및 도 13은 라인 CC'를 따라 취해진 각각 도 8 및 도 12의 개략적인 단면도이다.
도 3을 참조하면, 4 개의 SRAM 셀(101A, 101B, 101C 및 101D)을 포함하는 SRAM 어레이(100)의 일부가 평면도로 개략적으로 도시되어 있다. 도 3은 본 개시의 실시예들을 더 잘 도시하기 위해 명확성을 위해 간략화되었음을 유념한다. 이와 같이, 추가 피처들이 SRAM 어레이(100)에 추가될 수 있고, 아래에 기술된 피처들 중 일부는 SRAM 셀(101A-101D)의 다른 실시예들에서 대체, 수정 또는 제거될 수 있다. 도시된 실시예들에서, SRAM 셀(101A-101D)은 크기가 실질적으로 동일하고, 즉, SRAM 셀(101A-101D)은 위에서 정의된 바와 실질적으로 동일한 Sx 및 Sy를 갖는다. 이와 같이, SRAM 셀(101A-101D)은 간략화를 위해 일반적으로 SRAM 셀(101)로 지칭될 수 있다. 본 실시예들에서, 각각의 SRAM 셀(101)은 p 형 웰(111)에 각각 배치된 2 개의 p 형 핀(106)과 2 개의 p 형 웰(111) 사이에 개재된 n 형 웰(110)에 배치된 2 개의 n 형 핀(108)을 포함한다. 본 실시예들에서, p 형 핀(106) 및 n 형 핀(108)은 적어도 2 개의 SRAM 셀(101)에 걸쳐 Y 축을 따라 연속적으로 연장된다. 즉, p 형 핀(106) 및 n 형 핀(108)은 X 축을 따라 셀 경계(점선)에서 절단되지 않는다. 연속적인 p 형 핀(106) 및 n 형 핀(108)은 상이한 전도도 유형의 활성 영역 간에 보다 균일하고 대칭적인 핀 프로파일을 제공하고, PFET(예를 들어, n 형 핀(108) 상에 형성된 풀업(또는 PU) 트랜지스터)에 대한 더 양호한 라인 끝 제어를 제공하며, 결과적으로 SRAM 셀(101)의 레이아웃 크기를 확장하지 않고 n 웰(110)의 스트래핑 빈도를 연장함으로써, 각각의 SRAM 셀(101)의 전체 성능에 도움이 될 수 있다.
SRAM 셀(101)은 본 명세서에 도시된 게이트 스택(130A, 130B, 130C 및 130D)과 같은 복수의 게이트 스택을 더 포함하고, 복수의 게이트 스택은 X 축을 따라 길이 방향으로 배향되고 p 형 핀(106) 및/또는 n 형 핀(108) 위에 배치되어 다양한 트랜지스터를 형성한다. 각각의 게이트 스택은 p 형 핀(106) 또는 n 형 핀(108)의 채널 영역을 가로지른다. 일부 예들에서, X 축을 따른 인접한 게이트 스택은 게이트 격리 피처(138)에 의해 분리될 수 있다. 도시된 실시예들에서, 게이트 스택(130A)의 일부는 제 1 패스 게이트 트랜지스터(PG-1)를 형성하기 위해 제 1 p 형 핀(106)과 맞물려 있고; 게이트 스택(130B)의 일부는 제 1 풀다운 트랜지스터(PD-1) 및 제 1 풀업 트랜지스터(PU-1)를 형성하기 위해 각각 제 1 p 형 핀(106) 및 제 1 n 형 핀(108)과 맞물려 있고; 게이트 스택(130C)의 일부는 제 2 풀다운 트랜지스터(PD-2) 및 제 2 풀업 트랜지스터(PU-2)를 형성하기 위해 각각 제 2 p 형 핀(106) 및 제 2 n 형 핀(108)과 맞물려 있고; 게이트 스택(130D)의 일부는 제 2 패스 게이트 트랜지스터(PG-2)를 형성하기 위해 제 2 p 형 핀(106)과 맞물려 있다. 일부 실시예들에서, PU-1 및 PU-2는 p 형 트랜지스터로 구성되는 반면, PD-1, PD-2, PG-1 및 PG-2는 n 형 트랜지스터로 구성된다. 많은 실시예들에서, 풀다운 트랜지스터(PD-1 및 PD-2) 및 풀업 트랜지스터(PU-1 및 PU-2)는 데이터 저장 디바이스로서 2 개의 교차 결합 인버터를 제공하도록 구성되는 반면, 패스 게이트 트랜지스터(PG-1 및 PG-2)는 데이터 읽기 및 쓰기를 위한 제어 장치를 제공하도록 구성된다. 일부 실시예들에서, 게이트 스택(130C)의 일부는 제 1 격리 트랜지스터(IS-1)를 형성하기 위해 제 1 n 형 핀(108)과 맞물려 있고, 게이트 스택(130B)의 일부는 제 2 격리 트랜지스터(IS-2)를 형성하기 위해 제 2 n 형 핀(108)과 맞물려 있다. 본 실시예들에서, IS-1 및 IS-2는 n 형 핀(108)의 연속적인 구조물을 수용하도록 구성되고, 따라서 SRAM 셀(101)의 성능에 대해 최소 또는 무시할 수 있는 동작 효과를 갖는다.
이제 도 4를 참조하면, 도 4는 라인 AA'를 따른 도 3의 단면도의 실시예로서, SRAM 어레이(100)(IC 구조물(10)의 일부)는 SRAM 어레이(100)의 다양한 설계 요건에 따라 복수의 p 웰(p 형 도핑 영역)(111) 및 n 웰(n 형 도핑 영역)(110)이 내부에 (및/또는 위에) 형성된 반도체 기판(또는 웨이퍼)(12) 위에 형성된다. 도시된 실시예들에서, 각각의 SRAM 셀(101) 내의 기판(12)의 일부는 2 개의 p 웰(111) 사이에 배치된 n 웰(110)을 포함한다. n 웰(110)은 풀업(PU) 트랜지스터 또는 격리(IS) 트랜지스터와 같은 적어도 하나의 PFET를 제공하도록 구성되며, 각각의 p 웰(111)은 풀다운(PD) 트랜지스터 또는 패스 게이트(PG) 트랜지스터와 같은 적어도 하나의 NFET를 제공하도록 구성된다. 일부 실시예들에서, 기판(12)은 SRAM 어레이(100)의 설계 요건에 따라 하나 이상의 트랜지스터를 제공하도록 구성된 추가 도핑 영역을 포함한다. SRAM 어레이(100)는 기판(12) 위에 형성된 다양한 활성 영역을 전기적으로 분리하기 위해 기판(12) 위에 배치된 격리 구조물(14)을 더 포함한다. 본 실시예들에서, 격리 구조물(14)은 얕은 트렌치 격리(shallow trench isolation; STI) 피처를 포함한다.
여전히 도 4를 참조하면, 각각의 p 형 핀(106)은 베이스 핀(102) 위에 배치된 반도체 층(105)의 스택을 포함하고; 유사하게, 각각의 n 형 핀(108)은 베이스 핀(104) 위에 배치된 반도체 층(107)의 스택을 포함한다. 본 실시예들에서, 반도체 층(105 및 107)은 일반적으로 Y 축을 따라 길이 방향으로 배향되고 Z 축을 따라 수직으로 적층된다. 또한, 반도체 층(105)의 각각의 스택은 베이스 핀(102) 위에 형성된 n 형 소스/드레인(S/D) 피처(114N)(도 4에 도시되지 않음) 사이에 개재되고, 반도체 층(107)의 각각의 스택은 베이스 핀(104) 위에 형성된 p 형 S/D 피처(114P)(도 4에 도시되지 않음)사이에 개재된다. 본 실시예들에서, 반도체 층(105)은 GAA NFET(예를 들어, PD-1, PD-2, PG-1 또는 PG-2)를 형성하기 위해 게이트 스택(130A-130D) 중 하나(예를 들어, 도 4에 도시된 게이트 스택(130B) 또는 게이트 스택(130D))에 현수되고(또는 둘러싸여 있고), 반도체 층(107)은 GAA PFET(예를 들어, PU-1, PU-2, IS-1 또는 IS-2)를 형성하기 위해 게이트 스택(130A-130D) 중 하나(예를 들어, 도 4에 도시된 게이트 스택(130B))에 현수된다(또는 둘러싸여 있다). 즉, 반도체 층(105)의 각각의 스택은 GAA NFET의 채널 영역을 형성하기 위해 게이트 스택(130A-130D)의 일부와 맞물려 있고, 반도체 층(107)의 각각의 스택은 GAA PFET의 채널 영역을 형성하기 위해 게이트 스택(130A-130D)의 일부와 맞물려 있다. 이와 같이, 명확성을 위해, 반도체 층(105)은 이하에서 채널 층(105)으로 지칭되고, 반도체 층(107)은 이하에서 채널 층(107)으로 지칭된다.
채널 층(105 및 107) 각각은 Si, Ge, SiC, SiGe, GeSn, SiGeSn, SiGeCSn, 다른 적합한 반도체 물질 또는 이들의 조합을 포함할 수 있다. 본 실시예들에서, 각각의 반도체 층(105 및 107)은 나노 시트, 나노 와이어(예를 들어, 육각형 단면을 갖는 나노 와이어), 나노 로드(예를 들어, 정사각형 또는 원형 단면을 갖는 나노 로드) 또는 다른 적합한 구성의 형태로 Si를 포함한다. 일부 실시예들에서, p 형 핀(106) 및 n 형 핀(108)은 각각 2 개 내지 10 개의 채널 층(105 및 107)을 각각 포함한다. 예를 들어, p 형 핀(106) 및 n 형 핀(108)은 각각 3 개의 채널 층(105) 및 3 개의 채널 층(107)을 각각 포함할 수 있다. 물론, 본 개시는 이러한 구성에 제한되지 않고 반도체 층의 수는 IC 구조물(10)에 대한 설계 요건에 따라 조정될 수 있다. 채널 층(105 및 107)의 각각의 스택은 게이트 스택(130A-130D)의 길이 방향을 따라 측정된 스택의 폭(아래에서 상세히 설명됨), 채널 층의 적층 방향을 따라 측정된 층 두께, 및 인접한 층 사이의 분리 거리에 의해 정의될 수 있다. 예를 들어, 채널 층(105)의 각각의 스택은 폭(W1), 층 두께(T1) 및 층 분리 거리(S1)를 가지며, 채널 층(107)의 각각의 스택은 폭(W2), 층 두께(T2) 및 층 분리 거리(S2)를 갖는다. 본 실시예들에서, W1은 W2보다 크고, T1은 T2와 실질적으로 동일하며, S1은 S2와 실질적으로 동일하다. 따라서, 채널 층(105) 스택의 층 두께와 층 분리 거리의 합인 층 피치(P1)는 채널 층(107)의 층 피치(P2)와 실질적으로 동일하다. 본 명세서에서 사용된 "실질적으로 동일"은 두 값 사이의 약 ± 5 % 이내의 차이를 나타냄을 유념한다. 일부 예들에서, 층 두께(T1 및 T2)는 각각 약 4 nm 내지 약 8 nm일 수 있고; 층 분리 거리(S1 및 S2)는 각각 약 6 nm 내지 약 15 nm일 수 있으며; 층 피치(P1 및 P2)는 약 10 nm 내지 약 23 nm일 수 있다. 물론, 층 두께, 층 분리 거리 및 층 피치의 다른 치수도 본 개시의 실시예들에 적용될 수 있다.
본 명세서에서 사용되는 용어 "폭"은 적층 방향(즉, Z 축)에서 다수의 채널 층에 걸쳐 평균화되고, 게이트 스택(130A-130D)의 일반적인 길이 방향(즉, X 축)을 따라 측정된 각각의 채널 층의 측 방향 거리를 나타낸다. 위에서 논의된 바와 같이, 각각의 채널 층(105)의 W1은 채널 층(107) 스택의 W2보다 적어도 약 W2의 10 %만큼 더 크다. 일부 실시예들에서, W1 대 W2의 비율은 약 1.1 내지 약 4이다. 본 실시예들에서, SRAM 셀(예를 들어, SRAM 셀(101))에서 GAA PFET(예를 들어, PU-1, PU-2 등)의 상대적으로 좁은 채널 영역은 적어도 셀 크기를 줄이고 셀의 쓰기 마진(즉, 처리 속도)을 증가시키는 이익을 제공한다. 이는 SRAM 셀의 쓰기 마진이 일반적으로 패스 게이트 트랜지스터의 Ion(Ion_PG) 대 풀업 트랜지스터의 Ion(Ion_PU)의 비율에 의해 결정되기 때문이며, 이 비율은 본 실시예들에서 정의된 바와 같이 일반적으로 W1 대 W2의 비율에 비례한다. 더욱이, GAA NFET의 캐리어 이동도는 일반적으로 GAA PFET의 캐리어 이동도보다 크고, 특히 채널 층의 수직 적층 방향(일반적으로 결정질 Si에서 <100> 방향)을 따라 더 크기 때문에, 쓰기 마진을 증가시키는 것은 W1 대 W2의 증가된 비율을 위해 GAA NFET에서의 채널 층(105)의 W1을 증가 및/또는 GAA PFET에서의 채널 층(107)의 W2를 감소시킴으로써 달성될 수 있다. 약 1.1의 비율은 본 명세서에 제공된 바와 같이 SRAM 셀(101)의 처리 속도에 대한 이득을 생성할 수 있는 채널 층(105)의 폭과 채널 층(107)의 폭 사이의 최소 차이를 설명한다. 본 실시예들은 이러한 비율의 범위에 제한되지 않지만, 원하는 IC 애플리케이션에 적합한 SRAM 셀(101)의 크기와 같은 인자에 기초하여 W1 대 W2의 특정 비율이 결정될 수 있다. 일부 예들에서, W1은 약 8 nm 내지 약 40 nm일 수 있고, W2는 약 5 nm 내지 약 20 nm일 수 있다.
위에서 논의된 바와 같이, 각각의 게이트 스택(130A-130D)은 SRAM 셀(101)에 다양한 GAA FET를 형성하기 위해 채널 층(105) 또는 채널 층(107)과 맞물려 있다. 여전히 도 4를 참조하면, PD-1, PU-1 및 IS-2는 공통 게이트 스택(130B)을 공유하는 반면, 인접한 SRAM 셀(101) 내의 2 개의 PG-2는 공통 게이트 스택(130D)을 공유한다. 본 실시예들에서, 게이트 스택(130A-130D)은 하이-k 금속 게이트 구조물이므로, 각각의 게이트 스택은 각각의 채널 층(105 및 107)을 둘러싸는(즉, 모든 표면 상에 배치된) 하이-k 게이트 유전체 층(132) 및 하이-k 게이트 유전체 층(132) 위에 배치된 금속 게이트 전극(134)을 포함한다. 도시되지는 않았지만, 금속 게이트 전극(134)은 적어도 하나의 일 함수 금속 층 위에 배치된 벌크 전도성 층을 포함할 수 있다. 각각의 게이트 스택(130A-130D)은 그 측벽 상에 배치된 상부 스페이서(116A) 및 내부 스페이서(116B)를 포함하는 게이트 스페이서(116)를 더 포함할 수 있으며, 그 세부 사항은 도 6과 관련하여 아래에서 논의된다.
여전히 도 4를 참조하면, SRAM 어레이(100)는 게이트 스택(130A-130D) 위에 배치된 에칭 정지 층(etch-stop layer; ESL)(133), ESL(133) 위에 배치된 층간 유전체(interlayer dielectric; ILD) 층(20), 게이트 스택(130D)의 일부와 접촉하도록 ILD 층(20) 내에 배치된 게이트 콘택(122), 및 격리 트랜지스터(예를 들어, 도 4에 도시된 IS-2) 위의 ILD 층(20) 내에 배치된 버티드 콘택(butted contact; BCT)(124)을 더 포함할 수 있으며, 격리 트랜지스터는 위에서 논의된 바와 같은 GAA PFET이다. 본 실시예들에서, BCT(124)는 게이트 단자(도 4에 도시된 바와 같이 게이트 스택(130B)의 일부)와 IS-1 및 IS-2 각각의 드레인 단자를 함께 결합되도록 구성되어, SRAM 어레이(100)의 동작에 최소 또는 무시할 수 있는 효과를 생성한다. SRAM 셀(101)의 상호 접속 구조물의 실시예의 상세한 개략도가 도 7을 참조하여 도시되고 논의된다.
도 5(라인 BB'를 따라 취해진 도 3의 단면도)는 도 4에 도시된 바와 같은 GAA FET의 S/D 영역을 도시한다. 본 실시예들에서, GAA NFET(예를 들어, PD-1, PD-2, PG-1 및 PG-2)는 베이스 핀(102)의 S/D 영역 위에 성장된 n 형 S/D 피처(114N)를 포함하고, GAA PFET(예를 들어, PU-1, PU-2, IS-1 및 IS-2)는 베이스 핀(104)의 S/D 영역 위에 성장된 p 형 S/D 피처(114P)를 포함한다. n 형 S/D 피처(114N) 및 p 형 S/D 피처(114P)는 각각 적합한 전도도 유형(각각 n 형 또는 p 형)의 도펀트로 도핑된 하나 이상의 에피택셜 성장된 반도체 물질을 포함한다. 이러한 실시예들에서, n 형 S/D 피처(114N) 및 p 형 S/D 피처(114P)는 각각 베이스 핀(102 및 104)의 적어도 상부 부분으로부터 성장되고 이를 둘러싼다. 일부 예들에서, n 형 S/D 피처(114N) 및 p 형 S/D 피처(114P) 중 하나 이상이 병합되어 하나 이상의 핀에 걸쳐 있을 수 있다.
도 3 및 도 5를 참조하면, SRAM 셀(101)은 X 축을 따라 길이 방향으로 배향된 복수의 S/D 콘택(120A, 120B, 120C 및 120D)을 더 포함할 수 있다. 각각의 S/D 콘택(120A)은 하나의 S/D 피처(114N) 위에 배치되고, 각각의 S/D 콘택(120B)은 2 개의 인접한 S/D 피처(114N) 위에 배치되고, 각각의 S/D 콘택(120C)은 S/D 피처(114N) 및 인접한 S/D 피처(114P) 위에 배치되며, 각각의 S/D 콘택(120D)은 하나의 S/D 피처(114P) 위에 배치된다. 본 실시예들에서, 도 5에 도시된 바와 같이, 각각의 S/D 콘택(120A-120D)은 그것이 형성되는 하나 이상의 S/D 피처의 상부 표면과 물리적으로 접촉한다. 이와 같이, 상이한 S/D 콘택(120A-120D)은 그것이 형성되는 2 개의 인접한 S/D 피처 사이의 분리 거리 및/또는 S/D 피처(들)의 수에 따라 X 축을 따라 길이가 변할 수 있다. 본 실시예들에서, 각각의 SRAM 셀(101)은 적어도 2 개의 완전한 S/D 콘택(120C) 및 S/D 콘택(120A, 120B 및 120D)의 일부를 포함한다. 대안적으로, S/D 콘택(120A-120D)은 다층 상호 접속(multi-layer interconnect; MLI) 구조물의 일부로서 후속적으로 형성되는 다른 콘택 피처(예를 들어, 비아)와 구별되도록 디바이스 레벨 콘택으로 지칭될 수 있다. 또한, 도 5에 도시된 바와 같이, 각각의 격리 트랜지스터(IS-1 및 IS-2)의 S/D 영역 위에 배치된 S/D 콘택(예를 들어, S/D 콘택(120C))은 BCT(124)를 통해 동일한 디바이스의 게이트 단자에 전기적으로 결합된다.
SARM 셀(101)의 다양한 GAA FET의 추가 세부 사항이 도 6에 도시되어 있으며, 도 6은 Y 축을 따라 2 개의 인접한 SRAM 셀(101)에 걸쳐 라인 CC'(예를 들어, n 형 핀(108) 중 하나를 통해 길이 방향)을 따라 취해진 도 3의 단면도이다. 예를 들어, 2 개의 S/D 피처(114P 또는 114N) 사이에 개재된 게이트 스택(130A-130D)(예를 들어, 도 6에 도시된 게이트 스택(130B 및 130C)) 각각은 최상부 채널 층(107 또는 105) 위에 배치된 상부 부분과 복수의 채널 층(107 또는 105)을 둘러싸는 하부 부분을 포함한다. 본 실시예들에서, 상부 스페이서(116A)는 각각의 게이트 스택(130A-130D)의 상부 부분의 측벽 상에 배치되고, 내부 스페이서(116B)는 각각의 게이트 스택(130A-130D)의 하부 부분의 측벽 상에 배치되며 인접한 S/D 피처로부터 게이트 스택을 분리한다. 각각의 SRAM 셀(101)은 S/D 피처(114P 및 114N)와 각각의 S/D 콘택(120A-120D) 사이에 배치된 실리사이드 층(123)을 더 포함할 수 있다.
도 7a 및 도 7b는 도 3의 SRAM 어레이(100)의 일부의 실시예들을 도시하며, SRAM 셀(101)에 제공된 GAA FET 사이의 다양한 연결뿐만 아니라 GAA FET 위에 배치된 추가 IC 구조물(예를 들어, MLI 구조물)과 GAA FET 사이의 다양한 연결을 상세히 설명한다. 본 실시예들에서, 풀업 트랜지스터(PU-1)의 게이트 단자는 소스 단자(전원 전압(VDD)에 전기적으로 결합됨)와 제 1 공통 드레인(CD1) 사이에 개재되고, 풀다운 트랜지스터(PD-1)의 게이트 단자는 소스 단자(전원 전압(VSS)에 전기적으로 결합됨)와 CD1 사이에 개재된다. 풀업 트랜지스터(PU-2)의 게이트 단자는 소스 단자(VDD에 전기적으로 결합됨)와 제 2 공통 드레인(CD2) 사이에 개재되고, 풀다운 트랜지스터(PD-2)의 게이트 단자는 소스 단자(VSS에 전기적으로 결합됨)와 CD2 사이에 개재된다. 일부 실시예들에서, CD1은 데이터를 참 형태로 저장하는 저장 노드(SN)이고, CD2는 데이터를 상보적인 형태로 저장하는 저장 노드(SNB)이다. 패스 게이트 트랜지스터(PG-1)의 게이트 단자는 소스 단자(비트 라인(BL)에 전기적으로 결합됨)와 CD1과 전기적으로 결합된 드레인 단자 사이에 개재된다. 패스 게이트 트랜지스터(PG-2)의 게이트 단자는 소스 단자(상보적 비트 라인(BLB)에 전기적으로 결합됨)와 CD2와 전기적으로 결합된 드레인 단자 사이에 개재된다. PG-1 및 PG-2의 게이트 단자는 워드 라인(WL)에 전기적으로 결합된다. 일부 실시예들에서, 각각의 SRAM 셀(101)은 2 개의 교차 결합 인버터(도 7a에서 점선으로 표시됨)를 포함하며, 여기서 제 1 인버터는 PU-1 및 PD-1을 포함하고 제 2 인버터는 PU-2 및 PD-2를 포함한다. 일부 실시예들에서, PG-1 및 PG-2는 각각 읽기 동작 및/또는 쓰기 동작 동안 SN 및 SNB에 대한 액세스를 제공한다. 예를 들어, WL에 의해 PG-1과 PG-2의 게이트 단자에 각각 전압이 인가되는 것에 응답하여, PG-1은 SN을 BL에 결합하고, PG-2는 SNB를 BLB에 결합한다. 본 명세서에 제공된 바와 같이, 다양한 GAA NFET(예를 들어, PG-1, PD-1, PG-2 및 PD-2)는 각각 폭(W1)을 갖는 채널 층(105)의 스택을 포함하고, 다양한 GAA PFET(예를 들어, PU-1, IS-1, PU-2 및 IS-2)는 각각 위에서 상세히 논의된 바와 같이 W1보다 작은 폭(W2)을 갖는 채널 층(107)의 스택을 포함한다.
도 7b를 참조하면, BL, BLB, VDD, VSS 및 WL은 위에서 논의된 바와 같이 SRAM 어레이(100) 위에 배치된 다수의 수평 상호 접속 구조물(전도성 라인이라고도 함)로서 개략적으로 도시되어 있다. 예를 들어, BL, BLB 및 VDD는 제 1 금속 층(M1)에 형성되고, WL은 제 2 금속 층(M2)에 형성되며, VSS는 제 3 금속 층(M3)에 형성된다. 추가적으로, SRAM 어레이(100)는 다양한 GAA FET를 적합한 금속 층과 전기적으로 연결 및/또는 2 개의 금속 층을 함께 전기적으로 연결하기 위해 수직 상호 접속 구조물(비아라고도 함)을 더 포함할 수 있다. 예를 들어, 비아(126A)는 디바이스 레벨 S/D 콘택 중 하나(예를 들어, 도 7b에 도시된 S/D 콘택(120A 또는 120D))를 M1(예를 들어, BL, VDD 또는 BLB)에 연결하도록 구성될 수 있고, 비아(126B)는 M1을 M2에 연결하도록 구성될 수 있으며, 비아(126C)는 M2(예를 들어, WL)를 M3(예를 들어, VSS)에 연결하도록 구성될 수 있다. IS-1 및 IS-2 각각의 게이트 단자 및 드레인 단자는 MLI 구조물 아래의 디바이스 레벨에서 내부적으로 결합되어 있음을 알 수 있다.
이제 STD 어레이(200)로 돌아가서, 도 8을 참조하면, STD 어레이(200)의 일부가 평면도로 개략적으로 도시되어 있다. 도 8은 본 개시의 실시예들을 더 잘 도시하기 위해 명확성을 위해 간략화되었음을 유념한다. 이와 같이, 추가 피처들이 STD 어레이(200)에 추가될 수 있고, 아래에 기술된 피처들 중 일부는 STD 셀(201)의 다른 실시예들에서 대체, 수정 또는 제거될 수 있다. 도 3에 도시된 SRAM 어레이(100)와 달리, STD 어레이(200)는 다양한 크기의 복수의 STD 셀을 포함할 수 있다. 예를 들어, 본 실시예들에서, 4 개의 STD 셀(201A, 201B, 201C 및 201D)이 도시되며, 그 중, STD 셀(201A 및 201D)은 유사한 Sx 및 Sy _1을 갖고, STD 셀(201B 및 201C)은 유사한 Sx 및 Sy _2를 가지며, 여기서 Sy _2는 Sy _1보다 작다. 물론, STD 셀(201A-201D)의 특정 피치가 특정 설계 요건에 따라 조정될 수 있다. STD 셀(201A-201D)은 각각 p 형 웰(211)에 각각 배치된 하나 이상의 p 형 핀(206)과 2 개의 p 형 웰(211) 사이에 개재된 n 형 웰(210)에 각각 배치된 하나 이상의 n 형 핀(208)을 포함할 수 있다. 도시된 실시예들에서, STD 셀(201A-201D)은 각각 하나의 p 형 핀(206)과 하나의 n 형 핀(208)을 포함하며, 이들은 Y 축을 따라 길이 방향으로 배향된다. 일부 실시예들에서, 제 1 STD 셀(예를 들어, STD 셀(201A))에서의 p 형 핀(206)의 길이는 제 2 STD 셀(예를 들어, STD 셀(201C))에서의 p 형 핀(206)의 길이와 상이하며, 제 1 STD 셀에서의 n 형 핀(208)의 길이는 제 2 STD 셀에서의 n 형 핀(208)의 길이와 상이하다.
각각의 STD 셀(201A-201D)은 GAA NFET(202)를 형성하기 위해 p 형 핀(206)의 일부(즉, 채널 영역)와 맞물려 있고 GAA PFET(204)를 형성하기 위해 n 형 핀(208)의 일부(즉, 채널 영역)와 맞물려 있도록 구성된 게이트 스택(230A, 230B 및/또는 230C)과 같은 하나 이상의 게이트 스택을 더 포함한다. X 축을 따라 인접한 게이트 스택은 SRAM 셀(101)의 게이트 격리 피처(138)와 기능(및/또는 구성)이 유사한 게이트 격리 피처(238)에 의해 분리될 수 있다. 도 9a, 도 9b 및 도 11을 참조하면, 게이트 스택(230A-230C)은 하이-k 금속 게이트 구조물(SRAM 셀(101)의 게이트 스택(130A-130D)과 유사)일 수 있으므로, 각각의 게이트 스택은 각각의 GAA FET의 채널 영역 위에 배치된 적어도 하이-k 게이트 유전체 층(232) 및 하이-k 게이트 유전체 층(232) 위에 배치된 금속 게이트 전극(234)을 포함한다. 도시되지는 않았지만, 금속 게이트 전극(234)은 적어도 하나의 일 함수 금속 층 위에 배치된 벌크 전도성 층을 포함할 수 있다. 더욱이, 각각의 게이트 스택(230A-230C)은 그 측벽 상에 배치된 게이트 스페이서(216)(상부 스페이서(216A)는 도 8에 도시되고 내부 스페이서는 도 11에 도시됨)를 포함할 수 있다. 게이트 스택(230A-230C)의 일부는 위에서 논의된 바와 같이 SRAM 셀(101)의 게이트 콘택(122)과 유사한 게이트 콘택(222)에 의해, 후속적으로 형성되는 MLI 구조물의 컴포넌트에 전기적으로 결합될 수 있다.
본 실시예들에서, p 형 핀(206) 및 n 형 핀(208)은 2 개의 인접한 STD 셀에 걸쳐 Y 축을 따라 연속적으로 연장되지 않는다. 즉, 각각의 STD 셀(201A-201D)의 p 형 핀(206) 및 n 형 핀(208)은 X 축을 따라 셀 경계(점선)에서 유전체 게이트 구조물(240A)에 의해 절단된다. 본 실시예들에서, 유전체(즉, 일반적으로 전기적으로 비전도성) 게이트 구조물(240A)은 X 축을 따라 길이 방향으로, 즉 일반적으로 금속(즉, 전기적으로 전도성) 게이트 스택인 게이트 스택(230A-230C)에 평행하게 배향된다. 일부 실시예들에서, 유전체 게이트 구조물(240A)은 인접한 게이트 스택(230A-230C) 사이의 게이트 피치를 감소시키도록 구현될 수 있는 확산 에지 상의 연속 폴리(또는, continuous poly on diffusion edge; CPODE)로 알려진 구조물을 포함할 수 있다. 유전체 게이트 구조물(240A)은 게이트 대체 공정(예를 들어, 아래에서 상세히 논의되는 게이트 라스트 공정) 이전에 또는 이후에 형성될 수 있다.
집합적으로 도 8, 도 9a 및 도 9b를 참조하면, STD 어레이(200)는 다양한 도핑 영역(즉, p 웰(211) 및 n 웰(210))이 격리 구조물(14)에 의해 분리되는 IC 구조물(10)의 일부로서 기판(12) 위에 형성된다. 본 실시예들에서, p 웰(211)에 형성된 각각의 p 형 핀(206)은 베이스 핀(203) 위에 배치된 반도체 층(207)의 스택을 포함하고; n 웰(210)에 형성된 각각의 n 형 핀(208)은 베이스 핀(205) 위에 배치된 반도체 층(209)의 스택을 포함한다. 반도체 층(207 및 209)은 위에서 논의된 바와 같이 SRAM 셀(101)의 채널 층(105 및 107)과 유사한 구성으로 배열될 수 있다. 예를 들어, 본 실시예들에서, 반도체 층(207 및 209)은 일반적으로 Y 축을 따라 길이 방향으로 배향되고 Z 축을 따라 수직으로 적층된다. 추가적으로, 반도체 층(207)의 각각의 스택은 베이스 핀(203) 위에 형성된 n 형 S/D 피처(214N) 사이에 개재되고, 반도체 층(209)의 각각의 스택은 베이스 핀(205) 위에 형성된 p 형 S/D 피처(214P) 사이에 개재된다. 또한, 반도체 층(207)은 GAA NFET(202)를 형성하기 위해 게이트 스택(230A-230C) 중 하나(예를 들어, 게이트 스택(230A))에 현수되고(또는 둘러싸여 있고), 반도체 층(209)은 GAA PFET(204)를 형성하기 위해 게이트 스택(230A-230C) 중 하나(예를 들어, 게이트 스택(230A))에 현수된다(또는 둘러싸여 있다). 즉, 반도체 층(207)의 각각의 스택은 GAA NFET(202)의 채널 영역을 형성하기 위해 게이트 스택(230A-230C)의 일부와 맞물려 있고, 반도체 층(209)의 각각의 스택은 GAA PFET(204)의 채널 영역을 형성하기 위해 게이트 스택(230A-230C)의 일부와 맞물려 있다. 이와 같이, 명확성을 위해, 반도체 층(207)은 이하에서 채널 층(207)으로 지칭되고, 반도체 층(209)은 이하에서 채널 층(209)으로 지칭된다. 또한, SRAM 셀(101)과 관련하여 위에서 논의된 바와 같이, ESL(133)과 유사한 ESL(233)이 후속 제조 공정 동안 STD 셀(201A-201D)의 컴포넌트를 보호하기 위해 게이트 스택(230A-230C) 위에 배치될 수 있다.
일부 실시예들에서, 채널 층(207 및 209)의 조성은 채널 층(105 및 107)의 조성과 실질적으로 동일할 수 있으며, 나노 시트, 나노 와이어, 나노 로드 또는 GAA FET 형성에 적합한 임의의 다른 구성의 형태로 Si를 포함할 수 있다. 일부 예들에서, p 형 핀(206) 및 n 형 핀(208)은 각각 2 개 내지 10 개의 채널 층(207 및 209)을 각각 포함할 수 있지만, 본 실시예들은 이러한 구성에 제한되지 않고 반도체 층의 수는 IC 구조물(10)에 대한 설계 요건에 따라 조정될 수 있다. 채널 층(207)의 각각의 스택은 폭(W3), 층 두께(T3) 및 층 분리 거리(S3)에 의해 정의될 수 있으며, 이들은 모두 채널 층(105 및 107)의 것과 유사하게 정의된다. 유사하게, 채널 층(209)의 각각의 스택은 폭(W4), 층 두께(T4) 및 층 분리 거리(S4)에 의해 정의될 수 있다. 본 실시예들에서, T3은 T4와 실질적으로 동일하고, S3는 S4와 실질적으로 동일하다. 일부 실시예들에서, 도 9a를 참조하면, W3은 W4와 실질적으로 동일하다. 위에서 논의한 바와 같이, 본 실시예들에서 "실질적으로 동일"은 일반적으로 약 ± 5 % 이내의 두 값 사이의 차이를 나타낸다. 따라서, W3 및 W4는 크기가 5 % 이내일 수 있다. 일부 실시예들에서, 도 9b를 참조하면, W3은 W4보다 작다. 예를 들어, W4 대 W3의 비율은 약 1.1 내지 약 2일 수 있으며, 즉, W4는 W3보다 적어도 W3의 약 10 %만큼 더 크다. 일부 예들에서, W3은 약 10 nm 내지 약 60 nm일 수 있고, W4는 약 10 nm 내지 약 70 nm일 수 있다.
위에서 논의된 바와 같이, GAA NFET의 캐리어 이동도는 일반적으로 GAA PFET의 캐리어 이동도보다 크고, 특히 채널 층의 적층 방향을 따라 더 크다. 따라서, SRAM 셀(101)에서 GAA PFET의 Ion에 비해 GAA NFET의 Ion을 증가시키기 위해, GAA NFET(예를 들어, PD-1, PD-2, PG-1 또는 PG-2)에서의 채널 층(105)의 층 폭인 W1 대 GAA PFET(예를 들어, PU-1 또는 PU-2)에서의 채널 층(107)의 층 폭인 W2의 비율을 증가시키는 것이 바람직할 수 있다. 예를 들어, 본 실시예들에서, W1 대 W2의 비율은 약 1.1 내지 약 4일 수 있으며, 즉, W1는 W2보다 적어도 약 W2의 10 %만큼 더 크다. 그러나, STD 셀(201A-201D)에서, W3을 W4보다 작거나 실질적으로 동일하게 조정함으로써, GAA NFET(202)의 성능이 GAA PFET(204)의 성능과 균형을 이루는 것이 더 바람직할 수 있다. 이와 관련하여, W4 대 W3의 비율은 이러한 균형을 유지하기 위해 W1 대 W2의 비율보다 작을 수 있다.
이제 도 8 및 도 10을 집합적으로 참조하면, 각각의 게이트 스택(230A-230C)(및 이에 대응하는 채널 영역)은 밑에 놓인 핀 구조물의 전도도 유형에 따라 2 개의 p 형 S/D 피처(214P) 또는 2 개의 n 형 S/D 피처(214N) 사이에 개재된다. STD 셀(201A-201D)은 X 축을 따라 길이 방향으로 배향된 복수의 S/D 콘택(220A, 220B, 220C, 220D 및 220E)을 더 포함할 수 있다. 각각의 S/D 콘택(220A-220E)은 하나 이상의 p 형 S/D 피처(214P) 또는 하나 이상의 n 형 S/D 피처(214N) 위에 배치되어 물리적으로 접촉할 수 있다. 예를 들어, S/D 콘택(220A 및 220B)은 적어도 하나의 n 형 S/D 피처(214N) 위에 배치되고, S/D 콘택(220C, 220D 및 220E)은 적어도 하나의 p 형 S/D 피처(214P) 위에 배치된다. 일부 실시예들에서, S/D 콘택(220A-220E)은 X 축을 따라 길이가 상이하다. 예를 들어, S/D 콘택(220E)은 S/D 콘택(220C)보다 길고, S/D 콘택(220C)은 S/D 콘택(220D)보다 길다. 각각의 STD 셀(201A-201D)은 위에서 논의된 바와 같이 SRAM 셀(101)의 비아(126A)와 유사하게 MLI 구조물의 피처에 S/D 콘택(220A-220E)을 상호 접속하도록 구성된 비아(226A) 및 비아(226B)와 같은 다양한 수직 상호 접속 구조물에 결합될 수 있다.
도 11을 참조하면, STD 셀(201A-201D)의 추가 세부 사항이 Y 축을 따라 STD 셀(201A 및 201C)에 걸쳐 라인 CC'(예를 들어, n 형 핀(208) 중 하나를 통해 길이 방향)를 따라 취해진 도 8의 단면도에 도시되어 있다. 본 명세서에 도시된 바와 같이, 각각의 게이트 스택(230A-230C)은 SRAM 셀(101)에서의 게이트 스택(130A-130D)과 유사한 컴포넌트를 포함할 수 있다. 예를 들어, 각각의 게이트 스택(230A-230C)은 2 개의 S/D 피처(214N 또는 214P) 사이에 배치되고 최상부 채널 층(207 또는 209) 위에 배치된 상부 부분과 복수의 채널 층(207 또는 209)을 둘러싸는 하부 부분을 포함한다. 게이트 스페이서(216)는 위에서 논의된 바와 같이 상부 스페이서(116A) 및 내부 스페이서(116B)와 유사한 구성으로 배열된 상부 스페이서(216A) 및 내부 스페이서(216B)를 포함할 수 있다. SRAM 셀(101)의 구조물과 유사하게, 각각의 STD 셀(201A-201D)은 각각의 S/D 피처(214P 및 214N)와 각각의 S/D 콘택(220A-220E) 사이에 배치된 실리사이드 층(223), 게이트 스택(230A-230C) 위에 배치된 ESL(233), 및 ESL(233) 위에 배치된 ILD 층(20)을 더 포함할 수 있다. 여전히 도 11을 참조하면, 유전체 게이트 구조물(240A)은 X 축을 따라 2 개의 인접한 STD 셀 사이의 셀 경계에 배치되어 p 형 핀(206)과 n 형 핀(208)을 절단한다. 본 실시예들에서, 유전체 게이트 구조물(240A)은 일반적으로 Y 축을 따라 게이트 스택(230A-230C)의 하부 표면 아래로, 즉 격리 구조물(14)의 상부 표면 아래로 연장된다.
일부 실시예들에서, 도 12 및 도 13을 집합적으로 참조하면, STD 어레이(200)는 X 축을 따라 셀 경계에 걸쳐 적어도 2 개의 인접한 STD 셀을 통해 (예를 들어, STD 셀(201A 및 201C)을 통해 또는 STD 셀(201B 및 201D)을 통해) 연속적으로 연장되는 p 형 핀(206) 및 n 형 핀(208)을 포함한다. 위에서 논의된 SRAM 셀(101)의 격리 트랜지스터(IS-1 및 IS-2)와 유사하게, STD 셀(201A-201D)의 연속적인 핀 구조물은 셀 경계에 배치된 n 형 격리 트랜지스터(212) 및 p 형 격리 트랜지스터(213)의 사용으로부터 이익을 얻을 수 있다. 본 실시예들에서, n 형 격리 트랜지스터(212) 및 p 형 격리 트랜지스터(213)는 각각 p 형 핀(206) 및 n 형 핀(208)의 채널 영역과 맞물려 있는 격리 게이트 구조물(240B)에 의해 형성된다. 위에서 논의된 바와 같이, p 형 핀(206)의 채널 영역은 층 폭(W3)을 갖는 채널 층(207)의 스택을 포함하도록 구성되고, n 형 핀(208)의 채널 영역은 층 폭(W4)을 갖는 채널 층(209)의 스택을 포함하도록 구성된다. 일부 실시예들에서, 게이트 스택(230A-230C)과 유사한 전도성 게이트 스택일 수 있는 인접한 격리 게이트 구조물(240B)은 게이트 격리 피처(238)에 의해 분리된다. 더욱이, 게이트 콘택(222)을 통해, 각각의 n 형 격리 트랜지스터(212)의 게이트 단자는 VDD에 전기적으로 연결되고, 각각의 p 형 격리 트랜지스터(213)의 게이트 단자는 VSS에 전기적으로 연결된다. 본 실시예들에서, 격리 트랜지스터(212 및 213)는 동작 중에 STD 셀(201A-201D)에 대해 최소 또는 무시할 수 있는 효과를 갖도록 구성된다. 도 12 및 도 13에 도시된 STD 어레이(200)의 다른 컴포넌트는 도 8 내지 도 11에 도시된 컴포넌트와 일치하는 것으로 이해된다. 따라서, 이러한 컴포넌트에 대한 자세한 설명은 간략함을 위해 반복되지 않는다.
본 개시의 일부 실시예들에서, 도 14a 내지 도 19를 집합적으로 참조하면, IC 구조물(10)은 본 명세서에 제공된 SRAM 셀 및/또는 STD 셀 내에 배치된 복수의 유전체 핀을 더 포함한다. 예를 들어, 도 14a 및 도 14b는 SRAM 어레이(100)에서의 유전체 핀(160, 162 및 164) 및 STD 어레이(200)에서의 유전체 핀(260 및 262)의 존재를 제외하고, 각각 도 2a 및 도 2b에 도시된 것과 유사한 평면도로 SRAM 어레이(100) 및 STD 어레이(200)의 실시예들을 도시한다. 유전체 핀(160-164)을 갖는 SRAM 어레이(100)의 실시예들이 도 15 내지 도 17을 참조하여 아래에서 상세하게 논의되고, 유전체 핀(260 및 262)을 갖는 STD 어레이(200)의 실시예들이 도 18 및 도 19를 참조하여 아래에서 상세하게 논의된다. 도 15 내지 도 17에 도시된 SRAM 어레이(100)의 컴포넌트는 도 3 내지 도 7에 도시된 컴포넌트와 일치하고, 도 18 및 도 19에 도시된 STD 어레이(200)의 컴포넌트는 도 8 내지 도 11에 도시된 컴포넌트와 일치한다는 점에 유념한다. 따라서, 도 14a 내지 도 19를 참조하는 이러한 컴포넌트에 대한 자세한 설명은 명확성을 위해 반복되지 않는다.
도 14a 및 도 15를 참조하면, 유전체 핀(160-164)은 일반적으로 Y 축을 따라 길이 방향으로 배향되고(즉, p 형 핀(106) 및 n 형 핀(108)의 길이 방향에 실질적으로 평행함), SRAM 어레이(100)에서 X 축을 따라 서로 이격된다. 본 실시예들에서, 유전체 핀(160-164)은 Y 축을 따라 적어도 2 개의 인접한 SRAM 셀(101)을 통해 연장된다. X 축을 따라, 각각의 유전체 핀(160)은 2 개의 p 형 핀(106) 사이에 배치되고, 각각의 유전체 핀(162)은 p 형 핀(106)과 n 형 핀(108) 사이에 배치되며, 각각의 유전체 핀(164)은 2 개의 n 형 핀(108) 사이에 배치된다. 즉, 유전체 핀(160-164)은 X 축을 따라 p 형 핀(106) 및 n 형 핀(108)과 혼합된다. 도시된 실시예들에서, 유전체 핀(160)은 셀 경계에 배치되고, 유전체 핀(162 및 164)은 셀 경계 내에 배치된다. 도시된 실시예들에 더하여, 각각의 SRAM 셀(101)은 인접한 SRAM 셀(101)과 각각의 유전체 핀(160)을 공유하면서 2 개의 유전체 핀(162) 및 하나의 유전체 핀(164)을 포함한다. 물론, 본 실시예들은 이러한 구성에 제한되지 않고, 다양한 설계 요건에 따라 더 많거나 적은 수의 유전체 핀을 포함할 수 있다.
도 16을 참조하면, 도 16은 라인 AA'를 따라 도 15의 SRAM 어레이(100)의 단면도를 도시하고, 각각의 유전체 핀(160)은 폭(D1)에 의해 정의될 수 있고, 각각의 유전체 핀(162)은 폭(D2)에 의해 정의될 수 있으며, 각각의 유전체 핀(164)은 폭(D3)에 의해 정의될 수 있다. 일부 실시예들에서, D1, D2 및 D3은 크기가 실질적으로 동일하다(즉, 약 ± 5 % 이내의 차이를 가짐). 일부 실시예들에서, D1, D2 및 D3은 크기가 상이하다(즉, 약 > 5 %의 차이를 가짐). 하나의 이러한 예에서, D1은 D2보다 클 수 있으며, D2는 D3보다 클 수 있다. 일부 실시예들에서, 폭(D1, D2 및 D3)은 유전체 핀(160-164)의 각 측면에서 S/D 피처(예를 들어, n 형 S/D 피처(114N) 및 p 형 S/D 피처(114P))의 성장을 수용하도록 조정되어 S/D 피처의 크기는 SRAM 셀(101)에서 브리징 문제를 일으키거나 SRAM 셀(101)의 전체 치수를 실질적으로 확대하지 않고 최대화될 수 있다. 일부 예들에서, D1, D2 및 D3은 각각 약 4 nm 내지 약 20 nm일 수 있고; 물론, 유전체 핀(160-164)이 SRAM 셀(101)의 적절한 성능을 보장하는 한 다른 적합한 치수도 적용될 수 있다.
도 17을 참조하면, 도 17은 라인 BB'를 따라 취해진 도 15의 SRAM 어레이(100)의 단면도를 도시하고, S/D 콘택(120A-120D)의 일부(예를 들어, 도 17에 도시된 S/D 콘택(120C))는 2 개의 인접한 S/D 피처(예를 들어, n 형 S/D 피처(114N) 및 p 형 S/D 피처(114P)) 사이에 배치된 하나 이상의 유전체 핀(160-164)의 상부 표면과 물리적으로 접촉할 수 있다. 일부 실시예들에서, 유전체 핀(160-164)은 인접한 S/D 피처 사이의 의도하지 않은 브리징을 방지하도록 구성되어 GAA FET에서의 전기적 단락을 제거한다. 추가적으로, 유전체 핀(160-164)은 n 형 S/D 피처(114N) 및 p 형 S/D 피처(114P) 위에 S/D 콘택(120A-120D)의 랜딩 영역을 확대하여 GAA FET의 성능을 개선할 수 있다.
도 18을 참조하면, 유전체 핀(260 및 262)은 일반적으로 Y 축을 따라 길이 방향으로 배향되고(즉, p 형 핀(206) 및 n 형 핀(208)의 길이 방향에 실질적으로 평행함), STD 어레이(200)에서 X 축을 따라 서로 이격된다. 본 실시예들에서, 유전체 핀(260 및 262)은 Y 축을 따라 적어도 2 개의 인접한 STD 셀(예를 들어, STD 셀(201A 및 201C) 또는 STD 셀(201B 및 201D))을 통해 연장된다. X 축을 따라, 각각의 유전체 핀(260)은 2 개의 n 형 핀(208) 사이에 배치되고, 각각의 유전체 핀(262)은 2 개의 p 형 핀(206) 사이에 배치된다. 즉, 유전체 핀(260 및 262)은 X 축을 따라 n 형 핀(206) 및 p 형 핀(208)과 혼합된다. 도시된 실시예들에서, 유전체 핀(260)은 셀 경계에 배치되고, 유전체 핀(262)은 셀 경계 내에 배치된다. 도시된 실시예들에 더하여, 각각의 STD 셀(201A-201D)은 하나의 유전체 핀(262)을 포함하고, 인접한 STD 셀(201A-201D)과 각각의 유전체 핀(260)을 공유한다. 물론, 본 실시예들은 이러한 구성에 제한되지 않고, 다양한 설계 요건에 따라 더 많거나 적은 수의 유전체 핀을 포함할 수 있다.
도 19를 참조하면, 도 19는 라인 AA'를 따라 취해진 도 18의 STD 어레이(200)의 단면도를 도시하고, 각각의 유전체 핀(260)은 폭(D4)에 의해 정의될 수 있으며, 각각의 유전체 핀(262)은 폭(D5)에 의해 정의될 수 있다. 일부 실시예들에서, D4 및 D5는 크기가 실질적으로 동일하다(즉, 약 ± 5 % 이내의 차이를 가짐). 일부 실시예들에서, D4 및 D5는 크기가 약 > 5 % 상이하다. 하나의 이러한 예에서, D4는 D5보다 클 수 있다. 일부 실시예들에서, SRAM 셀(101)의 폭(D1, D2 및 D3)에 대한 상기 논의와 유사하게, 폭(D4 및 D5)은 유전체 핀(260 및 262)의 각 측면에서 S/D 피처(예를 들어, n 형 S/D 피처(214N) 및 p 형 S/D 피처(214P))의 성장을 수용하도록 조정된다. 예를 들어, 유전체 핀(260 및 262)은 STD 셀(201A-201D)의 전체 치수를 실질적으로 확대하지 않고 및/또는 셀 내의 다양한 GAA 디바이스의 단락 문제를 야기하지 않고 S/D 피처가 그 성장을 최대화하도록 할 수 있다. 일부 실시예들에서, D4는 D1보다 적어도 약 10 % 만큼 더 크다. 즉, STD 셀(201A-201D)의 셀 경계에 있는 유전체 핀(260)은 SRAM 셀(101)의 셀 경계에 있는 유전체 핀(160)보다 넓다. 일부 예들에서, D4 대 D1의 비율은 약 1.1 내지 약 10이다. 일부 실시예들에서, D4 및 D5 중 작은 것은 D1 내지 D3의 가장 큰 것보다 적어도 약 10 % 만큼 더 크다. 즉, 유전체 핀(260 및 262)은 일반적으로 유전체 핀(160-164)보다 넓다. 일부 예들에서, D4 및 D5는 각각 약 6 nm 내지 약 60 nm일 수 있고; 물론, 유전체 핀(260 및 262)이 STD 셀(201A-201D)의 적절한 성능을 보장하는 한 다른 적합한 치수도 적용될 수 있다.
도 20을 참조하면, 도 20은 라인 BB'를 따라 취해진 도 18의 STD 어레이(200)의 단면도를 도시하고, S/D 콘택(220A-220E)의 일부(예를 들어, 도 20에 도시된 S/D 콘택(220A 및 220E))는 2 개의 인접한 S/D 피처 사이에 배치된 하나 이상의 유전체 핀(260 및 262)의 상부 표면과 물리적으로 접촉할 수 있다. 일부 실시예들에서, 위에서 논의된 유전체 핀(160-164)과 유사하게, 유전체 핀(260 및 262)은 인접한 S/D 피처 사이의 의도하지 않은 브리징을 방지하도록 구성되어 GAA FET에서의 전기적 단락을 제거한다. 추가적으로, 유전체 핀(260 및 262)은 n 형 S/D 피처(214N) 및 p 형 S/D 피처(214P) 위에 S/D 콘택(220A-220E)의 랜딩 영역을 확대하여 GAA FET의 성능을 개선할 수 있다.
본 개시의 일부 실시예들에서, 위에서 논의된 바와 같이 채널 층을 상이한 폭으로 구성하는 것에 추가하여 또는 대안적으로, n 형 S/D 피처(예를 들어, 114N 또는 214N) 및 p 형 S/D 피처(예를 들어, 114P 또는 214P)는 SRAM 어레이(100) 또는 STD 어레이(200)에서 GAA FET의 성능을 개선하기 위해 상이한 구성으로 제조될 수 있다. 도 21을 참조하면, 도 21은 (S/D 영역을 통해) 도 5의 것과 유사한 SRAM 어레이(100)의 단면도를 도시하고, n 형 S/D 피처(114N)의 깊이(H1)는 p 형 S/D 피처(114P)의 깊이(H2)보다 클 수 있으며, 여기서 H1 및 H2는 격리 구조물(14)의 상부 표면으로부터 측정된다. 도 22를 참조하면, 도 22는 (n 형 핀(108)을 통해) 도 6의 것과 유사한 SRAM 어레이(100)의 단면도를 도시하고, H4는 디바이스 동작 동안 각각의 GAA PFET(예를 들어, PU-1, PU-2, IS-1 또는 IS-2)의 채널 영역(즉, 채널 층(107)의 스택)과 맞물려 있는 p 형 S/D 피처(114P)의 일부의 높이를 정의한다. 유사하게, 도 23을 참조하면, 도 23은 도 3의 라인 DD'를 따라 (즉, p 형 핀(106)을 통해) 취해진 SRAM 어레이(100)의 단면도를 도시하고, H3는 디바이스 동작 동안 각각의 GAA NFET(예를 들어, PD-1, PD-2, PG-1 또는 PG-2)의 채널 영역(즉, 채널 층(105)의 스택)과 맞물려 있는 n 형 S/D 피처(114N)의 일부의 높이를 정의한다. 따라서, 본 명세서에 제공된 바와 같이 GAA PFET의 전류 출력(예를 들어, Ion_PU)은 GAA NFET의 전류 출력(예를 들어, Ion_PG)보다 적을 수 있으며, 이에 따라 Ion_PG 대 Ion_PU의 비율을 증가시킬 수 있고, 이는 위에서 상세히 논의된 바와 같은 SRAM 셀(101)의 처리 속도를 개선하는 데 바람직할 수 있다.
도 24는 본 개시의 일부 실시예들에 따라 IC 구조물(10) 또는 그 일부, 예컨대, 도 2a 내지 도 23에 도시된 바와 같은 SRAM 어레이(100) 및/또는 STD 어레이(200)인 디바이스를 형성하기 위한 방법(400)의 처리 흐름을 도시한다. 방법(400)은 단지 예일 뿐이며, 청구 범위에 명시적으로 언급된 것 이상으로 본 개시를 제한하려는 것이 아니다. 추가의 동작들이 방법(400) 이전에, 방법 동안에, 그리고 방법 이후에 수행될 수 있고, 설명된 일부 동작들은 방법의 추가적인 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 방법(400)의 다양한 동작들을 완료한 후, 다수의 채널 층이 각각의 도핑 영역 위에 형성되고, 수직으로 적층되고, 게이트 스택에 의해 둘러싸여 다양한 GAA FET를 형성한다.
동작(402)에서, 방법(400)은 기판(12) 및 기판(12) 내부 또는 위에 형성된 다양한 도핑 영역(예를 들어, n 웰(110 및 210) 및 p 웰(111 및 211))을 포함하는 IC 구조물(10)과 같은 워크 피스를 제공한다. 본 실시예들에서, 기판(12)은 실리콘을 포함한다. 대안적으로 또는 추가적으로, 기판(12)은 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 실리콘 인화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 기판(12)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판, 실리콘 게르마늄 온 인슐레이터(silicon germanium-on-insulator; SGOI) 기판 또는 게르마늄 온 인슐레이터(germanium-on-insulator; GOI) 기판과 같은 반도체 온 인슐레이터 기판이다. 반도체 온 인슐레이터 기판은 산소 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩, 다른 적절한 방법 또는 이들의 조합을 사용하여 제조될 수 있다.
각각의 n 웰은 인, 비소, 다른 n 형 도펀트 또는 이들의 조합과 같은 n 형 도펀트로 도핑될 수 있다. 각각의 p 웰은 붕소, 인듐, 다른 p 형 도펀트 또는 이들의 조합과 같은 p 형 도펀트로 도핑될 수 있다. 일부 실시예들에서, 기판(12)은 p 형 도펀트 및 n 형 도펀트의 조합으로 형성된 도핑 영역을 포함한다. 다양한 도핑 영역은, 예를 들어, p 웰 구조, n 웰 구조, 이중 웰 구조, 상승 구조 또는 이들의 조합을 제공하여 기판(12) 상에 및/또는 기판(12) 내에 직접 형성될 수 있다. 다양한 도핑 영역 각각은 이온 주입 공정, 확산 공정, 다른 적합한 도핑 공정 또는 이들의 조합을 수행함으로써 형성될 수 있다.
동작(404)에서, 방법(400)은 기판(12) 위에 반도체 물질의 다층 스택(이하, "다층 스택"으로 약칭함)을 형성한다. 본 실시예들에서, 채널 층(105, 107, 207 및 209)은 방법(400)의 후속 동작에서 다층 스택으로부터 형성된다. 일부 실시예들에서, 다층 스택은 제 1 반도체 층과 제 1 반도체 층과는 상이한 제 2 반도체 층의 교번 층을 포함한다. 본 실시예들에서, 제 1 반도체 층은 Si 함유 층이고, 제 2 반도체 층은 SiGe 함유 층이다.
본 실시예들에서, 다층 스택은 일련의 에피택시 공정에서 성장된 에피택셜 반도체 물질의 교번 층(예를 들어, 에피택셜 성장된 Si 및 에피택셜 성장된 SiGe의 교번 층)을 포함한다. 에피택시 공정은 CVD 증착 기술(예를 들어, 기상 에피 택시(VPE), 초고진공 CVD(UHV-CVD), LPCVD 및/또는 PECVD), 분자 빔 에피택시, 다른 적합한 SEG 공정 또는 이들의 조합을 포함할 수 있다. 에피택시 공정은 밑에 놓인 기판의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 일부 예들에서, 다중 스택의 층은 나노 시트, 나노 와이어 또는 나노 로드의 형태로 제공될 수 있다. 후속 공정은 제 2 반도체 층(예를 들어, SiGe 함유 층)을 제거하고, 제 1 반도체 층(예를 들어, Si 함유 층)을 현수 구조물로 남겨둘 수 있다. 아래에서 상세히 논의될 이러한 공정은 다층 스택에서의 층의 구성에 따라 "와이어 이형 공정" 또는 "시트 형성 공정"으로 지칭될 수 있다. 본 실시예들에서, 나머지 Si 함유 반도체 층 스택은 SRAM 어레이(100) 또는 STD 어레이(200)에서 GAA NFET 또는 GAA PFET를 형성하도록 구성된 채널 층(105, 107, 207 및 209)과 같은 채널 층이 된다.
동작(406)에서, 방법(400)은 SRAM 셀(101)의 p 형 핀(106) 및 n 형 핀(108) 및 STD 셀(201)(예를 들어, STD 셀(201A-201D))의 p 형 핀(206) 및 n 형 핀(208)과 같은 반도체 핀(대안적으로, 핀 활성 영역으로 알려짐)을 다층 스택에 형성한다. 따라서, 본 실시예들의 반도체 핀은 다층 스택과 관련하여 위에서 논의된 바와 같이 Si 및 SiGe의 교번 층을 포함한다. 일부 실시예들에서, IC 구조물(10)은 상이한 반도체 물질의 교번 층보다는 단일 반도체 물질을 갖는 반도체 핀(본 명세서에 도시되지 않음)을 포함한다. 반도체 핀은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 적합한 공정을 사용하여 제조될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음 희생 층은 제거되고, 나머지 스페이서 또는 맨드릴은 위에서 논의된 바와 같이 에피택셜 성장된 Si 및 SiGe의 교번 층을 갖는 다층 스택을 에칭함으로써 반도체 핀을 패턴화하는 데 사용될 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE) 및/또는 다른 적합한 공정을 포함할 수 있다. 결과적인 반도체 핀은 설계 요건에 따라 다양한 도펀트로 도핑될 수 있다.
본 실시예들에서, SRAM 셀(101) 및 STD 셀(201) 내의 다양한 반도체 핀은 위에서 상세히 논의된 바와 같이 상이한 폭으로 형성된다. SRAM 셀(101)과 관련하여, 예를 들어, p 형 핀(106)은 폭(W1)으로 형성되고 n 형 핀(108)은 폭(W2)으로 형성되며, W2는 W1보다 적어도 약 10 % 만큼 더 작을 수 있다. STD 셀(201)과 관련하여, 예를 들어, p 형 핀(206)은 폭(W3)으로 형성되고 n 형 핀(208)은 폭(W4)으로 형성되며, W4는 W3보다 크거나 실질적으로 동일할 수 있다.
동작(408)에서, 방법(400)은 기판(12) 위에 형성된 다양한 컴포넌트를 절연하기 위해 격리 구조물(14)을 형성한다. 격리 구조물(14)은 STI, 전계 산화물, LOCOS(실리콘의 국부 산화), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 유전체 물질을 포함하는 다른 적합한 피처 또는 이들의 조합을 포함할 수 있다. 격리 구조물(14)은 임의의 적합한 방법에 의해 형성될 수 있다. 일부 실시예들에서, 격리 구조물(14)은 위에서 논의된 바와 같이 반도체 핀을 형성하는 동안 기판(12)의 일부를 노출시키기 위해 다층 스택 내에 트렌치를 에칭함으로써 형성된다. 그런 다음, 트렌치는 유전 물질로 충전될 수 있고, 이어서 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정 및/또는 에치백 공정이 뒤따를 수 있다. 일부 실시예들에서, 격리 구조물(14)은 반도체 핀 사이의 트렌치를 완전히 충전하지 않고 반도체 핀의 측벽 위에 유전체 물질을 증착함으로써 형성된다. 즉, 격리 구조물(14)은 핀 측벽 스페이서로서 형성된다. 격리 구조물(14)은 예를 들어 하나 이상의 열 산화물 라이너 층을 갖는 다층 구조물을 포함할 수 있다.
위에서 논의된 바와 같이, IC 구조물(10)의 일부 실시예들은 반도체 핀 사이에 배치된, SRAM 셀(101)에서의 유전체 핀(160-164) 및 STD 셀(201)에서의 유전체 핀(260 및 262)과 같은 유전체 핀을 포함할 수 있다. 유전체 핀은 각각 단일 유전체 물질 또는 다수의 유전체 물질, 예컨대 실리콘 산화물, 실리콘 산탄화물, 실리콘 산탄화물 질화물, 탄소 함량을 갖는 실리콘 산화물, 질소 함량을 갖는 실리콘 산화물, 질화물 기반 유전체, 금속 산화물 기반 유전체, 하프늄 산화물, 탄탈럼 산화물, 티타늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 이트륨 산화물, 다른 적합한 유전체 물질 또는 이들의 조합을 포함할 수 있다.
유전체 핀은 임의의 적합한 방법에 의해 형성될 수 있다. 예를 들어, 유전체 핀은 격리 구조물(14)을 형성하기 전에 형성될 수 있으며, 격리 구조물은 위에서 논의된 바와 같이 반도체 핀의 측벽 상에 스페이서 층으로서 증착된다. 스페이서 층이 격리 구조물(14)을 형성하기 위해 반도체 핀보다 더 낮도록 리세스되기 전에, 트렌치가 패턴화 및 에칭 공정(들)에 의해 스페이서 층에 형성된다. 그 후, 유전체 물질(들)이 CVD, 물리 기상 증착(physical vapor deposition; PVD), 원자 층 증착(atomic layer deposition; ALD), 유동성 CVD(flowable CVD; FCVD) 및/또는 다른 적합한 방법을 사용하여 트렌치 내에 증착되어 유전체 핀을 생성한다. 그런 다음, 스페이서 층은 (예를 들어, 하나 이상의 CMP 공정에 의해) 평탄화되어 반도체 핀 및 유전체 핀 각각의 상부 표면을 노출시킨다. 그 후, 스페이서 층은 각각의 반도체 핀 및 유전체 핀의 상부 표면보다 더 낮도록 (예를 들어, 화학적 에칭 공정에 의해) 리세스되거나 에치백되어 격리 구조물(14)을 생성한다.
동작(410)에서, 방법(400)은 반도체 핀(및 존재한다면 유전체 핀) 위에 하나 이상의 더미 게이트 스택(도시되지 않음)을 형성한다. 더미 게이트 스택은, 예를 들어, 계면 층(예를 들어, 실리콘 산화물 포함) 및 계면 층 위에 형성된 더미 게이트 전극 층(예를 들어, 폴리 실리콘 포함)을 포함할 수 있다. 다른 컴포넌트(예를 들어, S/D 피처(114N, 114P, 214N 및 214P))를 형성한 후, 각각의 더미 게이트 스택의 일부(예를 들어, 더미 게이트 전극 층)가 제거되어 게이트 트렌치를 형성하며, 게이트 트렌치 내에 적어도 하이-k 게이트 유전체 층(예를 들어, 하이-k 게이트 유전체 층(132 또는 232)) 및 금속 게이트 전극(예를 들어, 금속 게이트 전극(134 및 234))이 후속적으로 형성되어 게이트 스택(130A-130D) 및 게이트 스택(230A-230C) 각각의 제조를 완료한다. 더미 게이트 스택의 다양한 물질 층이 먼저 반도체 핀 위에 블랭킷 층으로 증착되고, 후속적으로 패턴화되고, 이어서 SRAM 셀(101) 및 STD 셀(201)의 원하는 구성으로 더미 게이트 스택을 형성하기 위해 하나 이상의 에칭 공정이 뒤따를 수 있다.
상부 스페이서(116A 및 216A)와 같은 GAA FET의 상부 스페이서는 동작(410)에서 더미 게이트 스택의 측벽 상에 형성될 수 있다. 상부 스페이서는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄화물 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄화물 질화물, 로우-k 유전체 물질, 다른 물질 또는 이들의 조합을 포함할 수 있다. 상부 스페이서는 먼저 더미 게이트 스택 위에 스페이서 층을 증착하고 후속적으로 스페이서 층에 대해 이방성 에칭 공정을 수행하여 더미 게이트 스택의 측벽 상에 상부 스페이서를 남김으로써 형성될 수 있다.
동작(412)에서, 방법(400)은 각각의 반도체 핀의 S/D 영역에 n 형 S/D 피처(114N 및 214N) 및 p 형 S/D 피처(114P 및 214P)와 같은 다양한 S/D 피처를 형성한다. n 형 S/D 피처는 GAAN NFET를 형성하도록 구성된 에피택셜 성장된 Si 또는 SiC와 같은 에피택셜 성장된 반도체 물질(들)을 포함할 수 있고, 인 또는 비소와 같은 하나 이상의 n 형 도펀트를 추가로 포함할 수 있다. p 형 S/D 피처는 GAA PFET를 형성하도록 구성된 에피택셜 성장된 SiGe와 같은 에피택셜 성장된 반도체 물질(들)을 포함할 수 있고, 붕소 또는 인듐과 같은 하나 이상의 p 형 도펀트를 추가로 포함할 수 있다. 각각의 S/D 피처는 하나 이상의 에피택셜 성장된 반도체 층을 포함할 수 있다. n 형 S/D 피처는 p 형 핀(106 및 206)과 같은 p 형 핀에서 성장될 수 있는 반면, p 형 S/D 피처는 n 형 핀(108 및 208)과 같은 n 형 핀에서 성장될 수 있다. S/D 피처를 형성하는 것은 S/D 영역에서 각각의 반도체 핀의 일부를 제거하여 S/D 리세스를 형성하고 후속적으로 적합한 에피택시 공정(다층 스택과 관련하여 위에서 상세히 논의됨)을 수행하여 S/D 피처를 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 어닐링 공정이 수행되어 S/D 피처 및/또는 HDD 영역 및/또는 LDD 영역과 같은 다른 S/D 영역에서 도펀트를 활성화시킨다.
일부 실시예들에서, S/D 리세스에 S/D 피처를 형성하기 전에, S/D 리세스에 노출된 다층 스택의 비 채널 층(예를 들어, SiGe 층)의 일부가 선택적으로 제거되어 개구를 형성하고, 후속적으로 유전체 층이 개구 내에 증착되어 내부 스페이서(116B 및 216B)와 같은 내부 스페이서를 형성한다. 내부 스페이서는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄화물 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄화물 질화물, 로우-k 유전체 물질, 다른 물질 또는 이들의 조합을 포함할 수 있다. 내부 스페이서는 다층 구조물 또는 단층 구조물을 포함할 수 있다. 내부 스페이서의 조성은 위에서 상세히 논의된 상부 스페이서의 조성과 유사하거나 상이할 수 있다.
동작(414)에서, 방법(400)은 복수의 게이트 트렌치를 형성하기 위해 더미 게이트 스택을 제거한다. 게이트 트렌치를 형성하는 것은 S/D 피처 및 더미 게이트 스택 위에 ILD 층(예를 들어, 도 5, 도 10, 도 17, 도 20 및 도 21에 도시된 ILD 층(18))을 형성하는 것을 포함할 수 있다. ILD 층은 일반적으로 ESL의 조성과는 상이한 임의의 적합한 유전체 물질을 포함할 수 있다. 예를 들어, ILD 층은 로우-k 유전체 물질, 실리콘 산화물, 도핑된 실리케이트 유리, 다른 적합한 물질 또는 이들의 조합을 포함할 수 있고, 스핀 온 유리 또는 유동성 CVD와 같은 임의의 적합한 방법에 의해 형성될 수 있다. ILD 층의 상부 표면은 하나 이상의 CMP 공정을 사용하여 평탄화될 수 있다.
동작(416)에서, 방법(400)은 건식 에칭 공정 및/또는 습식 에칭 공정과 같은 하나 이상의 에칭 공정을 수행하여 다층 스택으로부터 비 채널 층(예를 들어, SiGe 층)을 제거하고, 채널 층(예를 들어, Si 층)을 현수 구조물로 남겨둔다. 즉, 비 채널 층을 제거한 후, 채널 층의 스택 내에 다수의 개구가 삽입된다. 본 실시예들에서, 하나 이상의 에칭 공정은 채널 층을 제거하거나 실질적으로 제거하지 않고 비 채널 층을 선택적으로 제거한다. 하나의 이러한 예에서, 하나 이상의 에칭 공정은 불소 함유 에칭 가스를 적용하는 것을 포함한다.
채널 영역이 단층 핀 구조물을 포함하는 FinFET와 달리, 채널 영역에서 GAA NFET 및 GAA PFET를 상이한 폭으로 형성하면 많은 문제가 발생한다. 예를 들어, 채널 층(105, 107, 207 및 209)과 같은 채널 층의 현수 스택을 상이한 폭으로 형성하는 것은 시트 이형 공정 동안 다층 스택의 불균일한 에칭으로 이어질 수 있다. 일부 예에서, 더 좁은 스택(예를 들어, n 형 핀(108) 또는 p 형 핀(206))에서의 비 채널 층은 더 넓은 스택(예를 들어, p 형 핀(106) 또는 n 형 핀(208))에서의 비 채널 층보다 더 쉽게 제거될 수 있다. 결과적으로, 더 넓은 스택의 비 채널 층을 제거하기 위해, 더 좁은 스택의 채널 층이 의도하지 않게 에칭될 수 있다. 따라서, 위에서 상세히 논의된 바와 같이 W1 대 W2의 비율 및 W4 대 W3의 비율은 IC 구조물(10)의 적절한 성능을 유지하기 위해 더 좁은 스택의 채널 층에 대한 의도하지 않은 손상이 허용 가능한 수준으로 유지되도록 조정될 수 있다. 예를 들어, 약 4보다 큰 W1 대 W2의 비율이 본 개시의 일부 실시예들에 적용될 수 있지만, 비율을 약 1.1 내지 약 4로 조정하는 것은 채널 층(107)의 의도하지 않은 에칭의 정도가 일반적인 IC 설계 요건 내에서 제어되는 것을 보장한다. 유사하게, W4 대 W3의 비율은 채널 층(207)의 의도하지 않은 에칭의 정도가 허용 가능한 수준으로 유지되도록 보장하기 위해 약 1.1 내지 약 2로 조정될 수 있다. 대안적으로 또는 추가적으로, 채널 층에 대한 의도하지 않은 손상은 시트 이형 공정의 에칭 조건(예를 들어, 에칭 공정의 지속 기간, 에칭액의 선택, 에칭액의 압력 등)을 조정함으로써 완화될 수 있다.
동작(418)에서, 방법(400)은 채널 층 사이에 형성된 개구뿐만 아니라 게이트 트렌치에 게이트 스택(예를 들어, 게이트 스택(130A-130D), 게이트 스택(230A-230C) 및 격리 게이트 구조물(240B))을 형성한다. 본 실시예들에서, 각각의 게이트 스택은 적어도 하이-k 게이트 유전체 층(예를 들어, 하이-k 게이트 유전체 층(132 및 232)) 및 금속 게이트 전극(예를 들어, 금속 게이트 전극(134 및 234))을 포함한다. 본 실시예들에서, 하이-k 게이트 유전체 층(132)의 일부는 게이트 스택이 각각의 GAA FET의 복수의 채널 층과 맞물리도록 각각의 채널 층을 둘러싼다. 하이-k 게이트 유전체 층은 실리콘 산화물, 실리콘 산질화물, 알루미늄 실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 란탄 산화물, 티타늄 산화물, 이트륨 산화물, 스트론튬 티탄산염, 다른 적합한 유전체 물질과 같은 하이-k 유전체 물질 또는 이들의 조합을 포함할 수 있다. 도시되지는 않았지만, 각각의 금속 게이트 전극은 적어도 하나의 일 함수 금속 층 위에 배치된 벌크 전도성 층을 더 포함할 수 있다. 벌크 전도성 층은 Cu, W, Ru, Co, Al, 다른 적합한 금속 또는 이들의 조합을 포함할 수 있다. 일부 예들에서, 각각의 게이트 스택은 동일한 전도도 유형 또는 상이한 전도도 유형의 하나 이상의 일 함수 금속 층을 포함할 수 있다. 일 함수 금속 층의 예는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 일 함수 물질 또는 이들의 조합을 포함할 수 있다. 다양한 일 함수 금속 층이 먼저 증착되고, 그런 다음 상이한 GAA FET에서의 임계 전압의 상이한 요건을 충족하도록 패턴화될 수 있다. 계면 층, 장벽 층, 캡핑 층, 다른 적합한 물질 층 또는 이들의 조합과 같은 추가 물질 층이 각각의 게이트 스택에 포함될 수도 있다. 게이트 스택의 다양한 층은 화학적 산화, 열 산화, ALD, CVD, PVD, 도금, 다른 적합한 방법 또는 이들의 조합과 같은 임의의 적합한 방법에 의해 증착될 수 있다.
일부 실시예들에서, STD 셀(201)의 일부 경계에 배치된 유전체 게이트 구조물(240A)(도 8 및 도 18 참조)은 임의의 기능적 디바이스를 제공하도록 구성되지 않은 유전체 게이트 구조물을 포함한다. 유전체 게이트 구조물(240A)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 로우-k 유전체 물질, 다른 적합한 유전체 물질 또는 이들의 조합과 같은 하나 이상의 유전체 물질을 갖는 단층 구조물 또는 다층 구조물을 포함할 수 있다. 유전체 게이트 구조물은, 동작(418)에서 게이트 스택(예를 들어, 게이트 스택(130A-130D) 및 게이트 스택(230A-230C))을 형성하기 전 또는 후에, 동작(414)에서 게이트 트렌치를 형성하기 위해 더미 게이트 스택의 일부를 제거하고 후속적으로 게이트 트렌치에 위에서 논의된 하나 이상의 유전체 물질을 증착함으로써 형성된다.
일부 실시예들에서, 유전체 핀(예를 들어, 유전체 핀(160-164, 260 및 262))은 다양한 전도성 (또는 기능적) 게이트 스택의 제조에 도움이 될 수 있다. 예를 들어, 위에서 논의된 바와 같이 일 함수 금속 층을 패턴화하는 것은 채널 층의 스택 사이에 배치된 일 함수 금속 층의 일부를 등방성 에칭하는 것을 포함할 수 있기 때문에, 채널 층의 인접한 스택 사이에 배치된 일 함수 금속 층은 의도하지 않게 에칭될 수 있다. 따라서, 다양한 반도체 핀(즉, 채널 층의 스택) 사이의 유전체 라인의 존재는 이러한 패턴화 공정 동안 하나 이상의 일 함수 금속 층이 의도하지 않게 에칭되는 것을 방지하기 위한 "차단 층"으로 기능할 수 있다.
동작(420)에서, 방법(400)은 S/D 콘택(예를 들어, S/D 콘택(120A-120D 및 220A-220E))을 형성하여 다양한 S/D 피처를 후속적으로 형성되는 MLI 구조물과 상호 접속한다. 본 실시예들에서, S/D 콘택은 ILD 층(20)과 같은 ILD 층에 배치된다. S/D 콘택은 Cu, W, Ru, Co, Al, 다른 적합한 금속 또는 이들의 조합과 같은 임의의 적합한 전도성 물질을 포함할 수 있다. 각각의 S/D 콘택은 Ti, Ta, TiN 및/또는 TaN과 같은 임의의 적합한 물질을 포함하는 장벽 층을 더 포함할 수 있다. S/D 콘택을 형성하는 것은 ILD 층에 콘택 개구와 같은 개구(트렌치)를 형성하기 위해 리소그래피 공정 및/또는 에칭 공정을 구현하는 것을 포함할 수 있다. 그 후, 개구(들)는 PVD, CVD, ALD, 도금, 다른 적합한 증착 공정 또는 이들의 조합에 의해 하나 이상의 전도성 물질로 충전된다. 그 후, 임의의 초과 전도성 물질(들)은 CMP 공정에 의해 제거될 수 있으며, 이에 의해 ILD 층의 상부 표면 및 S/D 콘택의 상부 표면을 평탄화할 수 있다.
일부 실시예들에서, 실리사이드 층(예를 들어, 실리사이드 층(123 및 223))이 S/D 콘택을 형성하기 전에 콘택 개구의 S/D 피처 위에 형성된다. 실리사이드 층은 먼저 S/D 피처 위에 금속 층을 증착하고, 금속 층이 S/D 피처의 물질과 반응할 수 있도록 어닐링 공정을 수행하며, 후속적으로 금속 층의 미 반응 부분을 제거하여 실리사이드 층을 남김으로써 형성될 수 있다. 실리사이드 층은 니켈 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 다른 적합한 실리사이드 또는 이들의 조합을 포함할 수 있다.
동작(422)에서, 방법(400)은 예를 들어 IC 구조물(10) 위에 MLI 구조물을 형성하는 것을 포함하는 추가 처리 단계를 수행한다. 본 명세서에 제공된 바와 같이, MLI 구조물은 IC 구조물(10)의 적절한 성능을 보장하기 위해 다양한 디바이스(예를 들어, GAA FET, 다른 트랜지스터, 저항기, 커패시터 및/또는 인덕터 등) 및/또는 SRAM 셀(101) 및 STD 셀(201)의 컴포넌트(예를 들어, 게이트 스택, S/D 피처 등)를 추가 디바이스 및 컴포넌트와 상호 접속하도록 구성된 복수의 전도성 피처를 포함할 수 있다. MLI 구조물은 다양한 상호 접속 구조물을 형성하도록 구성된 다양한 전기 전도성 층 및 유전체 층(예를 들어, ILD 층(20) 및 ESL(133))을 포함할 수 있다. 전도성 층은 수직 상호 접속 구조물(예를 들어, 비아(126A-126C, 226A 및 226B)) 및/또는 수평 상호 접속 구조물(예를 들어, 전도성 라인)과 같은 상호 접속 피처를 형성하도록 구성된다. 유전체 층에 배치된 각각의 수평 상호 접속 피처는 "금속 층"으로 지칭될 수 있고, 2 개의 상이한 금속 층은 하나 이상의 수직 상호 접속 구조물에 의해 전기적으로 결합될 수 있다. 일부 실시예들에서, ESL은 다양한 상호 접속 구조물의 제조를 수용하기 위해 금속 층 사이에 형성된다. 각각의 상호 접속 구조물은 Cu, W, Ru, Co, Al, 다른 적합한 금속 또는 이들의 조합을 포함할 수 있고, Ti, Ta, TiN 및/또는 TaN을 포함하는 장벽 층을 더 포함할 수 있다. 각각의 유전체 층은 로우-k 유전체 물질, 실리콘 산화물, 다른 적합한 유전체 물질 또는 이들의 조합을 포함할 수 있고, 스핀 온 유리, FCVD, 다른 적합한 방법 또는 이들의 조합에 의해 형성될 수 있다. 다양한 상호 접속 구조물을 형성하는 방법은 위에서 논의된 바와 같이 S/D 콘택을 형성하는 방법과 유사할 수 있다.
제한하려는 의도는 아니지만, 본 개시의 하나 이상의 실시예들은 반도체 디바이스 및 그 형성에 많은 이익을 제공한다. 예를 들어, 본 실시예들은 동일한 IC 구조물에 SRAM 셀과 같은 메모리 셀 어레이 및 표준 로직 셀(또는 STD 셀) 어레이를 제공하며, 여기서 메모리 셀 및 STD 셀은 각각 적어도 하나의 GAA NFET 및 적어도 하나의 GAA PFET를 포함하며, 각각의 GAA FET는 채널 층의 스택과 맞물리도록 구성된 게이트 구조물(예를 들어, 하이-k 금속 게이트 구조물)을 포함한다. SRAM 셀의 일부 실시예들에서, GAA NFET의 채널 층 스택의 폭(W1)은 GAA PFET의 채널 층 스택의 폭(W2)보다 크다. STD 셀의 일부 실시예들에서, GAA NFET의 채널 층 스택의 폭(W3)은 GAA PFET의 채널 층 스택의 폭(W4)보다 작다. STD 셀의 일부 실시예들에서, W3은 W4와 실질적으로 동일하다. 일부 실시예들에서, W1 대 W2의 비율 및 W4 대 W3의 비율은 각각의 GAA FET의 채널 영역을 형성할 때 더 좁은 폭을 갖는 채널 층이 에칭되지 않거나 실질적으로 에칭되지 않도록 조정된다. 본 개시의 실시예들은 SRAM 셀 및 STD 셀의 성능이 각각의 애플리케이션에 대해 독립적으로 최적화될 수 있도록 보장하여 IC 구조물의 전체 성능을 향상시킨다.
일 양태에서, 본 실시예는 집적 회로(IC) 구조물을 제공하고, 상기 IC 구조물은 제 1 방향을 따라 길이 방향으로 배치되고 제 1 방향에 수직인 제 2 방향으로 서로 이격된 제 1 p 형 활성 영역, 제 1 n 형 활성 영역, 제 2 n 형 활성 영역 및 제 2 p 형 활성 영역을 갖는 메모리 셀을 포함한다. 일부 실시예들에서, 제 1 p 형 활성 영역 및 제 2 p 형 활성 영역 각각은 제 2 방향을 따라 측정된 폭(W1)을 갖는 제 1 그룹의 수직 적층 채널 층을 포함하고, 제 1 n 형 활성 영역 및 제 2 n 형 활성 영역 각각은 제 2 방향을 따라 측정된 폭(W2)을 갖는 제 2 그룹의 수직 적층 채널 층을 포함하며, 여기서 폭(W2)은 폭(W1)보다 작다. 일부 실시예들에서, 제 1 p 형 활성 영역, 제 1 n 형 활성 영역, 제 2 n 형 활성 영역 및 제 2 p 형 활성 영역 각각은 메모리 셀의 경계에 걸쳐 제 1 방향을 따라 연장된다.
다른 양태에서, 본 실시예는 IC 구조물을 제공하고, 상기 IC 구조물은 제 1 방향을 따라 길이 방향으로 배향되고 제 1 방향에 수직인 제 2 방향으로 서로 이격된 n 형 활성 영역 및 p 형 활성 영역을 갖는 표준 로직 셀을 포함한다. 일부 실시예들에서, n 형 활성 영역은 제 2 방향을 따라 측정된 폭(W1)을 갖는 제 1 그룹의 수직 적층 채널 층을 포함하고, p 형 활성 영역은 제 2 방향을 따라 측정된 폭(W2)을 갖는 제 2 그룹의 수직 적층 채널 층을 포함하며, 여기서 폭(W1)은 폭(W2)보다 크거나 같다. 상기 IC 구조물은 제 2 방향을 따라 길이 방향으로 배향되고 p 형 디바이스를 형성하도록 제 1 복수의 수직 적층 채널 층과 맞물려 있고 n 형 디바이스를 형성하도록 제 2 복수의 수직 적층 채널 층과 맞물려 있도록 구성된 금속 게이트 구조물을 더 포함한다.
또 다른 양태에서, 본 실시예는 IC 구조물을 제공하고, 상기 IC 구조물은 제 1 방향을 따라 길이 방향으로 배치되고 제 1 방향에 수직인 제 2 방향으로 서로 이격된 제 1 p 형 핀, 제 1 n 형 핀, 제 2 n 형 핀 및 제 2 p 형 핀을 갖는 메모리 셀을 포함한다. 일부 실시예들에서, 제 1 p 형 핀 및 제 2 p 형 핀 각각은 제 2 방향을 따라 측정된 폭(W1)을 갖는 제 1 그룹의 수직 적층 채널 층을 포함하고, 제 1 n 형 핀 및 제 2 n 형 핀 각각은 제 2 방향을 따라 측정된 폭(W2)을 갖는 제 2 그룹의 수직 적층 채널 층을 포함하며, 여기서 폭(W2)은 폭(W1)보다 작다. 추가 실시예들에서, 제 1 p 형 핀, 제 1 n 형 핀, 제 2 n 형 핀 및 제 2 p 형 핀 각각은 메모리 셀의 경계에 걸쳐 연속적이다. 상기 IC 구조물는 제 1 방향을 따라 길이 방향으로 배향되고 제 2 방향을 따라 서로 이격된 제 3 n 형 핀 및 제 3 p 형 핀을 갖는 표준 로직 셀을 더 포함한다. 일부 실시예에서, 제 3 n 형 핀은 제 2 방향을 따라 측정된 폭(W3)을 갖는 제 3 그룹의 수직 적층 채널 층을 포함하고, 제 3 p 형 핀은 제 2 방향을 따라 측정된 폭(W4)을 갖는 제 4 그룹의 수직 적층 채널 층을 포함하며, 여기서 폭(W3)은 폭(W4)보다 크거나 같다. 또한, 상기 IC 구조물은 p 형 디바이스를 형성하기 위해 제 1 n 형 핀, 제 2 n 형 핀 및 제 3 n 형 핀 위에 배치되고 n 형 디바이스를 형성하기 위해 제 1 p 형 핀, 제 2 p 형 핀 및 제 3 p 형 핀 위에 배치된 금속 게이트 구조물을 포함한다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예
1. 집적 회로(integrated circuit; IC) 구조물에 있어서,
제 1 방향을 따라 길이 방향으로 배치되고 상기 제 1 방향에 실질적으로 수직인 제 2 방향으로 서로 이격된 제 1 p 형 활성 영역, 제 1 n 형 활성 영역, 제 2 n 형 활성 영역 및 제 2 p 형 활성 영역을 순서대로 포함하는 메모리 셀을 포함하고,
상기 제 1 p 형 활성 영역 및 상기 제 2 p 형 활성 영역 각각은 상기 제 2 방향을 따라 측정된 폭(W1)을 갖는 제 1 복수의 수직 적층 채널 층을 포함하고,
상기 제 1 n 형 활성 영역 및 상기 제 2 n 형 활성 영역 각각은 상기 제 2 방향을 따라 측정된 폭(W2)을 갖는 제 2 복수의 수직 적층 채널 층을 포함하며, 여기서 상기 폭(W2)은 상기 폭(W1)보다 작고,
상기 제 1 p 형 활성 영역, 상기 제 1 n 형 활성 영역, 상기 제 2 n 형 활성 영역 및 상기 제 2 p 형 활성 영역 각각은 상기 메모리 셀의 경계에 걸쳐 상기 제 1 방향을 따라 연장되는 것인, IC 구조물.
2. 제 1 항에 있어서, 상기 폭(W1) 대 상기 폭(W2)의 비율은 약 1.1 내지 약 4인 것인, IC 구조물.
3. 제 1 항에 있어서, 상기 메모리 셀은:
상기 제 2 방향을 따라 길이 방향으로 배향된 제 1 게이트 스택, 제 2 게이트 스택, 제 3 게이트 스택 및 제 4 게이트 스택을 더 포함하고,
상기 제 1 게이트 스택 및 제 2 게이트 스택은 상기 제 1 방향을 따라 상기 제 3 게이트 스택 및 상기 제 4 게이트 스택으로부터 이격되고,
상기 제 1 게이트 스택은 상기 제 1 p 형 활성 영역 위에 배치되어 제 1 n 형 디바이스를 제공하고,
상기 제 2 게이트 스택은 상기 제 1 n 형 활성 영역, 상기 제 2 n 형 활성 영역 및 상기 제 2 p 형 활성 영역 위에 배치되어 각각 제 1 p 형 디바이스, 제 2 p 형 디바이스 및 제 2 n 형 디바이스를 제공하고,
상기 제 3 게이트 스택은 각각 상기 제 1 p 형 활성 영역, 상기 제 1 n 형 활성 영역 및 상기 제 2 n 형 활성 영역 위에 배치되어 제 3 n 형 디바이스, 제 3 p 형 디바이스 및 제 4 p 형 디바이스를 제공하며,
상기 제 4 게이트 스택은 상기 제 2 p 형 활성 영역 위에 배치되어 제 4 n 형 디바이스를 제공하는 것인, IC 구조물.
4. 제 3 항에 있어서, 상기 제 1 n 형 디바이스 및 제 4 n 형 디바이스 각각은 패스 게이트(PG) 디바이스이고, 상기 제 1 p 형 디바이스 및 제 4 p 형 디바이스 각각은 격리(IS) 디바이스이고, 상기 제 2 p 형 디바이스 및 제 3 p 형 디바이스 각각은 풀업(PU) 디바이스이며, 상기 제 2 n 형 디바이스 및 제 3 n 형 디바이스 각각은 풀다운(PD) 디바이스인 것인, IC 구조물.
5. 제 4 항에 있어서, 각각의 IS 디바이스는 드레인 단자, 소스 단자 및 상기 소스 단자 또는 상기 드레인 단자에 전기적으로 결합된 게이트 단자를 포함하는 것인, IC 구조물.
6. 제 1 항에 있어서, 상기 메모리 셀은 제 1 메모리 셀이고, 상기 IC 구조물은 상기 제 1 방향을 따라 상기 제 1 메모리 셀에 인접하게 배치된 제 2 메모리 셀을 더 포함하여 상기 제 1 p 형 활성 영역 및 상기 제 2 p 형 활성 영역과 상기 제 1 n 형 활성 영역 및 상기 제 2 n 형 활성 영역은 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀 모두에 걸쳐 상기 제 1 방향을 따라 연장되는 것인, IC 구조물.
7. 제 1 항에 있어서, 상기 메모리 셀은 상기 제 1 방향을 따라 길이 방향으로 배치되고 상기 제 2 방향을 따라 서로 이격된 제 1 유전체 구조물, 제 2 유전체 구조물, 제 3 유전체 구조물, 제 4 유전체 구조물 및 제 5 유전체 구조물을 순서대로 더 포함하고,
상기 제 1 유전체 구조물 및 상기 제 5 유전체 구조물은 각각 상기 메모리 셀의 경계 상에 배치되고,
상기 제 2 유전체 구조물은 상기 제 1 p 형 활성 영역과 상기 제 1 n 형 활성 영역 사이에 배치되고,
상기 제 3 유전체 구조물은 상기 제 1 n 형 활성 영역과 상기 제 2 n 형 활성 영역 사이에 배치되며,
상기 제 4 유전체 구조물은 상기 제 2 n 형 활성 영역과 상기 제 2 p 형 활성 영역 사이에 배치되는 것인, IC 구조물.
8. 제 7 항에 있어서, 상기 제 1 유전체 구조물 및 상기 제 5 유전체 구조물은 각각 상기 제 2 방향을 따른 폭(D1)에 의해 정의되고, 상기 제 2 유전체 구조물 및 상기 제 4 유전체 구조물은 각각 상기 제 2 방향을 따른 폭(D2)에 의해 정의되며, 상기 제 3 유전체 구조물은 상기 제 2 방향을 따른 폭(D3)에 의해 정의되고, 상기 폭(D1, D2 및 D3)은 상이한 것인, IC 구조물.
9. 제 8 항에 있어서, 상기 폭(D1)은 상기 폭(D2)보다 크고, 상기 폭(D2)은 상기 폭(D3)보다 큰 것인, IC 구조물.
10. IC 구조물에 있어서,
제 1 방향을 따라 길이 방향으로 배향되고 상기 제 1 방향에 실질적으로 수직인 제 2 방향으로 서로 이격된 n 형 활성 영역 및 p 형 활성 영역을 포함하는 표준 로직 셀로서,
상기 n 형 활성 영역은 상기 제 2 방향을 따라 측정된 폭(W1)을 갖는 제 1 복수의 수직 적층 채널 층을 포함하고,
상기 p 형 활성 영역은 상기 제 2 방향을 따라 측정된 폭(W2)을 갖는 제 2 복수의 수직 적층 채널 층을 포함하며, 여기서 상기 폭(W1)은 상기 폭(W2)보다 크거나 같은 것인, 상기 표준 로직 셀; 및
상기 제 2 방향을 따라 길이 방향으로 배향된 금속 게이트 구조물로서, 상기 금속 게이트 구조물은 p 형 디바이스를 형성하도록 상기 제 1 복수의 수직 적층 채널 층과 맞물려 있고 n 형 디바이스를 형성하도록 상기 제 2 복수의 수직 적층 채널 층과 맞물려 있는 것인, 상기 금속 게이트 구조물
을 포함하는 IC 구조물.
11. 제 10 항에 있어서, 상기 폭(W1) 대 상기 폭(W2)의 비율은 약 1.1 내지 약 2인 것인, IC 구조물.
12. 제 10 항에 있어서, 상기 표준 로직 셀은 제 1 표준 로직 셀이고, 상기 n 형 활성 영역은 제 1 n 형 활성 영역이고, 상기 p 형 활성 영역은 제 1 p 형 활성 영역이며, 상기 IC 구조물은 상기 제 1 방향을 따라 상기 제 1 표준 로직 셀에 인접하게 배치된 제 2 표준 로직 셀을 더 포함하고,
상기 제 2 표준 로직 셀은 상기 제 1 방향을 따라 배향된 제 2 n 형 활성 영역 및 제 2 p 형 활성 영역을 포함하고,
상기 제 1 표준 로직 셀과 상기 제 2 표준 로직 셀 사이의 경계는 상기 제 2 방향을 따라 길이 방향으로 배향된 유전체 게이트 구조물에 의해 정의되어, 상기 유전체 게이트 구조물은 상기 제 1 n 형 활성 영역 및 상기 제 1 p 형 활성 영역을 상기 제 2 n 형 활성 영역 및 상기 제 2 p 형 활성 영역으로부터 각각 물리적으로 분리하는 것인, IC 구조물.
13. 제 12 항에 있어서, 상기 제 1 n 형 활성 영역 및 상기 제 2 n 형 활성 영역은 상기 제 1 방향을 따라 측정된 상이한 길이를 가지며, 상기 제 1 p 형 활성 영역 및 상기 제 2 p 형 활성 영역은 상기 제 1 방향을 따라 측정된 상이한 길이를 갖는 것인, IC 구조물.
14. 제 10 항에 있어서, 상기 표준 로직 셀은 제 1 표준 로직 셀이고, 상기 IC 구조물은 상기 제 1 방향을 따라 상기 제 1 표준 로직 셀에 인접하게 배치된 제 2 표준 로직 셀을 더 포함하고, 상기 n 형 활성 영역 및 상기 p 형 활성 영역은 상기 제 1 표준 로직 셀과 상기 제 2 표준 로직 셀 사이의 경계에 걸쳐 상기 제 1 방향을 따라 연장되는 것인, IC 구조물.
15. 제 14 항에 있어서, 상기 금속 게이트 구조물은 제 1 금속 게이트 구조물이고, 상기 p 형 디바이스는 제 1 p 형 디바이스이고, 상기 n 형 디바이스는 제 1 n 형 디바이스이고, 상기 경계는 제 2 금속 게이트 구조물에 의해 정의되고, 상기 제 2 금속 게이트 구조물은 n 형 활성 영역을 갖는 제 2 p 형 격리 디바이스 및 p 형 활성 영역을 갖는 제 2 n 형 격리 디바이스를 형성하는 것인, IC 구조물.
16. 제 10 항에 있어서, 상기 표준 로직 셀은:
상기 제 1 방향을 따라 길이 방향으로 배향된, 상기 표준 로직 셀의 제 1 경계에 배치된 제 1 유전체 구조물 및 상기 표준 로직 셀의 제 2 경계에 배치된 제 2 유전체 구조물 - 상기 제 1 유전체 구조물 및 제 2 유전체 구조물의 각각은 상기 제 2 방향을 따라 측정된 폭(D4)을 가짐 - , 및
상기 제 1 방향을 따라 길이 방향으로 배향된, 상기 n 형 활성 영역과 상기 p 형 활성 영역 사이에 배치된 제 3 유전체 구조물 - 상기 제 3 유전체 구조물은 상기 제 2 방향을 따라 측정된 폭(D5)을 가지며, 상기 폭(D5)은 상기 폭(D4)보다 작거나 같음 -
을 더 포함하는 것인, IC 구조물.
17. 제 10 항에 있어서, 상기 n 형 활성 영역은 제 1 n 형 활성 영역이고, 상기 p 형 활성 영역은 제 1 p 형 활성 영역이고, 상기 IC 구조물은 메모리 셀을 더 포함하며, 상기 메모리 셀은:
상기 제 1 방향을 따라 길이 방향으로 배치되고 상기 제 2 방향을 따라 서로 이격된 제 2 p 형 활성 영역, 제 2 n 형 활성 영역, 제 3 n 형 활성 영역 및 제 3 p 형 활성 영역을 순서대로 포함하고,
상기 제 2 p 형 활성 영역 및 상기 제 3 p 형 활성 영역 각각은 상기 제 2 방향을 따라 측정된 폭(W3)을 갖는 제 3 복수의 수직 적층 채널 층을 포함하고,
상기 제 2 n 형 활성 영역 및 상기 제 3 n 형 활성 영역 각각은 상기 제 2 방향을 따라 측정된 폭(W4)을 갖는 제 4 복수의 수직 적층 채널 층을 포함하고, 상기 폭(W4)은 상기 폭(W3)보다 작으며,
상기 제 2 p 형 활성 영역, 상기 제 2 n 형 활성 영역, 상기 제 3 n 형 활성 영역 및 상기 제 3 p 형 활성 영역 각각은 상기 메모리 셀의 경계에 걸쳐 상기 제 1 방향을 따라 연장되는 것인, IC 구조물.
18. IC 구조물에 있어서,
제 1 방향을 따라 길이 방향으로 배치되고 상기 제 1 방향에 실질적으로 수직인 제 2 방향으로 서로 이격된 제 1 p 형 핀, 제 1 n 형 핀, 제 2 n 형 핀 및 제 2 p 형 핀을 순서대로 포함하는 메모리 셀로서,
상기 제 1 p 형 핀 및 상기 제 2 p 형 핀 각각은 상기 제 2 방향을 따라 측정된 폭(W1)을 갖는 제 1 복수의 수직 적층 채널 층을 포함하고,
상기 제 1 n 형 핀 및 상기 제 2 n 형 핀 각각은 상기 제 2 방향을 따라 측정된 폭(W2)을 갖는 제 2 복수의 수직 적층 채널 층을 포함하며, 여기서 상기 폭(W2)은 상기 폭(W1)보다 작고,
상기 제 1 p 형 핀, 상기 제 1 n 형 핀, 상기 제 2 n 형 핀 및 상기 제 2 p 형 핀 각각은 상기 메모리 셀의 경계에 걸쳐 연속적인 것인, 상기 메모리 셀;
상기 제 1 방향을 따라 길이 방향으로 배향되고 상기 제 2 방향을 따라 서로 이격된 제 3 n 형 핀 및 제 3 p 형 핀을 포함하는 표준 로직 셀로서,
상기 제 3 n 형 핀은 상기 제 2 방향을 따라 측정된 폭(W3)을 갖는 제 3 복수의 수직 적층 채널 층을 포함하고,
상기 제 3 p 형 핀은 상기 제 2 방향을 따라 측정된 폭(W4)을 갖는 제 4 복수의 수직 적층 채널 층을 포함하며, 여기서 상기 폭(W3)은 상기 폭(W4)보다 크거나 같은 것인, 상기 표준 로직 셀; 및
p 형 디바이스를 형성하기 위해 상기 제 1 n 형 핀, 상기 제 2 n 형 핀 및 상기 제 3 n 형 핀 위에 배치되고 n 형 디바이스를 형성하기 위해 상기 제 1 p 형 핀, 상기 제 2 p 형 핀 및 상기 제 3 p 형 핀 위에 배치된 복수의 금속 게이트 구조물
을 포함하는 IC 구조물.
19. 제 18 항에 있어서, 상기 표준 로직 셀은 상기 표준 로직 셀의 경계에 배치된 격리 게이트 구조물을 더 포함하고, 상기 격리 게이트 구조물은 상기 제 3 n 형 핀을 갖는 p 형 격리 디바이스 및 제 3 p 형 핀을 갖는 n 형 격리 디바이스를 형성하도록 구성되는 것인, IC 구조물.
20. 제 18 항에 있어서, 상기 제 3 n 형 핀 및 상기 제 3 p 형 핀 각각은 유전체 게이트 구조물에 의해 상기 표준 로직 셀의 경계에서 절단되는 것인, IC 구조물.

Claims (10)

  1. 집적 회로(integrated circuit; IC) 구조물에 있어서,
    메모리 셀을 포함하고,
    상기 메모리 셀은,
    복수의 활성 영역 - 상기 복수의 활성 영역은 제 1 p 형 활성 영역, 제 1 n 형 활성 영역, 제 2 n 형 활성 영역 및 제 2 p 형 활성 영역을 포함하고, 제 1 p 형 활성 영역, 제 1 n 형 활성 영역, 제 2 n 형 활성 영역 및 제 2 p 형 활성 영역은 제 1 방향을 따라 길이 방향으로 배치되고 상기 제 1 방향에 수직인 제 2 방향을 따라 순서대로 서로 이격됨 -; 및
    상기 제 1 방향을 따라 길이 방향으로 배치되고 상기 제 2 방향을 따라 서로 이격된 유전체 구조물을 포함하며, 상기 유전체 구조물은 상기 제 2 방향을 따라 상기 복수의 활성 영역과 혼합(intermix)되고,
    상기 제 1 p 형 활성 영역 및 상기 제 2 p 형 활성 영역 각각은 상기 제 2 방향을 따라 측정된 폭(W1)을 갖는 제 1 복수의 수직 적층 채널 층을 포함하고,
    상기 제 1 n 형 활성 영역 및 상기 제 2 n 형 활성 영역 각각은 상기 제 2 방향을 따라 측정된 폭(W2)을 갖는 제 2 복수의 수직 적층 채널 층을 포함하며, 여기서 상기 폭(W2)은 상기 폭(W1)보다 작고,
    상기 제 1 p 형 활성 영역, 상기 제 1 n 형 활성 영역, 상기 제 2 n 형 활성 영역 및 상기 제 2 p 형 활성 영역 각각은 상기 메모리 셀의 경계에 걸쳐 상기 제 1 방향을 따라 연장되는 것인, IC 구조물.
  2. 제 1 항에 있어서, 상기 폭(W1) 대 상기 폭(W2)의 비율은 1.1 내지 4인 것인, IC 구조물.
  3. 집적 회로(IC) 구조물에 있어서,
    메모리 셀을 포함하고,
    상기 메모리 셀은,
    제 1 p 형 활성 영역, 제 1 n 형 활성 영역, 제 2 n 형 활성 영역 및 제 2 p 형 활성 영역 - 제 1 p 형 활성 영역, 제 1 n 형 활성 영역, 제 2 n 형 활성 영역 및 제 2 p 형 활성 영역은 제 1 방향을 따라 길이 방향으로 배치되고 상기 제 1 방향에 수직인 제 2 방향을 따라 순서대로 서로 이격됨 -; 및
    상기 제 2 방향을 따라 길이 방향으로 배향된 제 1 게이트 스택, 제 2 게이트 스택, 제 3 게이트 스택 및 제 4 게이트 스택을 포함하고,
    상기 제 1 게이트 스택 및 제 2 게이트 스택은 상기 제 1 방향을 따라 상기 제 3 게이트 스택 및 상기 제 4 게이트 스택으로부터 이격되고,
    상기 제 1 게이트 스택은 상기 제 1 p 형 활성 영역 위에 배치되어 제 1 n 형 디바이스를 제공하고,
    상기 제 2 게이트 스택은 상기 제 1 n 형 활성 영역, 상기 제 2 n 형 활성 영역 및 상기 제 2 p 형 활성 영역 위에 배치되어 각각 제 1 p 형 디바이스, 제 2 p 형 디바이스 및 제 2 n 형 디바이스를 제공하고,
    상기 제 3 게이트 스택은 각각 상기 제 1 p 형 활성 영역, 상기 제 1 n 형 활성 영역 및 상기 제 2 n 형 활성 영역 위에 배치되어 제 3 n 형 디바이스, 제 3 p 형 디바이스 및 제 4 p 형 디바이스를 제공하며,
    상기 제 4 게이트 스택은 상기 제 2 p 형 활성 영역 위에 배치되어 제 4 n 형 디바이스를 제공하고,
    상기 제 1 p 형 활성 영역 및 상기 제 2 p 형 활성 영역 각각은 상기 제 2 방향을 따라 측정된 폭(W1)을 갖는 제 1 복수의 수직 적층 채널 층을 포함하고,
    상기 제 1 n 형 활성 영역 및 상기 제 2 n 형 활성 영역 각각은 상기 제 2 방향을 따라 측정된 폭(W2)을 갖는 제 2 복수의 수직 적층 채널 층을 포함하며, 여기서 상기 폭(W2)은 상기 폭(W1)보다 작고,
    상기 제 1 p 형 활성 영역, 상기 제 1 n 형 활성 영역, 상기 제 2 n 형 활성 영역 및 상기 제 2 p 형 활성 영역 각각은 상기 메모리 셀의 경계에 걸쳐 상기 제 1 방향을 따라 연장되는 것인, IC 구조물.
  4. 제 3 항에 있어서, 상기 제 1 n 형 디바이스 및 제 4 n 형 디바이스 각각은 패스 게이트(PG) 디바이스이고, 상기 제 1 p 형 디바이스 및 제 4 p 형 디바이스 각각은 격리(IS) 디바이스이고, 상기 제 2 p 형 디바이스 및 제 3 p 형 디바이스 각각은 풀업(PU) 디바이스이며, 상기 제 2 n 형 디바이스 및 제 3 n 형 디바이스 각각은 풀다운(PD) 디바이스인 것인, IC 구조물.
  5. 제 4 항에 있어서, 각각의 IS 디바이스는 드레인 단자, 소스 단자 및 상기 소스 단자 또는 상기 드레인 단자에 전기적으로 결합된 게이트 단자를 포함하는 것인, IC 구조물.
  6. 제 1 항에 있어서, 상기 메모리 셀은 제 1 메모리 셀이고, 상기 IC 구조물은 상기 제 1 방향을 따라 상기 제 1 메모리 셀에 인접하게 배치된 제 2 메모리 셀을 더 포함하여 상기 제 1 p 형 활성 영역 및 상기 제 2 p 형 활성 영역과 상기 제 1 n 형 활성 영역 및 상기 제 2 n 형 활성 영역은 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀 모두에 걸쳐 상기 제 1 방향을 따라 연장되는 것인, IC 구조물.
  7. 제 1 항에 있어서, 상기 유전체 구조물은 상기 제 1 방향을 따라 길이 방향으로 배치되고 상기 제 2 방향을 따라 서로 이격된 제 1 유전체 구조물, 제 2 유전체 구조물, 제 3 유전체 구조물, 제 4 유전체 구조물 및 제 5 유전체 구조물을 순서대로 포함하고,
    상기 제 1 유전체 구조물 및 상기 제 5 유전체 구조물은 각각 상기 메모리 셀의 경계 상에 배치되고,
    상기 제 2 유전체 구조물은 상기 제 1 p 형 활성 영역과 상기 제 1 n 형 활성 영역 사이에 배치되고,
    상기 제 3 유전체 구조물은 상기 제 1 n 형 활성 영역과 상기 제 2 n 형 활성 영역 사이에 배치되며,
    상기 제 4 유전체 구조물은 상기 제 2 n 형 활성 영역과 상기 제 2 p 형 활성 영역 사이에 배치되는 것인, IC 구조물.
  8. 제 7 항에 있어서, 상기 제 1 유전체 구조물 및 상기 제 5 유전체 구조물은 각각 상기 제 2 방향을 따른 폭(D1)에 의해 정의되고, h상기 제 2 유전체 구조물 및 상기 제 4 유전체 구조물은 각각 상기 제 2 방향을 따른 폭(D2)에 의해 정의되며, 상기 제 3 유전체 구조물은 상기 제 2 방향을 따른 폭(D3)에 의해 정의되고, 상기 폭(D1, D2 및 D3)은 상이한 것인, IC 구조물.
  9. IC 구조물에 있어서,
    표준 로직 셀; 및
    금속 게이트 구조물을 포함하고,
    상기 표준 로직 셀은,
    복수의 활성 영역 - 상기 복수의 활성 영역은 제 1 방향을 따라 길이 방향으로 배향되고 상기 제 1 방향에 수직인 제 2 방향을 따라 서로 이격된 n 형 활성 영역 및 p 형 활성 영역을 포함함 -; 및
    상기 제 1 방향을 따라 길이 방향으로 배치되고 상기 제 2 방향을 따라 서로 이격되며, 상기 제 2 방향을 따라 상기 복수의 활성 영역과 혼합(intermix)된 유전체 구조물을 포함하고,
    상기 n 형 활성 영역은 상기 제 2 방향을 따라 측정된 폭(W1)을 갖는 제 1 복수의 수직 적층 채널 층을 포함하고,
    상기 p 형 활성 영역은 상기 제 2 방향을 따라 측정된 폭(W2)을 갖는 제 2 복수의 수직 적층 채널 층을 포함하며, 여기서 상기 폭(W1)은 상기 폭(W2)보다 크거나 같은 것이며,
    상기 금속 게이트 구조물은, p 형 디바이스를 형성하도록 상기 제 1 복수의 수직 적층 채널 층과 맞물려 있고 n 형 디바이스를 형성하도록 상기 제 2 복수의 수직 적층 채널 층과 맞물려 있는 것인,
    IC 구조물.
  10. IC 구조물에 있어서,
    제 1 방향을 따라 길이 방향으로 배치되고 상기 제 1 방향에 수직인 제 2 방향으로 서로 이격된 제 1 p 형 핀, 제 1 n 형 핀, 제 2 n 형 핀 및 제 2 p 형 핀을 순서대로 포함하는 메모리 셀로서,
    상기 제 1 p 형 핀 및 상기 제 2 p 형 핀 각각은 상기 제 2 방향을 따라 측정된 폭(W1)을 갖는 제 1 복수의 수직 적층 채널 층을 포함하고,
    상기 제 1 n 형 핀 및 상기 제 2 n 형 핀 각각은 상기 제 2 방향을 따라 측정된 폭(W2)을 갖는 제 2 복수의 수직 적층 채널 층을 포함하며, 여기서 상기 폭(W2)은 상기 폭(W1)보다 작고,
    상기 제 1 p 형 핀, 상기 제 1 n 형 핀, 상기 제 2 n 형 핀 및 상기 제 2 p 형 핀 각각은 상기 메모리 셀의 경계에 걸쳐 연속적인 것인, 상기 메모리 셀;
    상기 제 1 방향을 따라 길이 방향으로 배향되고 상기 제 2 방향을 따라 서로 이격된 제 3 n 형 핀 및 제 3 p 형 핀을 포함하는 표준 로직 셀로서,
    상기 제 3 n 형 핀은 상기 제 2 방향을 따라 측정된 폭(W3)을 갖는 제 3 복수의 수직 적층 채널 층을 포함하고,
    상기 제 3 p 형 핀은 상기 제 2 방향을 따라 측정된 폭(W4)을 갖는 제 4 복수의 수직 적층 채널 층을 포함하며, 여기서 상기 폭(W3)은 상기 폭(W4)보다 크거나 같은 것인, 상기 표준 로직 셀; 및
    p 형 디바이스를 형성하기 위해 상기 제 1 n 형 핀, 상기 제 2 n 형 핀 및 상기 제 3 n 형 핀 위에 배치되고 n 형 디바이스를 형성하기 위해 상기 제 1 p 형 핀, 상기 제 2 p 형 핀 및 상기 제 3 p 형 핀 위에 배치된 복수의 금속 게이트 구조물
    을 포함하는 IC 구조물.
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