TW202416450A - 積體電路及其製造方法 - Google Patents

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Abstract

一種積體電路，包括：第一標準單元，整合有第一pFET以及第一nFET；第一閘極、第二閘極，以及第三閘極，沿著第一方向縱向地定向，並且配置於第一標準單元中；位在第一閘極上的第一閘極接點，述第一閘極兩個相對的邊緣上與兩個S/D接點相鄰；位在第二閘極的第二閘極接點，在第二閘極的一個邊緣上與一個S/D接點相鄰；以及位在第三閘極上的第三閘極接點，其周圍沒有任何S/D接點。第一、第二，以及第三閘極接點分別沿著與第一方向正交的第二方向延伸第一尺寸、第二尺寸，以及第三尺寸；第一尺寸小於第二尺寸，第二尺寸小於第三尺寸。

Description

積體電路及其製造方法
本發明實施例是關於積體電路，特別是關於具有整合多種標準單元的佈局的積體電路。
在積體電路(integrated circuit(IC))的設計中，具有特定功能的標準單元(standard cell)被高頻率的重複使用。因此，這些標準單元被預先設計並封裝(pack)在單元庫(cell library)中。單元庫被提供給IC設計者以進行特定的設計。在積體電路設計期間，標準單元從單元庫中取得並被放置到所需的位置，因此減少設計的工作量。接著執行佈線(routing)以連接標準單元及其他電路方塊，以形成所需的積體電路。在製作標準單元以及將標準單元放置到所需的位置時會遵守預先定義的設計規則。舉例而言，標準單元被放置於另一個標準單元附近，這兩個標準單元之間的間隔根據預先定義的規則決定。標準單元及單元邊界(boundary)之間保留的間隔造成標準單元的區域顯著地增加。此外，因為主動區(active region)與單元邊界分開，當標準單元被放置為與彼此鄰接(abut)時，即使在附近單元中的一些主動區需要電性耦接，主動區也將不會被連接(join)。分開的主動區需要使用金屬線電性連接。產生的裝置的效能會下降。佈局(layout)圖案及配置會影響標準單元的產量(yield)及設計效能。在另一個範例中，互連結構(interconnect structure)包括形成在閘極電極及主動區上的多個接點(contact)及通孔(vias)。然而，如果這些導電部件(feature)被設計成較大的尺寸，因為錯位(misalignment)及製程窗口(processing window)會導致短路(short)問題發生。如果這些導電部件被設計成較小的尺寸，接點電阻會增加並且錯位會導致開路(open)問題。因此需要一種積體電路佈局結構以及該積體電路佈局結構的製造方法以解決上述問題。
在一個較廣泛的實施例中，本揭露有關於一種積體電路(IC)。上述積體電路包括：第一標準單元，上述第一標準單元整合有第一p型場效電晶體(pFET)以及第一n型場效電晶體(nFET)；第一閘極、第二閘極，以及第三閘極，上述第一閘極、上述第二閘極，以及上述第三閘極沿著第一方向縱向地定向，並且配置於第一標準單元中；位在第一閘極上的第一閘極接點，上述第一閘極接點在上述第一閘極兩個相對的邊緣上與兩個源極/汲極(S/D)接點相鄰；位在第二閘極的第二閘極接點，上述第二閘極接點在上述第二閘極的一個邊緣上與單一個源極/汲極接點相鄰；以及位在第三閘極上的第三閘極接點，上述第三閘極接點的周圍沒有任何源極/汲極接點。第一閘極接點沿著與第一方向正交的第二方向延伸第一尺寸；第二閘極接點沿著第二方向延伸第二尺寸；第三閘極接點沿著第二方向延伸第三尺寸；第一尺寸小於第二尺寸，並且第二尺寸小於第三尺寸。
在另一個較廣泛的實施例中，本揭露有關於一種積體電路。上述積體電路包括：第一標準單元，上述第一標準單元整合整合第一p型場效電晶體(pFET)以及第一n型場效電晶體(nFET)，並且在第一標準單元邊界上具有第一介電閘極；與第一標準單元相鄰的第二標準單元，上述第二標準單元整合有第二p型場效電晶體以及第二n型場效電晶體，並且在第二標準單元邊界上具有第二介電閘極；以及被配置於第一標準單元及第二標準單元之間的第一填充單元，上述第一填充單元在第一介電閘極與第二介電閘極之間延伸。第一標準單元更包括：沿著第一方向縱向地定向並且被配置於第一標準單元中的第一閘極及第二閘極；位在第一閘極上的第一閘極接點，上述第一閘極接點在上述第一閘極兩個相對的邊緣上與兩個源極/汲極(S/D)接點相鄰；以及位在第二閘極上的第二閘極接點，上述第二閘極接點在上述第二閘極的一個邊緣上與一個源極/汲極接點相鄰。第一閘極接點沿著與第一方向正交的第二方向延伸第一尺寸；第二閘極接點沿著第二方向延伸第二尺寸；第一尺寸小於第二尺寸。
在另一個較廣泛的實施例中，本揭露有關於積體電路的製造方法。上述方法包括：在半導體基板上形成沿著第一方向縱向地定向的第一主動區及第二主動區，上述第一主動區及上述第二主動區以隔離部件分開；形成沿著第二方向縱向地在第一主動區及第二主動區上延伸的第一閘極電極及第二閘極電極，上述第二方向垂直於第一方向；形成位在第一主動區及第二主動區上的第一源極/汲極接點；以及形成分別位在第一閘極電極及第二閘極電極上的第一閘極接點及第二閘極接點；第一源極/汲極接點與第一閘極接點距離第一距離，上述第一源極/汲極接點與第二閘極接點距離第二距離，上述第一距離大於上述第二距離。第一閘極接點從第一閘極電極延伸至隔離部件，並且沿著第一方向延伸第一寬度。第二閘極接點沿著第一方向延伸第二寬度，上述第二寬度小於第一寬度。
以下提供多個不同的實施例或範例，以實現所提供的標的的不同特徵。在此會在多個範例中重複參考編號及/或字母。  這樣的重複是為了簡潔及清楚，本身並不用以決定多個實施例及/或配置之間的關係。 此外，以下描述元件及排列(arrangement)的特定範例以簡化本發明的實施例。這些範例當然僅是範例而不應該是限制。舉例來說，在以下實施方式中的一第一特徵在一第二特徵之上的構成(formation)，可以包括上述第一特徵及上述第二特徵直接接觸(contact)構成的實施例，也可以包括額外特徵在上述第一特徵及上述第二特徵之間構成的實施例，在這種情況下上述第一特徵及上述第二特徵並不會直接接觸。此外，在本揭露中，一特徵在另一特徵上、連接至另一特徵，及/或耦接至另一特徵的構成可以包括該特徵直接接觸形成的實施例，也可以包括額外特徵夾設形成於這些特徵之間，使這些特徵不直接接觸的實施例。
此外，本揭露會在多個範例中重複參考編號及/或字母。這樣的重複是為了簡潔及清楚，本身並不用以描述多個實施例及/或配置之間的關係。此外，在本揭露中，一特徵在另一特徵上、連接至另一特徵，及/或耦接至另一特徵的構成可以包括該特徵直接接觸形成的實施例，也可以包括額外特徵夾設形成於這些特徵之間，使這些特徵不直接接觸的實施例。此外，空間相對關係用語，例如「低於」、「高於」、「水平」、「垂直」、「以上」、「之上」、「以下」、「之下」、「上」、「下」、「頂」、「底」等，以及其中衍伸的用語(例如「水平地」、「向下地」、「向上地」等)在此為了方便形容被用以描述一個元件或特徵與另一個元件或特徵之間的關係。空間相對關係用語旨在包括使用中或操作中的裝置除了圖中所描述的方向以外的不同方向。此外，當使用「大約」、「大概」，或相似的用語描述數字或數字的範圍時，以上用語包括所描述的數字基於在此揭露的特定技術並根據本領域的通常知識者的知識，在特定變化內(例如+/- 10%或其他變化)的數字。舉例來說，用語「大約5nm」包括從4.5nm到5.5 nm的範圍。
本揭露提供形成在半導體基板(substrate)上的積體電路(IC) 的多種實施例。上述積體電路具有整合多種標準單元的設計佈局。標準單元是預先設計以在個別的IC設計中使用的IC結構。有效的IC設計佈局包括多個預先設計的標準單元，以及放置上述標準單元的預先定義的規則，以增進電路效能並減少電路面積。
第1圖為積體電路(IC)結構10的俯視圖，積體電路結構10根據本發明的多個實施例製造。在一些實施例中，IC結構10在平面主動區(planar active region)上形成，並且包括場效電晶體(field-effect transistor (FET))。在一些實施例中，IC結構10在鰭式主動區(fin active region)上形成，並且包括鰭式場效電晶體(fin field effect transistor(FinFET)。在其他的一些實施例中，IC結構10在具有多個通道的主動區上形成，上述通道垂直堆疊於上述主動區上，例如閘極全環場效電晶體(gate-all-round field-effect transistor (GAA FET))。在此以IC結構10作為範例進行說明，描述一種IC結構以及用以設計、整合，以及製造標準單元的方法。
在多個實施例中，IC結構10包括由預先定義的規則放置到IC佈局中的一或多個標準單元。這些標準單元被重複地使用於積體電路設計中，並因此根據製造技術預先定義並儲存於標準單元庫中。IC設計者可以取得這些標準單元，將這些標準單元整合至他們的IC設計中，並根據預先定義的放置規則將這些標準單元放置到IC佈局中。標準單元可以包括在數位電路設計應用中常用的多個基本電路裝置，例如反向器(inverter)、及(AND)、反及(NAND)、或(OR)、異或(XOR)，以及反或(NOR)，上述數位電路電路設計例如中央處理單元(central processing unit(CPU))、圖形處理單元(graphic processing unit(GPU))，以及單晶片系統(system on chip(SOC))晶片設計。標準單元可以包括其他經常使用的電路方塊，例如正反器(flip-flop)電路及閂鎖(latch)。
IC結構10包括半導體基板12(基板12)。半導體基板12包括矽(silicon)。可選擇地，基板12可以包括元素半導體，例如結晶結構(crystalline structure)的矽或鍺(germanium)；化合物半導體，例如矽鍺(silicon germanium)、碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)，及/或銻化銦(indium antimonide)；或其組合。基板12也可能包括絕緣層上矽(silicon-on-insulator(SOI))基板。SOI基板使用氧植入分離(separation by implantation of oxygen(SIMOX))、晶圓接合(wafer bonding)，及/或其他合適的方法製造。
基板12也包括多個隔離部件(isolation feature)，例如形成在基板12上，並定義基板12上的多個主動區的隔離部件。隔離部件使用隔離技術(例如淺溝槽隔離(shallow trench isolation (STI)))以定義及電性隔離多個主動區。每個主動區被連續的隔離部件環繞，使得主動區與相鄰的主動區分開。隔離部件包括氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、其他合適的介電(dielectric)材料，或其組合。
IC結構10只示意位於彼此旁邊的兩個標準單元14、16。標準單元14、16可以放置在共同的邊界線上，或是可選擇地放置為具有一段距離，使得標準單元14、16之間夾設填充單元18。填充單元18被配置在標準單元之間，以提供適當的分開及隔離。填充單元18包括多個部件，例如主動區、閘極堆疊等。然而，這些部件並不被配置為積體電路的元件，而是被放置以提供對於標準單元的有效隔離，以及增進積體電路的效能。標準單元14、16可以具有相同的大小，或可選擇的具有不同大小。在示意的實施例中，標準單元14沿著X方向延伸尺寸D1，標準單元16沿著X方向延伸尺寸D2，並且標準單元14、16沿著Y方向延伸相同的尺寸H。填充單元18沿著X方向延伸尺寸Df。
第2A圖為積體電路(IC)結構20的俯視圖，第2B、2C、2D圖為根據本發明實施例製造的IC結構20分別沿著虛線BB’、CC’、DD’的截面圖。在一些實施例中，IC結構20在平坦的主動區上形成並包括場效電晶體(FET)。IC結構20只示意一個標準單元21，標準單元21例如可以為標準單元14或標準單元16。
基板12也包括多個隔離部件24，隔離部件24形成在基板12上並且定義基板12上的多個主動區22。隔離部件24使用隔離技術(例如淺溝槽隔離(STI))以定義多個主動區22，以及電性上隔離多個主動區22。每個主動區22由連續的隔離部件24環繞，使得主動區22與其他相鄰的主動區分開。隔離部件24包括氧化矽、氮化矽、氮氧化矽、其他合適的介電材料，或其組合。隔離部件24由任何合適的製程形成。作為範例，形成STI部件包括微影製程(lithography process)以暴露基板的一部份、在基板暴露的部份蝕刻溝槽(舉例來說，藉由使用乾式蝕刻(dry etching)及/或濕式蝕刻 (wet etching))、藉由沉積(deposition)一或多種介電材料填充溝槽，以及藉由研磨製程(polishing process)將基板平坦化(planarizing)並移除介電材料多餘的部份，例如化學機械研磨製程(chemical mechanical polishing(CMP) process)。在一些範例中，隔離部件部件24可以具有多層結構，例如氮化矽或氧化矽的熱氧化襯墊層(thermal oxide liner layer)及填充層(filling layer)
主動區22是具有半導體表面的區域，其中形成多個摻雜部件(doped feature)並且上述摻雜部件用於一或多個裝置，例如二極體、電晶體，及/或其他合適的裝置。主動區22可以包括類似於基板12的塊體半導體材料(例如矽)的半導體材料，或是不同的半導體材料，例如矽鍺(SiGe)、碳化矽(SiC)，或是藉由磊晶生長(epitaxial growth)在基板12上形成的多層半導體材料層(例如替代性矽(alternative silicon)及矽鍺層)，以增進效能，例如應變效應(strain effect)以增加載子移動率(carrier mobility)。
在揭露的實施例中，主動區22是三維的，例如垂直地延伸至隔離部件上的鰭式主動區(主動區22也稱為鰭式主動區22)。鰭式主動區22從基板12突出並具有三維的輪廓，以更有效的耦接於FET的通道及閘極電極之間。詳細而言，基板12具有上表面12A，並且鰭式主動區22具有在基板12的上表面12A上的上表面22A。鰭式主動區22可以藉由選擇性蝕刻以凹陷隔離部件24來形成 ，或是藉由選擇性磊晶生長以使用相同或不同於基板12的半導體材料生長主動區來形成，或其組合。在揭露的實施例中，鰭式主動區22沿著X方向縱向地定向(orient)。
半導體基板12更包括多個摻雜部件，例如n型摻雜井(doped well)、p型摻雜井、源極及汲極部件、其他摻雜部件，或其組合，上述摻雜部件被配置以形成多個裝置或裝置的元件，例如場效電晶體的源極及汲極部件。在第2A圖示意的範例中，IC結構20如第2A圖所示包括負摻雜(negatively doped)井(也稱為n井)26以及正摻雜(positively doped)井(也稱為p井)28。n井26包括負摻雜物(dopant)，例如磷(phosphorus)。p井28包括正摻雜物(dopant)，例如硼(boron)。n井26及p井28由合適的技術形成，例如離子佈植(ion implantation)、擴散(diffusion)，或其組合。在本實施例中，兩個鰭式主動區22形成在n井26中，並且另外兩個鰭式主動區22形成在p井28中。在一些實施例中，每個摻雜井(n井26或p井28)可以包括更多或更少的鰭式主動區22，例如一個、三個、四個，或任何合適的數量的鰭式主動區22。
半導體基板12上形成多個IC裝置。 IC裝置包括鰭式場效電晶體(fin field-effect transistor (FinFET))、二極體、雙極性電晶體(bipolar transistor)、圖像感測器、電阻、電容、電導、記憶體單元，或其組合。在第2A圖中，範例的鰭式場效電晶體只是示意說明。
IC結構20更包括多個閘極30，閘極30為沿著Y方向縱向地定向的長條形。在本實施例中，X及Y方向是正交的(orthogonal)，並且定義了半導體基板12的上表面。閘極30包括閘極堆疊32，閘極堆疊32更包括介電層及閘極電極。閘極30可以更包括閘極間隔物(spacer)34，閘極間隔物34位在閘極堆疊的側壁上並具有一或多個功能，例如在閘極電極及源極/汲極(S/D)部件之間提供隔離。閘極間隔物34包括一或多個介電材料，例如氧化矽、氮化矽，其他合適的介電材料，或其組合。閘極間隔物34由合適的製程形成，例如沉積介電材料並非等向性(anisotropic)蝕刻，例如電漿蝕刻(plasma etching)。閘極堆疊32是FET的部件並與其他部件一起運行，例如源極/汲極(S/D)部件36及通道38 ，其中通道38位在主動區直接位在閘極堆疊32下的部份中； S/D部件36位在主動區中以及閘極堆疊30的兩側上。在此使用的源極/汲極(S/D)部件可以指裝置的源極或汲極。源極/汲極(S/D)部件也可以指提供多個裝置源極及/或汲極的區域。應注意的是，閘極30不應該與邏輯閘(例如NOR邏輯閘)混淆。閘極堆疊32在以下有更詳細的說明。
在一些實施例中，IC結構20也包括位在半導體基板上的介電閘極40。介電閘極40不是閘極也不具有閘極的功能。相對的，介電閘極40例如是包括一或多個介電材料的介電部件，並具有介電部件的功能。在一些實施例中，介電閘極40被加入以調整閘極密度以改善製造。舉例來說，當閘極密度均勻時，可以將CMP製程應用於IC結構20，並可以達到更好及改善的平坦化效果。在揭露的實施例中，如第2E圖以俯視圖所示，介電閘極40在標準單元21的邊界上形成。
每個介電閘極40也是沿著Y方向縱向地定向的長條形。介電閘極40在形成上與閘極30相似。在一些實施例中，閘極30及介電閘極40由一個製程一起形成，例如閘極後置製程(gate-last process)。在進一步的實施例中，先藉由沉積及圖案化形成虛置閘極(dummy gate)，其中上述圖案化更包括微影製程及蝕刻。在形成源極/汲極部件後，藉由選擇性蝕刻移除虛置閘極。之後，替換一部份的虛置閘極，以藉由沉積閘極介電層(gate dielectric layer)及閘極電極形成閘極30，其餘的虛置閘極則被取代以藉由沉積單一一個或是多個介電材料形成介電閘極40。接著可以使用CMP製程以移除閘極30及介電閘極40多餘的材料。此外，介電閘極40的設置及配置是不同的，並因此具有不同的功能。在本實施例中，一些介電閘極40被放置於標準單元的邊界上，以發揮隔離的功能將一個標準單元與相鄰的標準單元分開，並且一些介電閘極40因為一或多個考量被放置於標準單元中，例如相鄰的FET之間的隔離，以及調整圖案密度。因此，介電閘極40在相鄰的IC裝置之間提供隔離功能，並且額外提供調整圖案密度的功能，以改善製造，例如蝕刻、沉積，以及CMP。
在上述多個實施例中，閘極堆疊32更參考第3A~3C圖的截面圖根據多個實施例進行說明。如第3A圖所示，閘極堆疊32包括閘極介電層42(例如氧化矽)，以及位在閘極介電層42上的閘極電極44(例如摻雜的多晶矽(polysilicon))。
在一些實施例中，閘極堆疊32可選擇的或可附加的包括其他適合電路性能及製造整合的材料。舉例來說，如第3B圖所示閘極介電層42包括界面層(interfacial layer)42A(例如氧化矽)及高介電常數介電材料層(high k dielectric material layer)42B。高介電常數介電材料可以包括金屬氧化物、金屬氮化物，或是金屬氮氧化物。在多個範例中，高介電常數介電材料層42B包括金屬氧化物ZrO 2、Al 2O 3，以及HfO 2，上述金屬氧化物由合適的方法形成，例如金屬有機化學氣相沉積(metal organic chemical vapor deposition(MOCVD))、物理氣相沉積(physical vapor deposition(PVD))、原子層沉積(atomic layer deposition(ALD))，或是分子束磊晶法(molecular beam epitaxy(MBE))。在一些範例中，界面層包括由ALD、熱氧化(thermal oxidation)或是紫外線臭氧(ultraviolet-Ozone)氧化形成的氧化矽。閘極電極1204包括金屬，例如鋁(aluminum)、銅(copper)、鎢(tungsten)、金屬矽化物(metal silicide)、摻雜的多晶矽、其他合適的導電材料，或其組合。閘極電極可以包括多個導電薄膜(conductive film)，例如設計為蓋層(capping layer)、功函數金屬層(work function metal layer)、阻障層(blocking layer)，以及填充金屬層(filling metal layer)(例如鋁或鎢)。多個導電薄膜被設計為具有分別匹配n型FET(nFET)及p型FET(pFET)的功函數。在一些實施例中，nFET的閘極電極包括組成成份被設計為功函數小於等於4.2eV的功函數金屬，pFET的閘極電極包括組成成份被設計為功函數大於等於5.2eV的功函數金屬。舉例而言，nFET的功函數金屬層包括鉭(tantalum)、鈦鋁(titanium aluminum)、氮化鈦鋁(titanium aluminum nitride)，或其組合。在其他範例中，pFET的功函數金屬層包括氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)，或其組合。
在一些第3C圖示意的實施例中，閘極堆疊32以不同方法形成並具有不同結構。閘極堆疊32可以由多個沉積技術及合適的製程形成，例如閘極後置製程，其中先形成虛置閘極，在源極/汲極部件形成之後，由金屬閘極替代上述虛置閘極。可選擇的，閘極堆疊32由後高介電常數製程(high-k last process)形成，其中閘極介電層及閘極電極在源極/汲極部件形成之後分別由高介電常數介電材料及金屬替代。在後高介電常數製程中，先藉由沉積極圖案化形成虛置閘極；之後在閘極堆疊的多側(side)上形成源極/汲極部件，並在基板上形成層間介電層(inter-layer dielectric layer)；藉由蝕刻移除虛置閘極以製造閘極溝槽；以及之後在閘極溝槽中沉積閘極材料(包括閘極介電層及閘極電極的材料)。在本範例中，閘極電極44包括功函數金屬層44A及填充金屬44B，例如鋁或銅。如此形成的閘極堆疊32具有呈U形的多個閘極材料層。閘極電極44及互連結構(將在以下描述)中的多個導電部件的組成成分基於實驗數據、模擬及分析對於材料整合、製造，以及裝置效能做出良好的設計。在揭露的實施例中，閘極電極44不具有鎢(W)，但是包括氮化鈦(TiN)(例如p型FET的閘極電極)，或是包括氮化鈦鋁(TiNAl)(例如n型FET的閘極電極)。
IC結構20包括根據預先定義的規則放置及配置於半導體基板12上的多個標準單元。標準單元是一組提供布林(Boolean)功能或儲存功能(例如正反器或閂鎖)的邏輯電晶體及互連結構。標準單元預先設計好並收集在IC標準單元庫中，以在IC設計期間重複使用，達成相容、一致，以及有效率的IC設計及IC製造。填充單元(filler cell)為夾設(insert)在兩個相鄰的標準單元之間的IC設計方塊，以相容IC設計及IC製造規則。標準單元及填充單元的適當設計及配置可以增加封裝密度(packing density)及電路效能。在第2E圖示意的實施例中，每個標準單元包括配置在沿著Y方向定向的兩個邊界線上的兩個介電閘極。每個填充單元可以包括位在沿著X方向定向的兩個邊界線上的兩個介電閘極。此外，標準單元及相鄰的填充單元共用位在共同邊界上的介電閘極。
參考回第2A~2D圖，IC結構20更包括互連結構46，互連結構46位在基板12上並被配置以將多個裝置耦接至積體電路中。互連結構46包括分佈在多個金屬層中的金屬線，上述金屬線用於水平佈線(routing)、通孔及接點，以在相鄰的金屬層之間提供垂直連接，或是在最低的金屬層及基板12或形成在基板12上的其他裝置部件(例如閘極電極)之間提供垂直連接。多個導電部件嵌入(embed)於層間介電層(interlayer dielectric (ILD) layer)48中，或是額外地嵌入於位在ILD層48下的蝕刻停止層(etch-stop layer(ESL))中。ILD層48包括一或多個合適的介電材料，例如低介電常數(low-k) 介電材料、氧化矽、其他合適的介電材料，或其組合。ILD層48由合適的製程形成，例如沉積及化學機械研磨(CMP)。
在揭露的實施例中，互連結構46包括閘極接點50，閘極接點50位在閘極30上並電性連接閘極30的閘極電極。閘極接點50包括一或多個導電材料，例如鈦(Ti)、氮化鈦(TiN)、鎢(W)，或其組合。在一實施例，閘極接點50包括塊體鎢(bulk W) ，以及環繞上述塊體鎢的Ti及TiN的保形阻障層(conformal barrier layer)。閘極接點50的形成包括圖案化ILD層48、沉積導電材料，以及CMP。特別是，閘極接點50與S/D部件36在形成方式及組成成份上不同，以優化製造能力及製程窗口，這在以下會以S/D接點更詳細的描述。
互連結構46包括分佈在兩層中分別形成的S/D接點，每個上述S/D接點由包括沉積、微影、圖案化，以及蝕刻的製程所形成。詳細而言，互連結構46包括位在S/D部件36上的第一源極/汲極(S/D)接點52，以及位在第一S/D接點52上方的第二源極/汲極(S/D)接點54。第一S/D接點52及第二S/D接點54在組成成份及形成方式上不同。在揭露的實施例中，第一S/D接點52包括鎢(W)，第二S/D接點54包括鎢(W)或釕(ruthenium)。第一S/D接點52及第二S/D接點54分別由單獨的製程形成，其中根據一些實施例每個製程包括由微影圖案化、蝕刻、沉積，以及CMP。此外，用以形成閘極接點50的製程與用以形成第一S/D接點52的製程及用以形成第二S/D接點54的製程分開。如下所述，因為多個考量、製造資料，以及模擬資料，接點結構、製造製程及組成成份被如此設計。當IC技術進步到具有更小的部件尺寸的更先進的技術節點時，接點尺寸及接點與相鄰的導電部件之間的間隔也會縮小。因此，錯位(misalignment)容忍因為減少的間隔而減少，在導電材料沉積期間的間隙(溝槽或洞)填充能力也因為溝槽的開口尺寸的減少而減少，並且接點導電性也因為接點尺寸減少到對應材料的平均自由路徑(mean free path)以下而減少。因此，S/D接點結構以較高的自由分佈在兩層中，具有不同尺寸及不同組成成份的更高自由，使得第一S/D接點52被設計為具有較小尺寸並且使用導電材料，以具有高間隙填充效率，第二S/D接點54被設計為具有較大尺寸並且使用導電材料，以具有間隙填充效率及導電性。舉例來說，第二S/D接點54的組成成分被設計為例如鎢(W)或釕(Ru)。在更詳細的範例中，釕在接點尺寸減少到特定尺寸以下時具有相對較高的導電性，釕可以與ILD層更好的整合。因此，阻障層可以在沒有交互擴散(interdiffusion)的問題下被移除，並且塊體釕的尺寸因此相對地擴大。對於閘極接點50而言，在分開地形成時，錯位問題可以通過因為多圖案化技術而增加的圖案化解析度獲得改善，例如包括選擇性沉積、自對準蝕刻(self-aligned etch)，或其組合的自對準製程(self-aligned process)。此外，閘極接點50可以在尺寸及組成成份上更自由的設計。舉例來說，閘極接點50可以使用鎢，或是可以更包括Ti/TiN作為阻障層並且閘極電極不具有鎢，以達到蝕刻選擇性並減少在閘極堆疊50形成期間的閘極傷害。
閘極接點50、第一S/D接點52，以及第二S/D接點54可以以任何合適的順序形成以優化製造效能。在一些實施例中，第一S/D接點52先由鑲嵌製程(damascene process)形成，上述鑲嵌製程包括圖案化ILD層48以形成接點孔(或接點溝槽)；藉由沉積填充對應的導電材料；以及CMP。之後，由相似於形成第一S/D接點52的製程形成第二S/D接點54。之後，由相似於形成第一S/D接點52的製程形成閘極接點50。
額外的設計標準單元(design standard cell)更被應用於接點，包括位置、尺寸、形狀，或其組合，這將在以下進一步說明。第一S/D接點52及第二S/D接點54具有不同形狀及配置，例如第2A圖所示。在揭露的實施例中，如第2A圖所示，第一S/D接點52為沿著Y方向縱向地定向的長條形，並且延伸到相鄰的主動區22上並電性連接至相鄰的主動區22，第二S/D接點54則是方形的，並且位在第一S/D接點52上。在進一步的實施例中，第二S/D接點54在相同方向(X方向)上延伸的尺寸小於第一S/D接點52，使得第二S/D接點54完全地位在第一S/D接點52上。在一些實施例中，第一S/D接點52從n井26在多個主動區上延伸至p井28，相應的第二S/D接點54位在第一S/D接點52上並可以被配置於n井26或p井28中。
第4A~4D圖為根據多個實施例製造的標準IC單元21的俯視圖。在揭露的實施例中，標準IC單元21包括多個主動區，例如2~10個主動區。標準IC單元21的長形主動區22沿著X方向縱向地定向，閘極30沿著Y方向縱向地定向。在揭露的實施例中，標準IC單元21包括位在單元邊界線上的介電閘極40。在一些實施例中，位在單元邊界線上的介電閘極40可以被金屬閘極30替代，這取決於各別應用及設計考慮。主動區22可以為平面主動區或鰭式主動區，或是具有多個垂直堆疊的通道的主動區，例如閘極全環(gate-all-around (GAA))結構。
對於閘極接點50而言，配置分為三個種類/類型，這參考第4A~4D圖有更詳細的描述。閘極接點50的三個類型被配置於不同環境中。閘極接點50的第一類型被稱為閘極接點50A(第一類型閘極接點50A)，如第4A圖所示，閘極接點50A被配置於沿著X方向的兩側都在S/D接點旁邊的位置。閘極接點50的第二類型被稱為閘極接點50B(第二類型閘極接點50B)，如第4A圖所示，閘極接點50B被配置於沿著X方向的一側位在S/D接點旁邊的位置。閘極接點50的第三類型被稱為閘極接點50C(第三類型閘極接點50C)，如第4A圖所示，閘極接點50C被配置於沿著X方向的兩側都沒有或遠離S/D接點的位置。S/D接點位在閘極接點的旁邊被稱為相鄰。通常，閘極30被均勻地配置為具有閘極節距(gate pitch)P，如第8A圖所示，閘極節距P被定義為從閘極邊緣到相鄰閘極的相同邊緣的尺寸。在此，S/D接點相鄰於閘極接點的定義為S/D接點與閘極接點之間的距離小於等於閘極節距P/2。如果閘極接點與沒有S/D接點相鄰，上述閘極接點被稱為沒有任何S/D接點。
閘極接點50的三種類型被配置於不同環境中，因此具有不同的自由及不同程度的關注，並因此被設計為不同尺寸及形狀。設計的考量包括較大尺寸(導致接點電阻下降)及較小尺寸(導致較少的短路問題及更大的製程窗口)之間的權衡。
第一類型閘極接點50A因為受到較多來自環境的應力(constrain)，被設計為較小的尺寸D1以避免短路問題。第二類型閘極接點50B因為只有一側受到應力，被配置為中間的尺寸D2以避免較不嚴謹(less stringent)的短路問題。尺寸D2大於尺寸D1。在揭露的實施例中，尺寸D2與尺寸D1的比例(尺寸D2/尺寸D1)在1.2到1.5之間。在一些實施例中，第一類型閘極接點50A是正方形(square)的，第二類型閘極接點50B是長方形(rectangle)的(也稱為槽接點)。此外，第二類型閘極接點50B可以位在不對稱的位置，使得中心從具有S/D接點的那一側向沒有任何S/D接點的那一側偏移。
第三類型閘極接點50C因為沒有來自兩側的應力的開放空間，被設計為較大的尺寸D3(第三尺寸)以增加接點面積及減少接點阻抗。在揭露的實施例中，尺寸D3與尺寸D2的比例(尺寸D3/尺寸D2)和尺寸D2與尺寸D1的比例(尺寸D2/尺寸D1)相同。在進一步的實施例中，尺寸D3與尺寸D2的比例(尺寸D3/尺寸D2)在1.2及1.5之間。在一些實施例中，第三類型閘極接點50C為長方形，因為第三類型閘極接點50C有延伸到兩側的自由。此外，第三類型閘極接點50C可以位在對稱的位置，使得中心沿著X方向對準閘極30的中心。特別是，第三類型閘極接點50C以大於20%的裕度(margin)在每一側延伸超過閘極30的邊緣。
第一S/D接點52、第二S/D接點54也被設計為具有合適的尺寸以優化製程窗口及接點面積。第一S/D接點52沿著X方向延伸尺寸D4，第二S/D接點54沿著X方向延伸尺寸D5，其中尺寸D4與尺寸D5不同。詳細而言，根據多個實施例尺寸D4大於尺寸D5。在進一步的實施例中，尺寸D4與尺寸D5的比例(尺寸D4/尺寸D5)在1.2到1.4之間。在一些實施例中，尺寸D4與尺寸D1的比例(尺寸D4/尺寸D1)在0.8到1.2之間。
互連結構46包括分佈於多個金屬層及通孔中的金屬線，上述金屬線被配置於相鄰的金屬層之間以進行垂直連接。第一金屬層(最低的金屬層)中的第一金屬線56(如第4B圖所示)電性連接至多個裝置元件，例如通過各自的接點連接至S/D部件36及閘極電極44，例如第一S/D接點52、第二S/D接點54，以及閘極接點50。在一些實施例中，位在IC結構20上的第一金屬線56包括奇數(2n+1)個沿著X方向縱向地定向的第一金屬線。在這樣的情況下，如第4A、4B圖所示，2n個第一金屬線對稱地分佈在n井26及p井28上，一個第一金屬線56位在n井26及p井28的共同邊緣58上。
在可選擇的實施例中，第一金屬線56不均勻地分佈以為閘極接點50製造更多間隔。在一些第4B圖示意的實施例中，第一金屬線56中位在中心者與相鄰的第一金屬線距離間隔S1，在IC結構20中的其他第一金屬線56與相鄰的第一金屬線距離間隔S2，間隔S2小於間隔S1。因此，閘極接點50C及第一金屬線56中位在中心者具有增加的對準裕度(margin)及改善的製程窗口。在一些實施例中，間隔S1與間隔S2的比例(間隔S1/間隔S2)在1.2及1.4之間。
在一些實施例中，位在IC結構20上的第一金屬線56包括偶數(2n)個沿著X方向縱向地定向的第一金屬線。在此情況下，如第4C、4D圖所示，2n個第一金屬線對稱地分佈在n井26及p井28上，n井26及p井28的共同邊緣58落在相鄰的第一金屬線之間的間隙中。
在一些可選擇的實施例中，閘極30也利用各自的自由度(freedom)來調整形狀及尺寸，以增加對準窗口及接點面積(以及增加接點導電性)。如第5A圖所示，與閘極接點50C有關的閘極30包括分段(segment)30A，分段30A的尺寸沿著X方向增加，使得閘極接點50C能夠位在調整過形狀及尺寸，而具有增加的接點面積及改善的對準/製造裕度的分段30A上。閘極30沿著X方向延伸尺寸G1(第四尺寸)，調整過形狀的分段30A沿著X方向延伸尺寸G2(第一擴增尺寸)。在揭露的實施例中，尺寸G2與尺寸G1的比例(尺寸G2/尺寸G1)在2到3之間。在其他實施例中，尺寸G2與尺寸D3的比例(尺寸G2/尺寸D3)在1.5到2之間。在一些實施例中，分段30A及閘極接點50C沿著Y方向的對應尺寸的比例具有相似的範圍，例如在1.2到1.5之間。
在一些可選擇的實施例中，如第5B圖所示，有關於閘極接點50B的閘極30包括分段30B，分段30B的尺寸沿著X方向增加，使得閘極接點50B能夠位在調整過形狀及尺寸，而具有增加的接點面積及改善的對準/製造裕度的分段30B上。調整過形狀的分段30B沿著X方向延伸尺寸G3(第二擴增尺寸)。在揭露的實施中，尺寸G3與尺寸G1的比例(尺寸G3/尺寸G1)在1.3及2之間。在其他實施中，尺寸G3與尺寸D2的比例(尺寸G3/尺寸D2)在1.2及1.5之間。詳細而言，如第5B圖所示，調整過形狀的分段30B朝向空曠的一側(free side)偏移，使得分段30B大致上朝向空曠的一側突出，並且在其他側上的邊緣大致上對準閘極30的其他邊緣。在一些實施例中，分段30B及閘極接點50B沿著Y方向的對應尺寸的比例具有相似的範圍，例如在1.2到1.5之間。
IC結構20在第6A~6C圖中有更詳細的描述。第6A~6C圖分別是根據本發明實施例製造的IC結構20沿著第4A圖的虛線AA’、 虛線BB’，以及虛線CC’的截面圖。如上所述，多個接點分開地形成。ILD結構包括多層，每一層被圖案化以分別形成接點。此外，蝕刻停止層(etch stop layer)60額外地設置在對應的ILD層48下，以達到蝕刻選擇性。在此情況下，蝕刻停止層60及ILD層48具有蝕刻選擇性不同的組成成分。尤其是，第一S/D接點52及第二S/D接點54形成在不同ILD層48及對應的蝕刻停止層60中。
第一S/D接點52以如下所述的方式形成。如第6A圖所示，順應地沉積第一蝕刻停止層60A，在第一蝕刻停止層60A上沉積第一層間介電(ILD)層48A。在一些實施例中，第一蝕刻停止層60A包括氮化矽或氮氧化矽，第一ILD層48A包括氧化矽、低介電常數介電材料，或其組合。應用CMP製程以平坦化上表面。之後，圖案化第一ILD層48A及第一蝕刻停止層60A，以使用蝕刻製程形成第一S/D接點52的接點孔(contact hole)。蝕刻製程包括第一蝕刻製程(例如濕式蝕刻或乾式蝕刻)及上述第一蝕刻製程之後的第二蝕刻製程，上述第一蝕刻製程使用的蝕刻劑選擇性地蝕刻第一ILD層48A並在第一蝕刻停止層60A上停止。上述第二蝕刻製程例如為濕式蝕刻，上述第二蝕刻製程使用的蝕刻劑選擇性地蝕刻第一蝕刻停止層60A。因此，上述蝕刻製程可以避免過度蝕刻第一ILD層48A而損傷基板及裝置部件，例如S/D部件36。在接點孔中設置導電材料，並應用其他CMP製程於以平坦化上表面，因此形成第一S/D接點52。
第二S/D接點54以相似方式形成，但是第二S/D接點54形成在第二層間介電(ILD)層48B及第二蝕刻停止層60B中。如第6A圖所示，順應地沉積第二蝕刻停止層60B，在第二蝕刻停止層60B上沉積第二ILD層48B。在一些實施例中，第二蝕刻停止層60B包括氮化矽或氮氧化矽，第二ILD層48B包括氧化矽、低介電常數介電材料，或其組合。應用CMP製程以平坦化上表面。之後，圖案化第二ILD層48B及第二蝕刻停止層60B，以使用蝕刻製程形成第二S/D接點54的接點孔。蝕刻製程包括第一蝕刻製程(例如濕式蝕刻或乾式蝕刻)及上述第一蝕刻製程之後的第二蝕刻製程，上述第一蝕刻製程使用的蝕刻劑選擇性地蝕刻第二ILD層48B並在第二蝕刻停止層60B上停止。上述第二蝕刻製程例如為濕式蝕刻，上述第二蝕刻製程使用的蝕刻劑選擇性地蝕刻第二蝕刻停止層60B。在接點孔中設置導電材料，並應用其他CMP製程於以平坦化上表面，因此形成第二S/D接點54。
IC結構20在第7圖中有更詳細的描述，第7圖是根據本發明實施例製造的IC結構20沿著第4A圖的虛線CC’的截面圖。第7圖與第6C圖相似，但是通道結構不同。每個主動區22包括垂直堆疊的多個通道38，閘極30環繞這些通道。這樣的結構也被稱為閘極全環(GAA)結構。在一些實施例中，堆疊的通道38的數量可以改變，例如3到10。在一些實施例中，n井26中的通道38的數量與p井28中的通道38的數量不同。
第8A、8B圖為根據本發明實施例製造的IC結構10的俯視圖。第8A、8B圖示意兩個相鄰的標準單元14、16(標準單元14也稱為第一標準單元14，標準單元16也稱為第二標準單元16)，標準單元14、16與以上說明過的標準IC單元相似，例如第2A~7圖中的標準IC單元21。填充單元18在此有更詳細的說明。在第8A圖中只在n井26中示意一個主動區22並只在p井28中示意一個主動區22。然而，應該了解可以有任意合適的數量的主動區22(例如2~10個)，取決於個別的標準IC單元及標準IC單元所對應的功能。同樣地，在每個標準IC單元中只示意一個閘極30。然而，應該了解可以有任意合適的數量的閘極30(例如1~10個)，取決於個別的標準IC單元及標準IC單元所對應的功能。閘極30大致上以閘極節距P分佈。如果標準IC單元包括一個閘極，上述標準IC單元沿著X方向的尺寸為兩倍的閘極節距P(2P)。如果標準IC單元包括N個閘極，上述標準IC單元沿著X方向的尺寸為N+1倍的閘極節距P((N+1)P)。填充單元18包括兩個介電閘極，並且延伸尺寸Df，尺寸Df為閘極節距P，尺寸D1為N 1倍的閘極節距P(N 1P)，尺寸D2為N 2倍的閘極節距P(N 2P)，其中第一標準單元14包括N 1個閘極30，第二標準單元16包括N 2個閘極30。此外，主動區22從第一標準單元14連續地延伸至第二標準單元16。多個FET(例如p型FET(pFET)62、64，以及n型FET(nFET)66、68)在IC結構10中形成。
當第二標準單元16位在第一標準單元14旁邊時，填充單元18被配置為夾設於第一標準單元14及第二標準單元16之間，填充單元18延伸尺寸Df，尺寸Df等於一個節距尺寸P。
如第8A圖所示，每個標準單元(例如第一標準單元14及第二標準單元16)由介電閘極40決定邊界。舉例來說，第一標準單元14沿著X方向延伸第一尺寸D1，第二標準單元16沿著X方向延伸第二尺寸D2。在呈現的設計中，尺寸D1大於尺寸Df 並且尺寸D2大於尺寸Df。
每個標準單元包括至少一個被配置以形成一或多個場效電晶體的閘極30。在呈現的實施例中，每個第一標準單元14及每個第二標準單元16包括至少一個閘極30。閘極30及介電閘極40之間的距離相等。換言之，所有閘極(包括閘極30及介電閘極40)被配置在具有閘極節距P的週期性的結構中。在此，節距是相鄰部件的相同位置之間的尺寸，例如中心到中心。因此，填充單元18沿著Y方向延伸一個節距的尺寸Df(等於閘極節距P)。第一標準單元14沿著X方向延伸兩個節距的尺寸，或是尺寸D1等於兩倍的閘極節距P。同樣地，第二標準單元16沿著X方向延伸兩個節距的尺寸，或是尺寸D2等於兩倍的閘極節距P。
尤其是，每個主動區22具有延伸通過相鄰的標準單元(例如第一標準單元14及第二標準單元16)的連續結構，並且填充單元18夾設(interpose)於其間。根據本揭露，當第二標準單元位在第一標準單元旁邊時，上述第二標準單元由具有一個節距的尺寸(閘極節距P)的填充單元分開；並且所有閘極30及介電閘極40位在相同的連續主動區22上 。
在呈現的實施例中，IC結構10包括在n井26中的第一主動區22以及在p井28中的第二主動區22。在第一標準單元14中的閘極30沿著Y方向從第一主動區22(在n井26中)連續地延伸至第二主動區22(在p井28中)。同樣地，在第二標準單元16中的閘極30沿著Y方向從第一主動區22(在n井26中)連續地延伸至第二主動區22 (在p井28中)。位在標準單元的邊界線上的介電閘極40也沿著X方向從第一主動區22(在n井26中)連續地延伸至第二主動區22(在p井28中)。每個閘極30都位在介電閘極40旁邊。因為主動區是連續的，電晶體之間的隔離由介電閘極40達成。
隨著每個電晶體的S/D部件36及通道38形成，第一標準單元14包括在n井26中的一個p型FET(pFET)62以及在p井28中的一個n型FET(nFET)66，上述每個電晶體有關於各自的主動區及各自的標準單元；第二標準單元16包括在n井26中的一個p型FET(pFET)64以及在p井28中的一個n型FET(nFET)68。在呈現的實施例中，第一標準單元14中的pFET 62及nFET 66被整合以形成功能電路方塊，例如互補(complimentary)FET；第二標準單元16中的pFET 64及nFET 68被整合以形成功能電路方塊，例如另一個互補(complimentary)FET。
因此，相鄰的標準單元具有一個節距尺寸P的間隔，這確保了電路封裝密度。主動區是連續的通過多個單元，並且電晶體由介電閘極40隔離。主動區的連續維持了常規的佈局，便於製造。在一些實施例中，因為電晶體總是在介電閘極旁，減少了設計的不確定性。因為連續的主動區以及使用介電閘極隔離，在單元放置期間不會有鄰接應力(abutment constrain)。此外，閘極30及介電閘極40均勻的區域密度(local density)使得裝置效能及製程均勻性(uniformity)更好。
當將標準單元放置於其他標準單元旁邊時，適用以上定義的規定。一般而言，多個標準單元可以因此以級聯(cascade)模式放置。在此情況下，夾設於兩個相鄰的標準單元之間的填充單元在兩個標準單元之間延伸一個節距尺寸。第一標準單元在介電閘極的一側上與填充單元相鄰，第二標準單元在介電閘極的另一側上與另一個填充單元相鄰。
在第8B圖中，填充單元18包括均勻地分佈的三個介電閘極40，並且填充單元18沿著X方向延伸尺寸Df，尺寸Df等於兩倍的閘極節距P(2P)，尺寸D1等於N 1倍的閘極節距P(N 1P)，尺寸D2等於N 2倍的閘極節距P(N 2P)。
本揭露提供具有多個標準單元的IC結構的實施例，上述標準單元根據預先定義的規定配置。在多個以上描述的實施例中，標準單元包括分別以不同的組成成分形成的S/D接點及閘極接點。詳細而言，閘極接點被分類為三個種類，每個種類具有不同的環境，不同環境中的閘極接點被設計為不同形狀及不同尺寸，以優化接點面積及對準裕度。閘極更分別根據環境改善接點面積及製程窗口。S/D接點包括分開地形成的兩層，並且包括不同組成成分以優化製造能力及電路效能。多個實施例中呈現多個好處。藉由使用所揭露的具有多個標準單元的佈局，IC結構(例如邏輯電路)可以具有高封裝密度、增進的電路效能，以及改善的功率效能面積成本(Power-Performance-Area-Cost(PPAC))。
在一些實施例中，本揭露有關於一種積體電路(IC)結構。上述IC結構包括：第一標準單元，上述第一標準單元整合有第一p型場效電晶體(pFET)以及第一n型場效電晶體(nFET)；第一閘極、第二閘極，以及第三閘極，上述第一閘極、上述第二閘極，以及上述第三閘極沿著第一方向縱向地定向，並且配置於第一標準單元中；位在第一閘極上的第一閘極接點，上述第一閘極接點在上述第一閘極兩個相對的邊緣上與兩個源極/汲極(S/D)接點相鄰；位在第二閘極的第二閘極接點，上述第二閘極接點在上述第二閘極的一個邊緣上與單一個源極/汲極接點相鄰；以及位在第三閘極上的第三閘極接點，上述第三閘極接點的周圍沒有任何源極/汲極接點。第一閘極接點沿著與第一方向正交的第二方向延伸第一尺寸；第二閘極接點沿著第二方向延伸第二尺寸；第三閘極接點沿著第二方向延伸第三尺寸；第一尺寸小於第二尺寸，並且第二尺寸小於第三尺寸。
在一些實施例中，第二尺寸與第一尺寸的第一比例等於第三尺寸與第二尺寸的第二比例。在一些實施例中，第一比例與第二比例都在1.2到1.5之間。
在一些實施例中，上述IC結構更包括：與第一標準單元相鄰的第二標準單元，上述第二標準單元整合有第二p型場效電晶體以及第二n型場效電晶體；以及位於第一標準單元及第二標準單元之間的第一介電閘極。
在一些實施例中，上述IC結構更包括：位於第一標準單元及第二標準單元之間的第二介電閘極；以及被配置於第一標準單元及第二標準單元之間的第一填充單元，並且上述第一填充單元在第一介電閘極與第二介電閘極之間延伸；其中第一介電閘極位在第一標準單元的邊界上，第二介電閘極位在第二標準單元的邊界上。
在一些實施例中，第一填充單元更包括第三介電閘極，上述第三介電閘極夾設於第一介電閘極與第二介電閘極之間。
在一些實施例中，第一p型場效電晶體及第二p型場效電晶體形成在第一連續主動區上；第一n型場效電晶體及第二n型場效電晶體形成在第二連續主動區上；第一連續主動區及第二連續主動區沿著第二方向縱向地定向；第一介電閘極及第二介電閘極沿著第一方向縱向地定向，並且從第一連續主動區延伸至第二連續主動區。
在一些實施例中，第一閘極沿著第二方向延伸第四尺寸；第二閘極包括與第二閘極接點重疊的第一分段，上述第一分段沿著第二方向延伸第一擴增尺寸第一擴增尺寸大於第四尺寸。
在一些實施例中，第三閘極包括與第三閘極接點重疊的第二分段，上述第二分段沿著第二方向延伸第二擴增尺寸；第二擴增尺寸大於第一擴增尺寸。
在一些實施例中，第一擴增與第四尺寸的比例在1.5到2之間；第二擴增尺寸與第四尺寸的比例在2到3之間。
在一些其他的實施例中，本揭露有關於一種IC結構。上述IC結構包括：第一標準單元，上述第一標準單元整合整合第一p型場效電晶體(pFET)以及第一n型場效電晶體(nFET)，並且在第一標準單元邊界上具有第一介電閘極；與第一標準單元相鄰的第二標準單元，上述第二標準單元整合有第二p型場效電晶體以及第二n型場效電晶體，並且在第二標準單元邊界上具有第二介電閘極；以及被配置於第一標準單元及第二標準單元之間的第一填充單元，上述第一填充單元在第一介電閘極與第二介電閘極之間延伸。第一標準單元更包括：沿著第一方向縱向地定向並且被配置於第一標準單元中的第一閘極及第二閘極；位在第一閘極上的第一閘極接點，上述第一閘極接點在上述第一閘極兩個相對的邊緣上與兩個源極/汲極(S/D)接點相鄰；以及位在第二閘極上的第二閘極接點，上述第二閘極接點在上述第二閘極的一個邊緣上與單一個源極/汲極接點相鄰。第一閘極接點沿著與第一方向正交的第二方向延伸第一尺寸；第二閘極接點沿著第二方向延伸第二尺寸；第一尺寸小於第二尺寸。
在一些實施例中，第一p型場效電晶體及第二p型場效電晶體形成在第一連續主動區上；第一n型場效電晶體及第二n型場效電晶體形成在第二連續主動區上。
在一些實施例中，第一連續主動區及第二連續主動區包括垂直地堆疊的多個通道；第一閘極及第二閘極環繞多個通道。
在一些實施例中，上述IC結構更包括：沿著第一方向縱向地定向並且被配置於第一標準單元中的第三閘極；以及位在第三閘極上的第三閘極接點，上述第三閘極接點的周圍沒有任何源極/汲極接點。第三閘極接點沿著第二方向延伸第三尺寸，並且上述第三尺寸大於第二尺寸。
在一些實施例中，第二尺寸與第一尺寸的第一比例等於第三尺寸與第二尺寸的第二比例，上述第一比例與上述第二比例都在1.2到1.5之間。
在一些實施例中，第一閘極沿著第二方向延伸第四尺寸；第二閘極包括與第二閘極接點重疊的第一分段，上述第一分段沿著第二方向延伸第一擴增尺寸；第三閘極包括與第三閘極接點重疊的第二分段，上述第二分段沿著第二方向延伸第二擴增尺寸；第一擴增尺寸大於第四尺寸，第二擴增尺寸大於第一擴增尺寸。
在一些實施例中，第一擴增尺寸與第四尺寸的比例在1.5到2之間；第二擴增尺寸與第四尺寸的比例在2到3之間。
本揭露的其他實施例有關於積體電路的製造方法。上述方法包括：在半導體基板上形成沿著第一方向縱向地定向的第一主動區及第二主動區，上述第一主動區及上述第二主動區以隔離部件分開；形成沿著第二方向縱向地在第一主動區及第二主動區上延伸的第一閘極電極及第二閘極電極，上述第二方向垂直於第一方向；形成位在第一主動區及第二主動區上的第一源極/汲極接點；以及形成分別位在第一閘極電極及第二閘極電極上的第一閘極接點及第二閘極接點；第一源極/汲極接點與第一閘極接點距離第一距離，上述第一源極/汲極接點與第二閘極接點距離第二距離，上述第一距離大於上述第二距離。第一閘極接點從第一閘極電極延伸至隔離部件，並且沿著第一方向延伸第一寬度。第二閘極接點沿著第一方向延伸第二寬度，上述第二寬度小於第一寬度。
在一些實施例中，上述方法更包括：在第一源極/汲極接點上形成第二源極/汲極接點，上述第二源極/汲極接點直接地覆蓋隔離部件；形成第一蝕刻停止層，上述第一蝕刻停止層直接地位在第一源極/汲極接點的側壁以及隔離部件的上表面上；以及形成第二蝕刻停止層，上述第二蝕刻停止層直接地位在第一源極/汲極接點的上表面、第一蝕刻停止層，以及第二源極/汲極接點的側壁上。
在一些實施例中，第一閘極接點的形成包括在對稱的位置上形成上述第一閘極接點，使得上述第一閘極接點的中心沿著第一方向對準第一閘極電極的中心；第二閘極接點的形成包括在不對稱的位置上形成上述第二閘極接點，使得上述第二閘極接點的中心沿著第一方向偏離第二閘極電極的中心；第一閘極電極及第二閘極電極位在第二蝕刻停止層下。
以上內容概要地說明一些實施例的特徵。本領域的通常知識者應該了解他們可以容易地使用本發明實施例作為基礎，以設計或修改其他用以執行相同目的及/或達成以上提到的實施例的相同好處的製程及結構。本領域的通常知識者也應該了解這樣的相等結構並沒有離開本發明實施例的精神及範圍，且本領域的通常知識者應該了解可以在此做出多個改變、取代，以及修改而不離開本發明實施例的精神及範圍。
10, 20:積體電路結構(IC結構) 12:半導體基板(基板) 12A, 22A:上表面 14:標準單元/第一標準單元 16:標準單元/第二標準單元 18:填充單元 21:標準單元/標準IC單元 22:主動區/鰭式主動區/第一主動區/第二主動區 24:隔離部件 26:負摻雜井(n井) 28:正摻雜井(p井) 30:閘極 30A, 30B:分段 32:閘極堆疊 34:閘極間隔物 36:源極/汲極部件(S/D部件) 38:通道 40:介電閘極 42:閘極介電層 42A:界面層 42B:高介電常數介電材料層 44:閘極電極 44A:功函數金屬層 44B:填充金屬 46:互連結構 48:層間介電層(ILD層) 48A:第一層間介電層(第一ILD層) 48B:第二層間介電層(第二ILD層) 50:閘極接點 50A:閘極接點/第一類型閘極接點 50B:閘極接點/第二類型閘極接點 50C:閘極接點/第三類型閘極接點 52:第一源極/汲極接點(第一S/D接點) 54:第二源極/汲極接點(第二S/D接點) 56:第一金屬線 58:共同邊緣 60A:第一蝕刻停止層 60B:第二蝕刻停止層 62, 64:p型FET(pFET) 66, 68:n型FET(nFET) D1:尺寸/第一尺寸 D2:尺寸/第二尺寸 D3:尺寸/第三尺寸 D4, D5, Df, H:尺寸 G1:尺寸/第四尺寸 G2:尺寸/第一擴增尺寸 G3:尺寸/第二擴增尺寸 P:閘極節距/節距尺寸 S1, S2:間隔
本發明實施例閱讀以下實施方式配合附帶的圖式能夠最好的理解。應該注意的是，根據業界的標準做法，多個特徵並未依照比例繪製。事實上，為了清楚的討論，多個特徵的尺寸(dimension)可以隨意地增加或減少。 第1圖為根據本發明實施例製造的積體電路(IC)結構的俯視圖(top view)。 第2A圖為根據本發明實施例製造的積體電路結構的俯視圖。 第2B、2C、2D圖為根據本發明實施例製造的第2A圖中的積體電路結構的截面圖。 第2E圖為根據本發明實施例製造的第2A圖中的積體電路結構的俯視圖。 第3A、3B、3C圖為本發明實施例的積體電路結構中的閘極的截面圖(sectional view)。 第4A圖為根據本發明實施例製造的積體電路結構的俯視圖。 第4B圖為根據本發明實施例製造的第4A圖中的積體電路結構的俯視圖。 第4C圖為根據本發明實施例製造的積體電路結構的俯視圖。 第4D圖為根據本發明實施例製造的第4C圖中的積體電路結構的俯視圖。 第5A、5B圖為根據本發明實施例製造的積體電路結構的俯視圖。 第6A、6B、6C圖為根據本發明實施例製造的第4A圖中的積體電路結構的截面圖。 第7圖為根據本發明實施例製造的第4A圖中的積體電路結構的截面圖。 第8A、8B圖為根據本發明實施例製造的積體電路結構的俯視圖。
20:積體電路結構(IC結構)
21:標準單元/標準IC單元
22:主動區/鰭式主動區/第一主動區/第二主動區
24:隔離部件
26:負摻雜井(n井)
28:正摻雜井(p井)
30:閘極
40:介電閘極
44:閘極電極
50A:閘極接點/第一類型閘極接點
50B:閘極接點/第二類型閘極接點
50C:閘極接點/第三類型閘極接點
52:第一源極/汲極接點(第一S/D接點)
54:第二源極/汲極接點(第二S/D接點)
58:共同邊緣
D1:尺寸/第一尺寸
D2:尺寸/第二尺寸
D3:尺寸/第三尺寸
D4,D5:尺寸

Claims (20)

  1. 一種積體電路，包括： 一第一標準單元，整合有一第一p型場效電晶體以及一第一n型場效電晶體； 一第一閘極、一第二閘極，以及一第三閘極，沿著一第一方向縱向地定向，上述第一閘極、上述第二閘極，以及上述第三閘極配置於上述第一標準單元中； 一第一閘極接點，位在上述第一閘極上，並且在上述第一閘極兩個相對的邊緣上與兩個源極/汲極接點相鄰； 一第二閘極接點，位在上述第二閘極上，並且在上述第二閘極的一個邊緣上與單一個源極/汲極接點相鄰；以及 一第三閘極接點，位在上述第三閘極上，並且周圍沒有任何源極/汲極接點； 其中，上述第一閘極接點沿著與上述第一方向正交的一第二方向延伸一第一尺寸； 上述第二閘極接點沿著上述第二方向延伸一第二尺寸； 上述第三閘極接點沿著上述第二方向延伸一第三尺寸；以及 上述第一尺寸小於上述第二尺寸，並且上述第二尺寸小於上述第三尺寸。
  2. 如請求項1之積體電路，其中上述第二尺寸與上述第一尺寸的一第一比例等於上述第三尺寸與上述第二尺寸的一第二比例。
  3. 如請求項2之積體電路，其中上述第一比例與上述第二比例都在1.2到1.5之間。
  4. 如請求項1之積體電路，更包括： 一第二標準單元，與上述第一標準單元相鄰，上述第二標準單元整合有一第二p型場效電晶體以及一第二n型場效電晶體；以及 一第一介電閘極，位於上述第一標準單元及上述第二標準單元之間。
  5. 如請求項4之積體電路，更包括： 一第二介電閘極，位於上述第一標準單元及上述第二標準單元之間；以及 一第一填充單元，被配置於上述第一標準單元及上述第二標準單元之間，並且在上述第一介電閘極與上述第二介電閘極之間延伸； 其中上述第一介電閘極位在上述第一標準單元的邊界上，上述第二介電閘極位在上述第二標準單元的邊界上。
  6. 如請求項5之積體電路，其中上述第一填充單元更包括一第三介電閘極，上述第三介電閘極夾設於上述第一介電閘極與上述第二介電閘極之間。
  7. 如請求項5之積體電路，其中： 上述第一p型場效電晶體及上述第二p型場效電晶體形成在一第一連續主動區上； 上述第一n型場效電晶體及上述第二n型場效電晶體形成在一第二連續主動區上； 上述第一連續主動區及上述第二連續主動區沿著上述第二方向縱向地定向；以及 上述第一介電閘極及上述第二介電閘極沿著上述第一方向縱向地定向，並且從上述第一連續主動區延伸至上述第二連續主動區。
  8. 如請求項7之積體電路，其中： 上述第一閘極沿著上述第二方向延伸一第四尺寸； 上述第二閘極包括與上述第二閘極接點重疊的一第一分段，上述第一分段沿著上述第二方向延伸一第一擴增尺寸；以及 上述第一擴增尺寸大於上述第四尺寸。
  9. 如請求項8之積體電路，其中： 上述第三閘極包括與上述第三閘極接點重疊的一第二分段，上述第二分段沿著上述第二方向延伸一第二擴增尺寸；以及 上述第二擴增尺寸大於上述第一擴增尺寸。
  10. 如請求項9之積體電路，其中： 上述第一擴增尺寸與上述第四尺寸的比例在1.5到2之間；以及 上述第二擴增尺寸與上述第四尺寸的比例在2到3之間。
  11. 一種積體電路，包括： 一第一標準單元，整合一第一p型場效電晶體以及一第一n型場效電晶體，並且在一第一標準單元邊界上具有一第一介電閘極； 一第二標準單元，與上述第一標準單元相鄰，上述第二標準單元整合有一第二p型場效電晶體以及一第二n型場效電晶體，並且在一第二標準單元邊界上具有一第二介電閘極；以及 一第一填充單元，被配置於上述第一標準單元及上述第二標準單元之間，並且在上述第一介電閘極與上述第二介電閘極之間延伸，其中上述第一標準單元更包括： 一第一閘極及一第二閘極，沿著一第一方向縱向地定向並且被配置於上述第一標準單元中； 一第一閘極接點，位在上述第一閘極上，並且在上述第一閘極兩個相對的邊緣上與兩個源極/汲極接點相鄰；以及 一第二閘極接點，位在上述第二閘極上，並且在上述第二閘極的一個邊緣上與單一個源極/汲極接點相鄰； 其中，上述第一閘極接點沿著與上述第一方向正交的一第二方向延伸一第一尺寸； 上述第二閘極接點沿著上述第二方向延伸一第二尺寸；以及 上述第一尺寸小於上述第二尺寸。
  12. 如請求項11之積體電路，其中： 上述第一p型場效電晶體及上述第二p型場效電晶體形成在一第一連續主動區上；以及 上述第一n型場效電晶體及上述第二n型場效電晶體形成在一第二連續主動區上。
  13. 如請求項12之積體電路，其中： 上述第一連續主動區及上述第二連續主動區皆包括垂直地堆疊的多個通道；以及 上述第一閘極及上述第二閘極皆環繞上述多個通道。
  14. 如請求項12之積體電路，更包括： 一第三閘極，沿著上述第一方向縱向地定向並且被配置於上述第一標準單元中；以及 一第三閘極接點，位在上述第三閘極上，並且周圍沒有任何源極/汲極接點，其中上述第三閘極接點沿著上述第二方向延伸一第三尺寸，並且上述第三尺寸大於上述第二尺寸。
  15. 如請求項14之積體電路，上述第二尺寸與上述第一尺寸的一第一比例等於上述第三尺寸與上述第二尺寸的一第二比例，上述第一比例與上述第二比例都在1.2到1.5之間。
  16. 如請求項14之積體電路，其中： 上述第一閘極沿著上述第二方向延伸一第四尺寸； 上述第二閘極包括與上述第二閘極接點重疊的一第一分段，上述第一分段沿著上述第二方向延伸一第一擴增尺寸； 上述第三閘極包括與上述第三閘極接點重疊的一第二分段，上述第二分段沿著上述第二方向延伸一第二擴增尺寸；以及 上述第一擴增尺寸大於上述第四尺寸，上述第二擴增尺寸大於上述第一擴增尺寸。
  17. 如請求項16之積體電路，其中： 上述第一擴增尺寸與上述第四尺寸的比例在1.5到2之間；以及 上述第二擴增尺寸與上述第四尺寸的比例在2到3之間。
  18. 一種積體電路的製造方法，包括： 在一半導體基板上形成沿著一第一方向縱向地定向的一第一主動區及一第二主動區，上述第一主動區及上述第二主動區以一隔離部件分開； 形成沿著一第二方向縱向地在上述第一主動區及上述第二主動區上延伸的一第一閘極電極及一第二閘極電極，上述第二方向垂直於上述第一方向； 形成位在上述第一主動區及上述第二主動區上的一第一源極/汲極接點；以及 形成分別位在上述第一閘極電極及上述第二閘極電極上的一第一閘極接點及一第二閘極接點； 其中，上述第一源極/汲極接點與上述第一閘極接點距離一第一距離，上述第一源極/汲極接點與上述第二閘極接點距離一第二距離，上述第一距離大於上述第二距離； 上述第一閘極接點從上述第一閘極電極延伸至上述隔離部件，並且沿著上述第一方向延伸一第一寬度；以及 上述第二閘極接點沿著上述第一方向延伸一第二寬度，上述第二寬度小於上述第一寬度。
  19. 如請求項18之方法，更包括： 在上述第一源極/汲極接點上形成一第二源極/汲極接點，上述第二源極/汲極接點直接地覆蓋上述隔離部件； 形成一第一蝕刻停止層，上述第一蝕刻停止層直接地位在上述第一源極/汲極接點的側壁以及上述隔離部件的上表面上；以及 形成一第二蝕刻停止層，上述第二蝕刻停止層直接地位在上述第一源極/汲極接點的上表面、上述第一蝕刻停止層，以及上述第二源極/汲極接點的側壁上。
  20. 如請求項19之方法，其中： 上述第一閘極接點的形成包括在對稱的位置上形成上述第一閘極接點，使得上述第一閘極接點的中心沿著上述第一方向對準上述第一閘極電極的中心； 上述第二閘極接點的形成包括在不對稱的位置上形成上述第二閘極接點，使得上述第二閘極接點的中心沿著上述第一方向偏離上述第二閘極電極的中心；以及 上述第一閘極電極及上述第二閘極電極位在上述第二蝕刻停止層下方。
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